DE3716539A1

DE3716539A1 - Verfahren und schaltungsanordnung zur realisierung eines adaptiven abtastreglers

Info

Publication number: DE3716539A1
Application number: DE19873716539
Authority: DE
Inventors: Alexander Dr Ing Stoev; Erhard Dr Ing Voeckel
Original assignee: ELEKTROPROJEKT ANLAGENBAU VEB
Current assignee: ELEKTROPROJEKT ANLAGENBAU VEB
Priority date: 1986-06-24
Filing date: 1987-05-16
Publication date: 1988-01-07
Also published as: HUT44343A; HU197633B

Description

Anwendungsgebiet der Erfindung

Die Erfindung betrifft die Realisierung von Abtastreglern mit konstanten Abtastzeiten und veränderlicher Dynamik. Abtastregler mit konstanter Abtastzeit sind bei der Realisierung von Regelkreisen unter Verwendung von Mikrorechnern von großer Bedeutung, da diese Mikrorechnerregler einen bestimmten Rechenalgorithmus (Reglergleichung) zyklisch innerhalb eines konstanten Zeitintervalls T bearbeiten müssen.

Charakteristik der bekannten technischen Lösungen

Von jedem Regelkreis wird verlangt, daß er in kürzester Zeit Störgrößen ausregelt und auf eine Führungsgrößenänderung optimal reagiert. Dabei ist die kürzeste Anregelzeit auch von der zum jeweiligen Zeitpunkt verfügbaren Stellgliedleistung abhängig. Um hinsichtlich der verfügbaren Stellgliedleistung einen zeitoptimalen Regler zu realisieren, ist es notwendig, die Anzahl der Einstellschritte m bezüglich der jeweils verfügbaren Stellgliedleistung zu verändern.
PA

Die bisher verwendeten Regler mit endlicher Einstellzeit, deren allgemeine Synthesegleichungen zum Reglerentwurf bereits Föllinger, O.: "Lineare Abtastsysteme" R. Oldenbourg, Verl. München, Wien 1978 beschrieben hat, sind die dead-beat-Regler (optimale Regler) und die suboptimalen Regler. Der dead-beat-Regler stellt prinzipiell maximale Ansprüche an die Leistung des Stellgliedes (maximale Dynamik: Anregelzeit t _a gleich der Abtastzeit T) und kann deshalb nicht für Regelstrecken zweiter und höherer Ordnung zur Anwendung kommen. Wegen der begrenzten Stellgliedleistung ist meist auch nur das Kleinsignalverhalten realisierbar.

Der konventionelle suboptimale Regler weist in seinem Algorithmus eine Vielzahl von Gliedern auf, die einen großen Rechen- und damit Zeitaufwand bei der Ermittlung der Reglerausgangsgröße y beanspruchen. Soll die Anregelzeit t _a = m · T, d. h. die Anzahl der Einstellschritte m verändert werden, so ändert sich auch die Reglerstruktur und damit der Regleralgorithmus und die Rechenzeit.

Dieser Regler sind also in dieser Form nicht gut als Mikrorechnerregler, die eine zyklische Algorithmusabarbeitung innerhalb eines konstanten Zeitintervalls erfordern, geeignet.

Ziel der Erfindung

Ziel der Erfindung ist es, einen zeitoptimalen Abtastregler mit konstanter Abtastfrequenz zu entwerfen, der eine Reglerstruktur aufweist, welche übersichtlich ist, mit geringem Rechenaufwand leicht zu berechnen und zu handhaben ist.

Darlegung des Wesens der Erfindung Die Aufgabe der Erfindung

PS

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren und eine Schaltungsanordnung zur Durchführung des Verfahrens zum Entwurf eines Abtastreglers mit konstanter Abtastfrequenz zu finden, dessen Regleralgorithmus aus wenigen Gliedern besteht, und der ohne Reglerstrukturänderung in der Lage ist, die Anzahl der Regelschritte so zu verändern, daß bei Ausnutzung der verfügbaren Stellgliedleistung die jeweils geringste Anzahl von Regelschritten zur Aus- bzw. Anregelung erforderlich wird.

Merkmale der Erfindung

Die Aufgabe wird dadurch gelöst, daß der Reglerentwurf auf der Grundlage der gefundenen Reglergleichung

in der

y(n)= die aktuelle Reglerausgangsgröße zum Abtastzeitpunkt t = n · T, mit m₀ = 0 und T als Abtastzeity(n - i)= die Reglerausgangsgröße zum Abtastzeitpunkt t = (n - i)T a _i ; c _i= Reglerkoeffizienten R(n - m _i )= die zeitoptimale (dead-beat-) Reglerkomponente zum Zeitpunkt t = T(n - m _i ) s=die Ordnung der Regelstrecke m _s= die Anzahl der Regelschritte

ist,
erfolgt, nach der ein Regleralgorithmus berechnet wird, der entsprechend der Ordnung der Regelstrecke aus der Summe einer Anzahl von s bewerteten Reglerausgangsgrößen und der Summe einer Anzahl von s + 1 zeitversetzten bewerteten dead-beat-Komponenten besteht, wobei die Einstellbarkeit der Anregelzeit durch Veränderung der Anzahl der Regelschritte erreicht wird.

In einer Ausgestaltung der Erfindung wird zur Bildung der geringsten Anzahl von Regelschritten die aktuelle Reglerausgangsgröße mit einer maximalen Größe verglichen, bis die Gleichung

erfüllt ist.

In weiterer Ausgestaltung der Erfindung wird zur Realisierung eines zeitlich optimalen Abtastreglers die jeweils aktuelle maximale Ausgangsgröße, die sich aus dem zulässigen Begrenzungswert und dem jeweiligen Belastungswert nach der Gleichung

/y _max/ = /y _Begr. - y _L (t)/

ergibt, bereitgestellt.

Die Aufgabe, eine Schaltungsanordnung zur Realisierung eines adaptiven Abtastreglers nach dem vorgeschlagenen Verfahren zu schaffen, wird durch ein diskretes Rechenwerk gelöst, bestehend aus:
einem Subtrahierglied, welches einen ersten Dateneingang für die Regelgröße, einen getakteten zweiten Dateneingang für den Sollwert und einen getakteten Datenausgang für die Regelabweichung aufweist;
einem Speicher für die Regelabweichung, dessen Dateneingang mit dem getakteten Datenausgang des Subtrahiergliedes verbunden ist;
einem ersten Rechenglied für die Berechnung der Reglerkomponenten, dessen Dateneingang mit dem Datenausgang des Speichers verbunden ist;
einem ersten Stack für die Reglerkomponenten, das mit einem ersten Datenausgang des ersten Rechengliedes verbunden ist;
einem Multiplizierglied, dessen Dateneingang mit dem Datenausgang des ersten Stack verbunden ist;
einem Addierglied, dessen erster Dateneingang mit dem Datenausgang des Multipliziergliedes und dessen zweiter Dateneingang mit einem zweiten Datenausgang des ersten Rechengliedes verbunden ist;
einem zweiten Rechenglied für die Berechnung der Reglerausgangsgrößen, dessen erster Dateneingang mit dem Datenausgang des Addiergliedes verbunden ist und dessen zweiter Dateneingang mit dem Datenausgang eines zweiten Stack's verbunden ist, und dessen Datenausgang sowohl auf den Dateneingang des zweiten Stack's führt als auch den Datenausgang des diskreten Rechenwerkes, der ein Begrenzungsglied aufweist, bildet; einem Ablaufsteuerwerk, dessen Dateneingang mit dem Datenausgang eines Zeitgebers verbunden ist, der über eine Signalleitung mit dem Begrenzungsglied in Verbindung steht, wobei je eine weitere Signalleitung vom Ablaufsteuerwerk sowohl auf den getakteten zweiten Eingang und auf den getakteten Ausgang des Subtrahiergliedes als auch auf den Speicher und die beiden Stack's geführt sind.

Ausführungsbeispiel

Die Erfindung soll nachstehend in einem Ausführungsbeispiel näher erläutert werden.

Gegenüber dem bisherigen konventionellen Ansatz für den suboptimalen Reglerentwurf, bei dem der Verlauf der Regelgröße x zum Sollwert w angesetzt wurde, geht der erfindungsgemäße Funktionsansatz vom Verlauf der Reglerausgangsgröße y zum Sollwert w aus. Dabei wird die Stellgliedleistung während eines Anregelschrittes m immer als konstant vorausgesetzt. Zur Vereinfachung der Betrachtung wurde die Stellgliedgröße gleich identisch der Reglerausgangsgröße angenommen. Der neue Ansatz führt zu einer Reglergleichung für die aktuelle Reglerausgangsgröße

in der bedeuten:

y(n - i)= die Reglerausgangsgröße zum Abtastzeitpunkt t = (n - i)T (T Abtastzeit) a _i ; c _i= Reglerkoeffizienten R(n - m _i)= die zeitoptimale (dead-beat-) Reglerkomponente zum Zeitpunkt t = (n - m _i)T s= die Ordnung der Regelstrecke m _s= die Anzahl der Regelschritte.

Ergebnis dieser Gleichung ist ein neuer Algorithmus, nach welchem die Reglerstruktur nur von der Ordnung der Regelstrecke bestimmt wird und unabhängig von der Anzahl der Regelschritte m _s ist. Bei einer Regelstrecke z. B. 2. Ordnung enthält die Gleichung (1) nur noch 5 Glieder

a ₁ · y(n - 1); a ₂ · y(n - 2); c _o · R(n); c ₁ · R(n - m ₁); c ₂ · R(n - m ₂); d. h. m _s = 2.

Damit braucht nur einmal die dead-beat-Komponente R ermittelt werden. Diese wird dann nur entsprechend den benötigten Regelschritten zeitversetzt benutzt. Zusätzlich werden noch die zeitversetzten Reglerausgangskomponenten y(n - 1) und y(n - 2) benötigt, die sich als Vergangenheitswerte der vorhergehenden Stellgröße y darstellen und damit bereits als Speicherwerte vorliegen.

Durch den neuen Algorithmus, der nur wenige, übersichtliche Glieder aufweist, die in ihrer Anzahl ausschließlich durch die Ordnung der Regelstrecke festgelegt sind, und durch den Umstand, daß eine Veränderung der Regelschritte nur eine zeitversetzte Benutzung der dead-beat-Komponente bedingt und keine Strukturänderung ergibt, ist die Rechenzeit niedrig und der Speicherbedarf gering. Die Anzahl der benötigten Regelschritte wird dabei jeweils durch die verfügbare Stellgliedleistung gesteuert. Sollte diese im obigen Beispiel (m _s = 2) nicht ausreichen, braucht beim 3 Glied m _s lediglich auf m _s + 1 erhöht werden. Dadurch kann die bisher übliche Art der Stellgliedbegrenzung vermieden werden. Die Bestimmung des aktuellen m _s -Wertes erfolgt nach der Gleichung

(2)

durch Vergleich des errechneten Wertes mit dem maximalen Wert y _max . Zur Ermittlung des jeweilig maximal verfügbaren Stellgliedwertes y _max , der aufgrund der jeweiligen Belastungssituation y _L (t) nicht dem zulässigen Begrenzungswert y _Begr. zu entsprechen braucht, kann die jeweilige aktuelle maximale Ausgangsgröße y _max nach der Gleichung

/y _max/ = /y _Begr. - y _L (t)/ (3)

ermittelt werden.

Die Erfindung kann vorzugsweise mit einem Mikrorechner realisiert werden. Sie kann aber auch durch ein diskretes Rechenwerk nach der gezeigten Figur verwirklicht werden. In einer Ausführung mit einem diskreten Rechenwerk wird der Sollwert w nach Ablauf des vorhergehenden Regelvorganges aufgrund eines Signals auf der Signalleitung 1.2., das wie alle weiteren Steuersignale vom Ablaufsteuerwerk 10 ausgeht, in das Subtrahierglied 1 eingegeben. Zum Abtastzeitpunkt (Aktivierung der Signalleitung 1.3.) wird im Subtrahierglied 1 die Regelabweichung x _w gebildet und im Speicher 2 abgespeichert. Dieser Wert, sowie der über die Signalleitung 1.4. angesteuerte Vergangenheitswert von x _w bilden die Anfangsbedingungen für die Bestimmung der Reglerkomponente R im Rechenglied 3. Der errechnete Reglerkomponentenwert R wird im Stack 4 gespeichert. Die Komponentenwerte R vom Stack 4 und die Vergangenheitswerte der Stellgröße y vom Stack 8 sind die Voraussetzung für die Bestimmung der neuen Stellgröße y im Rechenwerk 7. Ist der berechnete y-Wert größer als der maximal zugelassene Wert der Begrenzung 9, wird die Anzahl der Anregelschritte über den Zeitgeber 11 erhöht, und der gesamte Vorgang wiederholt sich, bis die Bedingung der Gleichung (2) erfüllt ist. Erst nach Ablauf der Anregelzeit m _s · T wird der neue Sollwert in das Subtrahierglied 1 eingegeben und die neue Stellgröße y nach der Gleichung (1) ermittelt.

Aufstellung der verwendeten Bezugszeichen xRegelgrößex _wRegelabweichungwSollwertyReglerausgangsgrößea; cReglerkoeffizientRReglerkomponente (dead-beat)sOrdnung der Regelstreckem (m _s )Anzahl der RegelschritteTAbtastzeitt _aAnregelzeit bzw. Einstellzeit (t _a = m · T)tAbtastzeitpunkt (t = n · T)y _maxaktuelle maximale Reglerausgangsgrößey _Begr.Begrenzungswert der Reglerausgangsgrößey _LBelastungswert 1Subtrahierglied 2Speicher (für die Regelabweichung x _w) 3Rechenglied (für Reglerkomponenten) 4Stack (für Reglerkomponenten) 5Multiplizierglied 6Addierglied 7Rechenglied (für Reglerausgangsgrößen) 8Stack (für Reglerausgangsgrößen) 9Begrenzungsglied 10Ablaufsteuerwerk 11Zeitgeber 1.1. . . . 1.6.Signalleitung

Claims

1. Verfahren zur Realisierung eines adaptiven Abtastreglers mit konstanter Abtastzeit und einstellbarer Anregelzeit, dadurch gekennzeichnet, daß der Reglerentwurf auf der Grundlage der gefundenen Reglergleichung in der
y(n)= die aktuelle Reglerausgangsgröße zum Abtastzeitpunkt t = n · T, mit m _O = 0 (T Abtastzeit) y(n - i)= die Reglerausgangsgröße zum Abtastzeitpunkt t = (n - i)T a _i ; c _i= Reglerkoeffizienten R(n - m _i)= die zeitoptimale (dead-beat-) Reglerkomponente zum Zeitpunkt t = T(n - m _i)
s= die Ordnung der Regelstrecke m _s= die Anzahl der Regelschritteist,
erfolgt, nach der ein Regleralgorithmus berechnet wird, der entsprechend der Ordnung (s) der Regelstrecke aus der Summe einer Anzahl von s bewerteten Reglerausgangsgrößen (y[n - i]) und der Summe einer Anzahl von s + 1 zeitversetzten bewerteten dead-beat-Komponenten (R[n - m _i]) besteht, wobei die Einstellbarkeit der Anregelzeit (t _a) durch Veränderung der Anzahl der Regelschritte (m _s) erreicht wird.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß zur Bildung der geringsten Anzahl von Regelschritten (m _s) die aktuelle Reglerausgangsgröße (y[n]) mit einer maximalen Größe (y _max) verglichen wird, bis die Gleichung erfüllt ist.

3. Verfahren nach Anspruch 1 und 2, dadurch gekennzeichnet, daß zur Realisierung eines zeitlich optimalen Abtastreglers die jeweils aktuelle Ausgangsgröße (y _max ), die sich aus dem zulässigen Begrenzungswert (Y _Begr. ) und dem jeweiligen Belastungswert (y _L [t]) nach der Gleichung /y _max/ = /y _Begr. - y _L (t)/ergibt, bereitgestellt wird.

4. Schaltungsanordnung zur Realisierung eines Abtastreglers gemäß dem Verfahren nach Anspruch 1 und 2, gekennzeichnet durch ein diskretes Rechenwerk, bestehend aus:
einem Subtrahierglied (1), welches einen ersten Dateneingang für die Regelgröße (x), einen getakteten zweiten Dateneingang für den Sollwert (w) und einen getakteten Datenausgang für die Regelabweichung (x _w ) aufweist;
einem Speicher (2) für die Regelabweichung (x _w), dessen Dateneingang mit dem getakteten Datenausgang des Subtrahiergliedes (1) verbunden ist;
einem ersten Rechenglied (3) für die Berechnung der Reglerkomponenten (R), dessen Dateneingang mit dem Datenausgang des Speichers (2) verbunden ist;
einem ersten Stack (4) für die Reglerkomponenten (R), das mit einem ersten Datenausgang des ersten Rechengliedes (3) verbunden ist;
einem Multiplizierglied (5), dessen Dateneingang mit dem Datenausgang des ersten Stack (4) verbunden ist;
einem Addierglied (6), dessen erster Dateneingang mit dem Datenausgang des Multipliziergliedes (5) und dessen zweiter Dateneingang mit einem zweiten Datenausgang des ersten Rechengliedes (3) verbunden ist;
einem zweiten Rechenglied (7) für die Berechnung der Reglerausgangsgrößen (y), dessen erster Dateneingang mit dem Datenausgang des Addiergliedes (6) verbunden ist und dessen zweiter Dateneingang mit dem Datenausgang eines zweiten Stack's (8) verbunden ist, und dessen Datenausgang sowohl auf den Dateneingang des zweiten Stack's (8) führt als auch den Datenausgang des diskreten Rechenwerkes, der ein Begrenzungsglied (9) aufweist, bildet
einem Ablaufsteuerwerk (10), dessen Dateneingang mit dem Datenausgang eines Zeitgebers (11) verbunden ist, der über eine Signalleitung (1.1.) mit dem Begrenzungsglied (9) in Verbindung steht, wobei je eine weitere Signalleitung (1.2. bis 1.6) vom Ablaufsteuerwerk (10) sowohl auf den getakteten zweiten Eingang und den getakteten Ausgang des Subtrahiergliedes (1) als auch auf den Speicher (2) und die beiden Stack's (4; 8) geführt sind.