DE3688673T2

DE3688673T2 - Multiplexverfahren für digitale Signale.

Info

Publication number: DE3688673T2
Application number: DE86308297T
Authority: DE
Inventors: Alan Frank Graves; Paul Ashley Littlewood; Johannes Siegfried Weiss
Original assignee: Northern Telecom Ltd
Current assignee: Nortel Networks Ltd
Priority date: 1985-11-01
Filing date: 1986-10-24
Publication date: 1993-10-14
Anticipated expiration: 2006-10-25
Also published as: EP0222544A3; JPH0720090B2; JPS62155635A; DE3688673D1; EP0222544A2; US4764921A; JPS62155697A; CA1252234A; ATE91363T1; EP0222544B1

Description

Diese Erfindung betrifft ein Verfahren zum Multiplexieren von Digitalsignalen.
Es ist wohl bekannt, Digitalsignale, z. B. Fernsprech-Sprachkanal-Signale (sog. DS-0-Signale) mit einer Bitrate von 64 kb/s (Kilobit pro Sekunde) zu multiplexieren, um Signale mit höherer Bitrate zur Übertragung zu erzeugen, z.b. sog. DS-1, DS-2 und DS-3-Signale. Verschiedene Rahmungs- Pufferungs- und Steuerschemata sind bei der Herstellung solcher multiplexierter Signale in Verwendung. Deswegen sind weder die einzelnen Kanäle noch die multiplexierten Träger in mit höherer Bitrate multiplexierten Signalen zugänglich. Beispielsweise sind DS-0-Signale in DS-2 und in mit höherem Pegel multiplexierten Signalen nicht zugänglich, und DS-1-Signale sind in DS-3 und in mit höherem Pegel multiplexierten Signalen nicht zugänglich. Aufderartige Signale kann nur, z. B. zum Schalten, zugegriffen werden durch Demultiplexieren der mit höherer Bitrate multiplexierten Signale. Das erfordert umfassende und teure Multiplexier- und Demultiplexier-Einrichtungen in den gesamten gegenwärtigen digitalen Nachrichtenverbindungs-Netzen.
Die europäische Patentveröffentlichung EP-A-0 053 230 beschreibt eine Anordnung, bei der n Signalkanäle und ein Synchronisier-Kanal mit der gleichen Bitrate zur Übertragung multiplexiert werden, wobei die Synchronisier-Information an einem Empfänger verwendet wird, um Datenbits der n Kanäle wiederzugewinnen. Zusätzlich beschreiben das japanische Dokument JP-A-54 146 517 und die entsprechende Patent Abstracts of Japan, Bd. 4, Nr. 5, Seite 69 E 165 eine Anordnung, bei der Kanäle mit unterschiedlichen Geschwindigkeiten Bit um Bit und mit höheren Raten entsprechend ihren Sendeanforderungen multiplexiert werden mit angemessener Synchronisierung. In jeder dieser Anordnungen werden die Kanäle Bit-multiplexiert, jeweils ein Bit von jedem Kanal der Reihe nach, und das vorher angesprochene Problem bleibt bestehen.
Ein weiteres Ziel dieser Erfindung besteht deshalb darin, ein verbessertes Verfahren zum Multiplexieren von Digitalsignalen zu schaffen.
Nach dieser Erfindung wird ein Verfahren zum Multiplexieren von Digitalsignalen geschaffen, bei dem:
t.d.m.-Rahmen geschaffen werden, die jeweils aus m.n Zeitschlitzen bestehen, je einem für ein Bit, wobei m und n ganze Zahlen größer Eins sind, dadurch gekennzeichnet, daß die Zeitschlitze n aufeinanderfolgende Zeitschlitze für jeden von m Kanälen umfassen; und daß das Verfahren in jedem Rahmen die Schritte umfaßt:
in einen vorbestimmten der n Zeitschlitze für einen der m Kanäle wird ein Bit vorgesehen, das anzeigt, daß dieser Kanal ein Rahmen-Synchronisierkanal ist, wodurch dieser Rahmen-Synchronisierkanal von den durch die anderen m-1 Kanäle gebildeten Informationskanälen unterscheidbar ist; und
es werden digitale Signale in den anderen n-1 Zeitschlitzen der m-1 Informationskanäle vorgesehen.
Es sollte aus dem vorstehenden Wortlaut bemerkt werden, daß der Ausdruck "Zeitschlitz" hier so benutzt wird, daß er einen Zeitabschnitt eines zeitteilungs-multiplexierten Signals bedeutet für ein Bit (binäre Ziffer) des Signals.
So besitzt in Übereinstimmung mit dieser Erfindung ein t.d.m. (time division multiplexed = zeitteilungs-multiplexierter)-Rahmen eine Anzahl von Zeitschlitzen gleich einer ganzzahligen Vielfachen der Anzahl von Bits jedes Kanals, und die Bitrate des t.d.m.-Rahmens ist eine Harmonische der Kanal-Bitrate, wobei ein Rahmen-Synchronisier-Kanal die gleiche Anzahl von Bits wie ein Informations-Kanal besitzt. Weiter wird ein vorbestimmtes der Bits jedes Kanals benutzt, um den Rahmen-Synchronisier-Kanal zu identifizieren.
Es sollte gesehen werden, daß als Ergebnis davon Organisations-Information die Rahmen-Synchronisier-Information den Zugriff zu Signalen mit niedrigerem Pegel in multiplexierten Signalen mit relativ höherem Pegel nicht schädlich beeinflußt. Dementsprechend kann auch erfindungsgemäß auf multiplexierte Signale innerhalb der mit höherem Pegel multiplexierten Signale direkt zugegriffen werden, ohne daß Demultiplexierungs-Einrichtungen nötig sind.
Vorteilhafterweise hat das in jedem Rahmen in dem vorbestimmten einen der n Zeitschlitze des Rahmen-Synchronisierkanals vorgesehene Bit einen vorbestimmten Binärwert. Verständlicherweise kann dieses Bit auch einen Binärwert besitzen, der sich entsprechend einem vorbestimmten Rahmenmuster verändert, das ist jedoch weder notwendig, noch wird es bevorzugt im Hinblick auf die Notwendigkeit, den Rahmen-Synchronisierkanal in bequemer Weise zu identifizieren.
Das Verfahren kann den Schritt enthalten, daß in jedem Rahmen in dem vorbestimmten einen der n Zeitschlitze jedes Informationskanals ein Bit mit einem von den vorbestimmten Binärwert unterschiedlichen Wert vorgesehen wird. Das ergibt eine besonders bequeme Weise, den Rahmen-Synchronisierkanal von den Informations-Kanälen zu unterscheiden. In diesem Fall kann das Verfahren den Schritt enthalten, daß in jedem Rahmen ein Signalisierungs-Informationsbit in einem weiteren der n Zeitschlitze jedes Informationskanals vorgesehen wird, wodurch Signalisierungs-Information für jeden Informations- Kanal getrennt von der Kanal-Information selbst übertragen werden kann.
Vorzugsweise enthält das Verfahren jedoch den Schritt, daß in aufeinanderfolgenden Rahmen in dem vorbestimmten einen der n Zeitschlitze jedes Informationskanals Bits mit beiden Binärwerten vorgesehen werden, welche Verwaltungs-Information für den jeweiligen Informationskanal bilden. Das ergibt eine dienst-bezogene Verwaltungsebene für jeden Informations-Kanal, die für Signalisierung von Endstelle zu Endstelle, Dienstüberwachung und -Verifizierung und andere erwünschte Zwecke benutzt werden kann. In diesem Fall schafft vorzugsweise die Verwaltungs-Information für jeden Informations-Kanal ein Bit nach jeweils sechs Rahmen zum Signalisieren von den Informationskanal betreffender Information. Vorteilhafterweise kann die Verwaltungs-Information für jeden Informationskanal Bits in Verwaltungs-Informationsrahmen umfassen, von denen jeder Verwaltungs-Informationsrahmen eine Zeitlänge besitzt, die ein integrales Vielfaches der Zeitlänge von sechs der t.d.m.-Rahmen ist.
Wenn die anderen n-1 Zeitschlitze jedes Rahmen-Synchronisations-Kanals vorgehen sind, um die bereits angeführte Harmonische Multiplex-Struktur zu erreichen, können diese benutzt werden, um andere Information zu übertragen, wie beispielsweise Signalisierungs-Rahmeninformation.
Im Hinblick auf die Existenz zahlreicher Kanäle bei den Pegeln DS-0 (64 kb/s) und DS-1 (1,544 Mb/s) besitzen die t.d.m.-Rahmen jeweils eine Periode von 125 us (Mikrosekunden), m = 25 und n> 8; bevorzugterweise n = 9 oder n = 10, wobei es im letzteren Fall insbesondere möglich ist, ein Paritätsbit für jeden Informationskanal in jedem Rahmen in einem vorbestimmten der anderen n-1 Zeitschlitze des jeweiligen Informationskanals vorzusehen. Das ermöglicht, 8 Bit des 64 kb/s (DS-0)-Kanals in 8 der anderen n-1 Zeitschlitze eines oder mehrerer Informationskanäle vorzusehen, und es ist die Wandlung eines DS-1-Bitstroms in ein kompatibles multiplexiertes Signal möglich.
Das harmonische Multiplexen entsprechend der Erfindung kann reiterativ auf höhere Pegel und entsprechend höhere Bitraten ausgedehnt werden.
So erstreckt sich die Erfindung auch auf ein Verfahren zum Multiplexieren von Digitalsignalen mit den Schritten:
es werden p virtuelle Nebenkanäle vorgesehen, die jeweils t.d.m.-Rahmen von nach einem der vorgenannten Verfahren eines der Ansprüche 1 bis 16 multiplexierter Information umfassen, wobei p eine ganze Zahl größer als Eins ist, alle virtuellen Nebenkanäle die gleiche t.d.m.-Rahmenzeitlänge und die gleiche Anzahl m.n Zeitschlitze für m Worte aus jeweils n aufeinander folgenden Bits besitzen; ein vorbestimmtes Synchronisierwort wird als ein vorbestimmtes der m Worte eines vorbestimmten virtuellen Nebenkanals vorgesehen, welcher einen Synchronisierungsinformations-Nebenkanal bildet;
und die p virtuellen Nebenkanäle werden miteinander multiplexiert, jeweils ein Wort von jedem virtuellen Nebenkanal zyklisch der Reihe nach, um einen multiplexierten Überrahmen von wortverschachtelten virtuellen Nebenkanälen zu bilden.
Vorzugsweise ist eine Vielzahl von Synchronisierungsworten in dem Synchronisierungsinformations-Nebenkanal vorgesehen. Vorteilhafterweise umfaßt der Synchronisierungs-Nebenkanal unterschiedliche Synchronisierworte in einer Zahl, die ein integraler Faktor von m ist, wobei die Synchronisierungsworte periodisch zwischen den m Worten des Synchronisierungs-Informations-Nebenkanals verteilt sind. Beispielsweise sind fünf Synchronisierungsworte vorhanden, für den Fall, bei dem m=25, wobei jedes fünfte Wort des Synchronisierungsinformations-Nebenkanals ein Synchronisierungswort ist.
Vorteilhafterweise ist p=32, wobei diese Zahl ausgewählt wird, weil sie eine Potenz von 2 ist, und so, daß der eine multiplexierte Überrahmen einen Bitstrom bei dem DS-3-Pegel aufnehmen kann.
Die Erfindung erstreckt sich weiter auf ein Verfahren zum Multiplexieren von Digitalsignalen mit den Schritten: es wird eine Vielzahl von multiplexierten Überrahmen von wortverschachtelten virtuellen Nebenkanälen geschaffen, die entsprechend dem vorher genannten Verfahren multiplexiert sind; das vorbestimmte Synchronisierwort eines vorbestimmten der multiplexierten Überrahmen wird so abgewandelt, daß es dadurch von den anderen Synchronisierworten unterscheidbar ist; und die multiplexierten Überrahmen werden miteinander multiplexiert, und zwar jeweils ein Wort von jedem multiplexierten Überrahmen zyklisch der Reihe nach.
Die Erfindung erstreckt sich auch auf ein Verfahren zum Multiplexieren mit den Schritten: es wird ein n-Bit-Wort aus jeweils einem Rahmen-Synchronisierkanal und aus m-1 Digitalsignalkanälen in einen t.d.m.-Rahmen multiplexiert zur Bildung eines multiplexierten Kanals mit m.n Bits in jedem t.d.m.- Rahmenzeitraum; und in einen t.d.m.-Unterrahmen wird ein n Bit-Wort aus jedem Synchronisierkanal multiplexiert, der ebenfalls m.n Bit in jedem t.d.m.-Rahmen-Zeitraum besitzt, und p-1 multiplexierte Kanäle, zur Erzeugung eines multiplexierten Signals fit p.n Bits in jedem t.d.m.-Unterrahmen und m Unterrahmen in jeder t.d.m.-Rahmen-Zeitlänge; wobei n, in und p ganze Zahlen größer als Eins sind. Dieses Verfahren umfaßt vorzugsweise weiter den Schritt: in einen t.d.m.- Hilfs-Unterrahmen wird ein n Bit-Wort jedes der q multiplexierten Signals multiplexiert zum Erzeugen eines weiteren multiplexierten Signals mit q.n Bits in jedem t.d.m.-Hilfs- Unterrahmen und p Hilfs-Unterrahmen in jedem t.d.m.-Unterrahmen; wobei q eine ganze Vielfach-Zahl ist.
Die Erfindung wird weiter aus der nachfolgenden Beschreibung mit Bezug auf die beigefügte Zeichnung verstanden, in welcher
Fig. 1 einen Multiplexrahmen eines bekannten DS-1-Bitstroms darstellt;
Fig. 2 einen Multiplexrahmen eines modifizierten Bitstroms darstellt;
Fig. 3 eine alternative Form der Darstellung des in Fig. 2 gezeigten Multiplexrahmens ist;
Fig. 4 einen Multiplexrahmen eines weiteren modifizierten Bitstroms darstellt;
Fig. 5 einen Multiplexrahmen von 32 miteinander multiplexierten virtuellen Nebenkanälen darstellt, wobei jeder virtuelle Nebenkanal einem jeweiligen weiteren modifizierten Bitstrom der in Fig. 4 gezeigten Form entspricht;
Fig. 6 den in Fig. 5 gezeigten Multiplexrahmen in einer üblicheren Weise darstellt;
Fig. 7 einen Multiplexrahmen darstellt, der N Rahmen nach Fig. 5 umfaßt, die zusammen auf einer Wortverschachtelungs-Grundlage multiplexiert sind;
Fig. 8 eine alternative Darstellung des Multiplexrahmens aus Fig. 7 ist;
Fig. 9 einen virtuellen Hilfskanal mit mehr Einzelheiten darstellt;
Fig. 10 einen Rahmen dienstbezogener Verwaltungs-Information für einen DS-0-Kanal darstellt; und
Fig. 11 schematisch eine Schaltungsanordnung darstellt zum Erzeugen und Multiplexieren von virtuellen Nebenkanälen zur Bildung von Multiplexrahmen wie in Fig. 5 gezeigt.
In Fig. 1 ist ein Multiplexrahmen eines sog. DS-1-Bitstroms dargestellt. Wie wohl bekannt ist, besteht dieser Bitstrom aus 8 Bit von jedem von 24 Kanälen CH.1 bis CH.24, die miteinander mit einem Rahmungsbit F zeitteilungs-multiplexiert sind, um Rahmen von jeweils 193 (24·8+1=193) Bits zu bilden. Die 8 Bit jedes Kanals sind abgeleitet von einem sog. DS-0 Bitstrom mit einer Bitrate von 64 kb/s und können z. B. eine 8-Bit-Abtastung eines Sprachkanal-Signals bilden, der mit einer Rate von 8 kHz und damit mit einer Periode vom 125 us abgetastet wird. Daraus ergibt sich, daß die DS-1 Rahmenperiode ebenfalls 125 us beträgt, und daß die DS-1 Bitrate 1,544 Mb/s (193 Bit pro 125 us) beträgt.
Dieser Rahmenaufbau, der in digitalen Nachrichtenverbindungs-Netzen extensiv genutzt wird, ist mit verschiedenen Nachteilen verbunden. Insbesondere muß bei diesem Rahmenaufbau die Notwendigkeit, Dienste oder Kanäle in Nachrichtenverbindungs-Netzen zu schalten, allgemein erfüllt werden durch Demultiplexieren von DS-1 Bitströmen zu DS-0 Kanälen, wobei die DS-0 Kanäle einzeln geschaltet werden (das wird als Schalten auf dem DS-0 Pegel bezeichnet) und erneutes Multiplexieren der geschalteten DS-0 Kanäle zur Bildung von DS-1 Bitströmen. Demzufolge enthalten gegenwärtig übliche Nachrichtenverbindungs-Netze extensive Mengen von Multiplexier- und Demultiplexier-Ausrüstung.
Da zusätzlich Schalter in digitalen Nachrichtenverbindungs- Netzen allgemein die einzelnen geschalteten DS-0 Kanäle um unterschiedliche Beträge verzögern, je nach den exakten durch den Schalter genommenen Pfaden, wird ein bedeutsames Problem geschaffen, wenn versucht wird, mehrere DS-0 Kanäle zur Schaffung von Dienstleistungen mit Bitraten zu benutzen, die Vielfache von 64 kb/s sind. So ist beispielsweise ein geschalteter Dienst mit Schaffung einer Bitrate von 128 kb/s unter Benutzung von 2 DS-0 Kanälen schwierig zu schaffen. Weiter ist es notwendig, um Dienste mit solchen höheren Bandbreiten bereitzustellen, disproportional große Schaltmatrizen vorzusehen.
Diese Nachteile rühren von der Tatsache her, daß als Ergebnis des notwendigen Einsetzens des Rahmungsbits F die Bitzahl in jedem DS-1 Rahmen kein integrales Vielfaches der Bitzahl in jedem DS-0 Kanal ist. Anders gesagt, die DS-1 Bitrate von 1,544 Mb/s ist keine integrale Vielfache oder Harmonische der DS-0 Bitrate von 64 kb/s.
Fig. 2 zeigt einen Multiplexrahmen eines modifizierten Bitstroms, der hier als synchroner DS-1 Bitstrom bezeichnet wird, bei dem die Bitzahl von 193 auf 200 erhöht wird, so daß sie ein Vielfaches der Bitzahl pro DS-0 Kanal ist. Wenn folglich die Rahmenperiode 125 us festgelegt ist, beträgt die Bitrate dieses synchronen DS-1 Bitstroms 1,6 Mb/s (200 Bit pro 125 us) was eine Harmonische der DS-0 Bitrate von 24 kb/s ist. Der synchrone DS-1 Bitstrom nach Fig. 2 nimmt weiterhin 24 8Bit DS-0 Kanäle CH.1 bis CH.24 auf, schafft jedoch einen 8Bit Kanal CH.0 statt des einzelnen Rahmungsbits in Fig. 1.
Fig. 3 ist eine alternative Darstellungsweise des Multiplexrahmens aus Fig. 2. In Fig. 3 sind die wortverschachtelten Multiplexkanäle CH.0 bis CH.24 aus Fig. 2 vertikal gestapelt dargestellt, mit entsprechenden Zahlen 0 bis 24 an der linken Seite, 59 daß eine Säule von 8 Bit-Worten gebildet wird. Ein Pfeil A in Fig. 3 stellt die Bitfolge im Multiplexrahmen dar, d. h. die 8 Bit des Kanals 0 treten zuerst auf, gefolgt von den 8 Bits des Kanals 1 usw., wobei der Rahmen mit 8 Bits des Kanals 24 endet und diese Folge in den folgenden Rahmen wiederholt wird. Die Rahmenperiode beträgt, wie vorstehend beschrieben 125 45. Es sollte bemerkt werden, daß diese Darstellungsform des Rahmens durch die synchrone oder harmonische Natur des Rahmens ermöglicht wird; der konventionelle DS-1 Rahmen der Fig. 1 kann nicht in gleicher Weise als eine vertikale Säule von Kanälen konstanter Bitbreite dargestellt werden.
Während die vorstehende Beschreibung sich auf 8 Bit breite Kanäle bezieht, d. h. jeder Kanal ein Wort von 8 Bit in jeden Rahmen multiplexiert besitzt, kann es erwünscht sein, daß man ein zusätzliches Bit oder mehrere zusätzliche Bits direkt mit jedem DS-0 Kanal oder 64 kb/s-Dienst zugeben kann. Beispiele der Verwendung solcher zusätzlichen Bits sind die Signalisierung von Information an Fernsprech-Sprachkanälen statt der Verwendung von Bit-Raub- oder Bit-Stehl-Verfahren (Bitschmuggel) zur Steuerung und Verifizierung von Diensten (z. B. zum Einrichten einer gewünschten Dienstbandbreite und zum Einrichten der Fehlerortmessung) und für Daten-Integritäts-Überprüfung, z. B. mit Benutzung von Paritätbits. Eine andere Verwendung, die sich besonders auf Synchronisier-Information bezieht, wird nachstehend beschrieben.
Auf jeden Fall kann ein solches zusätzliche Bit oder können zusätzliche Bits leicht geschaffen werden, z. B. wie in Fig. 4 dargestellt, in der jeder Kanal in dem Multiplexrahmen mit zwei zusätzlichen Bits, Bit 9 und Bit 10 zu den originalen 8Bit-Worten der Kanälen versehen ist. Wie in der Darstellung in Fig. 4 gezeigt, wird die harmonische Natur des Multiplexrahmens erhalten, wobei die Anzahl von Bits pro Kanal bloß von 8 auf 10 erhöht wird mit einem daraus folgenden Anstieg von 200 auf 250 Bits pro Rahmen und einer dementsprechend erhöhten Bitrate von 2 Mb/s (250 Bits pro 12545).
Eine Vielzahl von synchronen DS-1 Bitströmen der in Fig. 2, 3 oder 4 gezeigten Form kann miteinander in einer gleichartig harmonischen Weise multiplexiert werden, um ein Synchronisiersignal höherer Bandbreite zu bilden. Beispielsweise zeigt Fig. 5 das Multiplexieren von synchronen DS-1 Bitströmen, die jeweils wie in Fig. 4 gezeigt aufgebaut sind und als virtuelle Nebenkanäle (virtual tributary VT) bezeichnet werden, zu einem Synchronisiersignal höherer Bandbreite, das 32 Nebenkanäle VT0 bis VT31 umfaßt.
In der gleichen Weise wie in Fig. 2 der Kanal CH.0, der das Rahmungsbit F in Fig. 1 ersetzende Information enthält und der deswegen als Synchronisierkanal bezeichnet wird, gleich groß wie jeder andere Kanal CH.1 bis CH.24 gestaltet ist, so enthält in Fig. 5 der Nebenkanal VT0 Synchronisier-Information für den Rahmen aus virtuellen Nebenkanälen VT0 bis VT31 und ist gleich groß wie jeder andere Nebenkanal VT1 bis VT31 gemacht. Eine harmonische Beziehung wird dadurch aufrecht erhalten. Wie in Fig. 5 gezeigt, sind 32 virtuelle Nebenkanäle vorhanden, die jeweils 25 Kanäle von jeweils 10 Bit Länge enthalten, so daß sich eine Gesamtsumme von 8000 Bit pro Rahmen (ein ganzzahliges Vielfaches der 250 Bits pro virtuellem Nebenkanal) mit einer Rahmenperiode von 125 us ergibt, und dadurch mit einer Bitrate von 64 Mb/s, die wiederum eine Harmonische der Bitrate der virtuellen Nebenkanäle von 2 Mb/s ist.
Ein Pfeil A in Fig. 5 zeigt die Folge an, in der die virtuellen Nebenkanäle multiplexiert werden. Da die Kanalzahlen der Kanäle in unterschiedlichen virtuellen Nebenkanälen nicht ausgerichtet zu werden brauchen (wie weiter unten besprochen), bezieht sich Fig. 5 auf Hilfsrahmen 0 bis 24 statt auf die Kanäle, wie vorstehend beschrieben. Wie durch den Pfeil A bezeichnet, umfaßt jeder 125 us Rahmen 25, 5 u-Hilfsrahmen und in jedem Hilfsrahmen ist ein Wort in der Folge von jedem der virtuellen Hilfsrahmen VT0 bis VT31 in Folge multiplexiert.
Um ein vollständiges Verständnis des in Fig. 5 dargestellten sicherzustellen, stellt Fig. 6 den gleichen Multiplexrahmen in einer üblicheren Weise dar. So zeigt Fig. 6 in gleicher Weise den gesamten 125 us-Rahmen, aufgeteilt in 25,5 us-Unterrahmen 0 bis 24, wobei jeder Unterrahmen in Abfolge verschachtelte 10 Bit-Worte umfaßt, jeweils eines von jedem der 32 Nebenkanäle VT0 bis VT31.
Wie vorstehend erklärt, enthält der virtuelle Nebenkanal VT0 Synchronisier-Information, und diese Information ermöglicht es, den Start jedes 125 us-Rahmens und damit die Synchronisierung der Rahmen zu bestimmen. Wie in Fig. 5 und 6 gezeigt, enthält der Nebenrahmen VT0 in dem Unterrahmen 0 ein 10Bit- Synchronisierwort S0, das den Start jedes Rahmens identifiziert. Da dieses Synchronisierwort S0 allgemein durch Bitsequenzen, die irgendwo in dem Gesamtrahmen auftreten und mit der Rahmenrate wiederkehren können, dargestellt werden kann, enthält der Nebenrahmen VT0 wünschenswerter Weise auch andere Synchronisierworte, die sich von dem Wort S0 unterscheiden, so daß der Start jedes Rahmens eindeutig in anderen Unterrahmen des Rahmens identifiziert werden kann. Es wird als unnötig angesehen, Synchronisierworte in allen Unterrahmen des Nebenkanals VT0 vorzusehen, d. h. mit einer Rate von einem Synchronisierwort alle 5 us. Statt dessen werden, wie in Fig. 5 gezeigt, Synchronisierworte S1 bis S4 in den Unterrahmen 5, 10, 15 und 20 des Nebenkanals VT0 vorgesehen, wobei jeweils ein Synchronisierwort S0 bis S4 nach jeweils 25 us auftritt. Das ermöglicht die Rahmen-Synchronisierung rasch und zuverlässig zu bestimmen und wird mit einem hohen Zuverlässigkeitsgrad rasch eingerichtet.
Die Synchronisierworte S1 bis S4 können gleich oder voneinander verschieden sein, vorausgesetzt, daß der Start des Rahmens eindeutig durch das Synchronisierwort S0 bestimmt ist. Obwohl vorstehend die Synchronisierworte S0 bis S4 mit jeweils 10 Bit dargestellt und beschrieben wurden, können sie statt dessen 8 Bit-Worte sein, so daß Bit 9 und 10 zur Bequemlichkeit oder zu anderen Zwecken freigelassen werden.
Wie in Fig. 5 gezeigt, läßt diese Synchronisier-Anordnung den Nebenkanal VT0 während 20 der 25 Unterrahmen jedes Rahmens frei, so daß er während dieser Unterrahmen für andere Zwecke benutzt werden kann. Derartige andere Zwecke können beispielsweise umfassen: das Einrichten eines zyklischen Redundanz-Prüfkodewortes in jedem Fall für den vorhergehenden Rahmen, z. B. im Unterrahmen 1 von VT0; das Einrichten von 64 kb/s-Befehlsdraht-Kanälen, beispielsweise in den Unterrahmen 2 und 3 des VT0, und das Vorsehen von Netzdaten- Kanälen in den anderen Unterrahmen des VT0.
Die vorstehend beschriebenen Multiplex-Prinzipien können weiter an den Rahmen nach Fig. 5 angelegt werden, um einen mit höherer Bitrate multiplexierten Rahmen zu schaffen (und falls erwünscht, können sie reiterativ daraufhin angewendet werden, um mit aufeinanderfolgend höheren Bitraten multiplexierte Rahmen zu schaffen, obwohl dies möglicherweise unwahrscheinlich oder unpraktisch sein kann in Hinsicht auf die benutzten hohen Bitraten), wie in Fig. 4 gezeigt. So kann, wie Fig. 3 und 4 eine säulenartige oder eindimensionale Rahmenstruktur darstellen und Fig. 5 eine Vielzahl von diesen miteinander multiplexiert und durch eine quadratische oder zweidimensionale Rahmenstruktur darstellt, eine Vielzahl von diesen miteinander multiplexiert und durch eine kubische oder dreidimensionale Rahmenstruktur dargestellt werden. Aus Klarheitsgründen sind in Fig. 7 die Einzelbits der multiplexierten Worte nicht dargestellt, wobei es zu verstehen ist, daß das Multiplexieren Wort um Wort in der gleichen Weise bewirkt wird, wie zuvor mit Bezug auf Fig. 5 beschrieben. Fig. 8 zeigt den gleichen Multiplexrahmen wie Fig. 7 in einer alternativen Form.
Fig. 7 stellt eine willkürliche Zahl N (z. B. N=32) von Rahmen dar, jeweils wie in Fig. 5 dargestellt und mit 0 bis N-1 bezeichnet, die miteinander multiplexiert und daher als hintereinander zur Bildung einer kubischen Rahmenstruktur der beschriebenen Art gestapelt dargestellt sind. Ein Pfeil A1 bezeichnet die Sequenz der Wortmultiplexierung aus diesen N-Rahmen, wobei ein Wort aus jedem der N Rahmen auf Wort um Wort-Basis in einem jeweiligen Hilfs-Unterrahmen verschachtelt sind. Ein Pfeil A2 an einer Frontfläche der kubischen Struktur stellt die Abfolge der Miteinander-Multiplexierung der Hilfs-Unterrahmen dar, wobei dies dem Pfeil A in Fig. 5 entspricht. Damit besteht jeder Hilfs-Unterrahmen aus verschachtelten Worten, jeweils ein Wort von jedem der N Rahmen oder Ebenen in Fig. 7.
Das ist weiter in Fig. 8 dargestellt, die auch die Länge der Rahmen, Unterrahmen und Hilfs-Unterrahmen jeweils mit 125 us, 5 us und 5/32 us bezeichnet. Innerhalb jedes Hilfs-Unterrahmens sind N verschachtelte Worte. Mit N=32 und 10 Bit pro Wort wird die Bitrate des multiplexierten Rahmens 2,048 Gb/s, eine Harmonische der Bitrate 64 Mb/s des Rahmens aus Fig. 5.
Wie in Fig. 7 und 8 dargestellt, ergibt die Eingangs-Multiplexierung von Worten in dem Hilfs-Unterrahmen 0 des Unterrahmens 0 jedes Rahmens ein Verschachteln der Synchronisierworte S0 der N Ebenen. Um eines von diesen als den Start des Rahmens (des Würfels) zu identifizieren und ihn von den anderen zu unterscheiden, wird dieses erste Synchronisierwort unterschiedlich von den anderen Synchronisierworten in diesem Hilfs-Unterrahmen ausgeführt und dementsprechend in Fig. ? und 8 als S0' bezeichnet.
Nach der vorstehenden Beschreibung der Multiplexrahmen-Strukturen im einzelnen können nun deren Vorteile in relativ einfacher Weise erklärt werden. Diese Vorteile entstehen direkt aus der harmonischen Strukturierung der Rahmen.
Erstens ist anzuerkennen, daß DS-0 Kanäle (64 kb/s) als Kanäle innerhalb eines virtuellen Nebenkanals aufgezeichnet und damit übertragen werden, entweder einzeln zur Schaffung von 64 kb/s-Diensten oder kollektiv zur Schaffung von Diensten mit integralen Vielfachen dieser Bitrate. In gleicher Weise können konventionelle DS-1 Kanäle in synchronen DS-1 Kanälen oder kompletten virtuellen Nebenkanälen aufgezeichnet werden. DS-1C (3,152 Mb/s), DS-2 (6,312 Mb/s) und DS-3 (44,736 Mb/s) -Kanäle können jeweils in einer entsprechenden Anzahl von virtuellen Nebenkanälen aufgezeichnet und asynchron übertragen, oder in DS-1-Kanäle demultiplexiert und dementsprechend übertragen werden. DS-3-Kanäle in dem Syntran-Format, bei dem 672 Zeitschlitze in jedem Hauptrahmen vorhanden sind, können in 28 der 31 nichtsynchronisierenden virtuellen Nebenkanäle eines Rahmens nach Fig. 5 aufgezeichnet werden, wobei 3 virtuelle Nebenkanäle zur Übermittlung von anderem Verkehr frei gelassen werden, so daß 24 Byte und ein Rahmenwort in jedem virtuellen Nebenkanal gesendet werden.
Nun wird ein Hauptvorteil des Multiplexformats offenbar. Wenn ein z. B. wie in Fig. 7 und 8 multiplexiertes Signal mit einer regelmäßigen und periodischen Rate von jeweils 5/32 us (der Hilfs-Unterrahmen-Periode) abgetastet wird, wobei bei jeder Abtastung ein Wort aufgenommen wird, ergibt dies ein Signal in dem Multiplexformat der Fig. 5 und 6; falls das gleiche, wie in Fig. 7 und 8 gezeigt, multiplexierte Signal statt dessen mit einer regelmäßigen und periodischen Rate von jeweils 5 us (der Unterrahmen-Periode) abgetastet wird, wobei wiederum jeweils ein Wort bei jeder Abtastung genommen wird, ergibt dies ein Signal in dem Format nach Fig. 4, d. h. ein einziges virtuelles Nebenkanal- oder Synchron-DS-1-Signal; und wenn dies genauso wie in Fig. 7 und 8 multiplexierte Signal statt dessen mit einer regelmäßigen und periodischen Rate von 125 us (der Rahmenperiode) abgetastet wird, wobei wiederum bei jeder Abtastung ein Wort genommen wird, ergibt dies einen einzelnen DS-0 oder 24 kb/s-Kanal. Entsprechend kann ein in dem Format nach Fig. 5 und 6 multiplexiertes Signal mit einer regelmäßigen und periodischen Rate bei jeweils 5 us (der Unterrahmen-Periode) oder 125 us (der Rahmenperiode) abgetastet werden, wobei bei jeder Abtastung ein Wort genommen wird, um jeweils einen virtuellen Nebenkanal oder einen DS-0 Kanal zu ergeben.
Damit sollte gesehen werden, daß die vorstehend beschriebenen Multiplexformate einzelner Kanäle bei unterschiedlichen Pegeln (z. B. DS-0, Synchron DS-1) direkt in dem multiplexierten Bitstrom zugreifbar sind, und zwar in leichter und bequemer Weise als Ergebnis ihrer Periodizität, ohne Notwendigkeit, sie zu demultiplexieren und daraufhin zu remultiplexieren. Zusätzlich ermöglicht die periodische Natur der einzelnen Kanäle ihr kollektives Schalten in Gruppen, um Dienste zu schaffen, die Bandbreite besitzen, die beliebige integrale Vielfache von 64 kb/s sind.
Um virtuelle Nebenkanäle durch Abtasten des multiplexierten Signals mit einer regelmäßigen Periode von 5 us, wie vorstehend beschrieben, zu schalten oder in anderer Weise zu behandeln, ist es nicht notwendig, die Verteilung der DS-0 Kanäle innerhalb des virtuellen Nebenkanals zu kennen. Mit anderen Worten, der Synchronisierkanal CH.0 des virtuellen Nebenkanals braucht nicht so ausgerichtet zu sein, daß er im Unterrahmen 0 auftritt, sondern man kann ihn auch in irgendeinem der Unterrahmen 0 bis 24 bei jedem einzelnen virtuellen Nebenkanal auftreten lassen. Ein Ausrichten des Auftretens des Synchronisierkanals CH.0 im Unterrahmen 0 und damit eine Kenntnis der relativen Positionen der DS-0 Kanäle innerhalb des virtuellen Nebenkanals wird nur notwendig, wenn der virtuelle Nebenkanal auf den DS-0 Pegel demultiplexiert werden muß.
So können die einzelnen virtuellen Nebenkanäle durch verschiedene Anzahlen von Schalterstufen bearbeitet werden mit willkürlichen Positionen ihrer Synchronisierkanäle CH.0 in den Hilfsrahmen 0 bis 24 bei der Übertragung von multiplexierten Signalen zwischen den Schaltstufen. Jedoch erfordert das endgültige Demultiplexieren des virtuellen Nebenkanals in die zu bildenden DS-0 Kanäle eine Information, welcher der 25 Hilfsrahmen den Synchronisierkanal CH.0 enthält. Diese Information wird bei dieser Ausführung der Erfindung in der Bit9-Position der Kanäle in dem virtuellen Nebenkanal befördert.
Dies wird mit weiteren Einzelheiten mit Bezug auf Fig. 9 erklärt, die einen virtuellen Nebenkanal mit einer willkürlichen Beziehung seiner Kanäle Ch.0 bis Ch.24 zu den Unterrahmen 0 bis 25 eines multiplexierten Signals besitzt, das diesen virtuellen Nebenkanal in einer der in Fig. 5 bis 8 gezeigten Weise enthalten kann.
Nach Fig. 9 wird angenommen, daß jedes Wort des virtuellen Nebenkanals in diesem Fall 10 Bits besitzt, wobei das zehnte Bit in jedem Wort als ein Paritätsbit P für das Wort angezeigt ist, wodurch jedes Wort einzeln auf Integrität seiner Daten überprüft werden kann. Der Synchronisierkanal CH.0 ist in diesem Beispiel dadurch identifiziert, er immer als neuntes Bit jedes Wortes ein 0-Bit besitzt. Jeder der anderen Informations-Kanäle CH.1 bis CH.24 enthält ein Bit B als das neunte Bit, wobei mindestens während einiger Zeit das Bit B jedes dieser Kanäle 1 ist. Einleitend sei hier angenommen, daß das Bit B für jeden Informationskanal CH.1 bis CH.24 in jedem Rahmen 1 ist, während eine einzige 0 an der Stelle des neunten Bit eines Wortes eindeutig den Synchronisierkanal CH.0 identifiziert.
Der in Fig. 1 gezeigte übliche DS-1-Bitstrom wird vorteilhafterweise in dem in Fig. 9 gezeigten virtuellen Nebenkanal so aufgezeichnet, daß die 8 Bit von jedem der Kanäle CH.1 bis CH.24 in Fig. 1 die ersten 8 Bits 1-8 der entsprechenden Kanäle CH.1 bis Ch.24 in Fig. 9 werden, und das Rahmungsbit F in Fig. 1, dessen Binärwert sich entsprechend einem bekannten Rahmungsmuster ändert, kann eines der Bits 1-8 des Synchronisierkanals CH.0 in Fig. 9 werden, um dieses Rahmungsmuster aufrecht zu erhalten. Die anderen 7 Bits 1-8 des Synchronisierkanals CH.0 können ggf. für andere Zwecke eingesetzt werden, so zum Anzeigen von bipolaren Verletzungen, Rahmenversetzungen, Alarmbedingungen und Signalisierungsrahmen.
Obwohl diese Anordnung wirksam die rasche Bestimmung des Synchronisierkanals CH.0 erlaubt, macht sie relativ geringen Gebrauch von der Kapazität des neunten Bit in jedem Wort. Zusätzlich ist nichts außer den bekannten Bitschmuggel-Verfahren zum Übertragen von Signalisierungs-Information vorgesehen. Signalisierungs-Information kann dadurch übertragen werden, daß ein weiteres zusätzliches Bit für jeden Kanal (d. h. 11 Bits pro Wort) vorgesehen wird und daß dieses dazu benutzt wird, die Signalisierungs-Information redundant zu übertragen, wobei ein Signalisierungs-Bit an diesem elften Bitplatz jedes Kanals in jedem Fall nach 6 125 us-Rahmen wiederholt wird. Alternativ kann das 10. Bit in der gleichen Weise benutzt werden, um Signalisierungs-Information zu tragen, statt daß es, wie vorstehend beschrieben, als Paritätsbit verwendet wird. Keine dieser Anordnungen ist besonders vorteilhaft.
Um die Situation in einer vorteilhaften Weise zu verbessern, klare 64 kb/s-Informationskanäle zu schaffen (kein Bitschmuggel) und die Übertragung sowohl von Signalisierungs-Information als auch anderer Information zu ermöglichen, die z. B. zum Steuern und Verifizieren von Informationskanälen erforderlich sein kann, wird vorteilhafterweise das neunte Bit jedes Worts, d. h. das Bit B benutzt, um einen dienstbezogenen Verwaltungs- oder Organisationskanal in einer solchen Weise zu schaffen, wie es nachstehend beschrieben ist, wodurch jedes Bit B veränderbar 1 oder 0 beträgt und damit zumindest während eines Teils der Zeit 1 ist. Das neunte Bit des Synchronisierkanals CH.0 bleibt in jedem Rahmen 0, so daß es noch weiterhin von den anderen Bits B innerhalb einer weniger Rahmen unter Benutzung bekannter Synchronisier-Verfahren unterschieden werden kann.
Fig. 10 illustriert eine Weise, mit der das Bit B oder die neunte Bitposition eines einzelnen Informationskanals bequem benutzt werden kann, um Signalisierungs- oder andere dienstbezogene Information zu übertragen.
Wie in Fig. 10 gezeigt, ist durch das Bit B gebildete Information in Rahmen von jeweils 6·32=192 Bit gerahmt. Da der 64 kb/s-Kanal oder -Dienst, auf den sich diese Information bezieht, wie beschrieben, ein Bit B in jedem 125 us-Rahmen enthält, besitzt jeder Bit B-Rahmen nach Fig. 10 eine Rahmenzeitlänge von 192·125 us oder 24 ms. Der Bit B-Rahmen in Fig. 10 ist zur leichteren Darstellung mit 6 Spalten von 32 Bit dargestellt, wobei die 6 Spalten der Tatsache entsprechen, daß ein Signalisierungsbit in jedem sechsten Rahmen auftreten kann. So treten in Fig. 10 Bits in benachbarten Spalten und der gleichen Zeile mit 125 us Abstand auf und Bits in der gleichen Spalte und benachbarten Zeilen mit 6·125 us Abstand. Die Gesamtbandbreite, die für jeden 64 kb/s-Dienst durch die Bits B vorgesehen ist, ist 1 Bit bei jedem 125 us-Rahmen oder 8 kb/s.
In der ersten Spalte von Fig. 10 identifizieren die Bits F0, F1 und F2 die Rahmungsstruktur von Bit B, und entsprechend die Signalisierungs-Rahmenstruktur. Das Bit F0 ist 0, wenn es den Start eines Bit B-Rahmens darstellt, jedes Bit F1 ist 1 und die Bits F2 können 0 sein oder ein Muster aus 1en und 0en definieren. Da die Signalisierungs-Rahmenstruktur und die Bit B-Rahmenstruktur synchronisiert sind, und da der Signalisierungs-Rahmen nach jeweils 6 125 us-Rahmen auftritt, entspricht die sechste Spalte in Fig. 10 den Signalisierungs-Rahmen und das Bit B wird benutzt, um die Signalisierungs-Bits A, B, C und D darzustellen.
Die zweite und dritte Spalte in Fig. 10 zeigen an, daß das Bit B in den jeweiligen Rahmen benutzt werden kann, Quell- und Ziel-Adressen mit jeweils 32 Bit darzustellen, wobei sie eindeutige Adressen für Stationen identifizieren, von denen jeweils eine Verbindung abgeht, bzw. zu denen sie hinzielt. Diese Adressen ermöglichen eine Ende/Ende-Überprüfung der Verbindung. Die Bits in den Spalten vier und fünf in Fig. 10 sorgen für 6 CRC-Prüfbits (cyclic redundancy code), die benutzt werden können, um einen CRC für den vorherigen Bit B- Rahmen (zu dem gleichen Dienst oder Kanal) zu tragen, um die Datenintegrität zu prüfen; zwei Formatbits FM1 und FM2, welche einen 2Bit-Kode (z. B. 00) bilden, der das in Fig. 10 gezeigte Format darstellt und zur Darstellung unterschiedlicher Formate geändert werden kann; und 56 Verwaltungs-Informationsbit. Die Verwaltungs-Informationsbits können zur Dienststeuerung und/oder -Verifizierung benutzt werden, z. B. zum Anfordern und Bestätigen einer minimalen Fehlerrate und maximaler Verzögerung für den Dienst, zur Versagensanzeige usw.
Die vorstehende Beschreibung betrifft nur ein Beispiel der Art und Weise, in der das neunte oder B Bit für jeden Dienst oder 64 kb/s-Kanal verwendet werden kann, um dienstbezogene Verwaltungs-Information zu schaffen, und es sind viele andere Arten der Übertragung dieser Information unter Benutzung eines solchen Bits denkbar. Beispielsweise kann eine Verwaltungsinformations-Paketstruktur statt dessen der Information in dieser Position des neunten Bits zugeordnet werden. Weiter kann, statt ein Paritätsbit P für jedes Wort vorzusehen, wie es vorstehend unter Benutzung von Bit 10 beschrieben wurde, dieses Bit weggelassen und die Datenintegrität unter Benutzung von Parität über einen viel größeren Block überprüft werden, oder unter Benutzung einer CRC-Prüfung über einen viel größeren Informationsblock und Übertragung der Paritäts- oder CRC-Prüfungs-Bits in der dienstbezogenen Verwaltungs-Information im neunten oder B-Bit.
Auf jeden Fall sollte erkannt werden, daß das B-Bit in diesen Fällen zwischen 1 und 0 variabel ist, so daß die B-Bits der Informationskanäle CH.1 bis CH.24 von dem neunten Bit des Synchronisierkanals CH.0 unterscheidbar sind, das immer 0 ist (in diesem Beispiel), wodurch für jeden virtuellen Nebenkanal der Synchronisierkanal CH.0 unabhängig von seiner Position relativ zu der Rahmenstruktur der Fig. 5 bis 8 identifiziert-werden kann.
Es ist auch zu beobachten, daß der Synchronisierkanal CH.0 alternativ in bekannter Weise identifiziert werden kann durch Schaffen eines vorbestimmten Wortes oder einer Bitsequenz in diesem Kanal, das oder die mit einem Zuverlässigkeitsgrad erfaßt werden kann, der in der Tat dem Aufbau eines Synchronisierkanals über einer Vielzahl von Rahmen unter Benutzung eines sog. Zuverlässigkeits-Registers entspricht.
Im Laufe der weiteren Erklärung stellt Fig. 11 eine Schaltungsanordnung dar, die zum Erzeugen eines multiplexierten Bitstroms mit Multiplexrahmen der vorstehend beschriebenen Form benutzt werden kann.
In Fig. 11 ist ein Datenbus 20 mit 10 Bit Breite dargestellt, dem 10 Bit-Worte der virtuellen Nebenkanäle VT0 bis VT31 zyklisch der Reihe nach zugeführt werden unter Beeinflussung durch die jeweiligen Markierungssignale ST0 bis ST31, die jeweils von einer Zeitgeberschaltung 22 angelegt werden. In Fig. 11 ist die Schaltung nur für die virtuellen Nebenkanäle VT0 und VT1 gezeigt, wobei die Schaltung für jeden Nebenkanal VT2 bis VT31 gleichartig zu der für den Nebenkanal VT1 ist.
Zur Erzeugung eines virtuellen Nebenkanals VT1 aus einem ankommenden DS-1 Bitstrom enthält die Schaltung für diesen Nebenkanal einen DS-1 Eingangskreis 24, einen Rahmungskreis 26 und einen Ausgabekreis 28 für den virtuellen Nebenkanal. In dem Eingangskreis 24 wird der DS-1 Bitstrom von einem bipolaren Signal in ein unipolares Signal gewandelt und das Taktsignal mit 1,544 MHz wird wiedergewonnen, wobei die Daten- und Taktsignale dem Rahmungskreis 26 zugeführt werden. In dem Rahmungskreis 26 wird die DS-1-Rahmenzeitgebung bestimmt und das Rahmungsbit F (Fig. 1) mit zusätzlichen 7 Bits angefüllt, um die 8 Bits des Synchronisierkanals CH.0 (Fig. 2) zu bilden, so daß die Bitrate von 1,544 MHz auf 1,6 MHz erhöht wird. In dem VT-Ausgangskreis 28 werden diese seriellen Daten durch einen Seriell/Parallel-Wandler in eine 8-Bit- Parallelform gewandelt, die Verwaltungs-Information wird als neuntes Bit hinzugefügt, und ein Paritätsbit bestimmt und als ein zehntes Bit hinzugefügt, so daß ein virtueller Nebenkanal in der in Fig. 9 gezeigten Form entsteht.
Der virtuelle Nebenkanal VT0 wird durch Miteinander-Multiplexieren der Signale dieses Nebenkanals erzeugt, z. B. der Netzdaten-Verbindugnssignale (network data link NDL) , der CRC-Signale (CRC) und anderer erwünschter Signale (OTHER) in einem Multiplexer 30 und Puffern dieser Signale in einem Puffer 32, dessen Ausgang durch die Markierimpulse (strobe ST0) gesteuert wird. Wie bereits erklärt, sind die Markierimpulssignale ST0 bis ST31 phasenabgestimmt, um die Worte der Nebenkanäle VT0 bis VT31 der Reihe nach wortverschachtelt zum Bus 20 zuzuleiten.
In der in Fig. 11 dargestellten Schaltanordnung werden zur Erleichterung der Übertragung die 10 Bit-Worte vom Bus 20 durch einen 10 B/12 B Wandler 34 entsprechend einem erforderlichen Zeilen-Kodierschema in 12 Bit-Worte zur Aussendung gewandelt. Bei einem durch die Zeitgeberschaltung 22 gesteuerten Multiplexer 36 wird das Synchronisierwort S0 am Beginn jedes Multiplexrahmens in den sich ergebenden 12 Bit breiten Strom eingesetzt. Es ist in Fig. 11 der Übersichtlichkeit halber nicht dargestellt, jedoch können die Synchronisierworte S1 bis S4 in gleicher Weise zum angemessenen Zeitpunkt unter Beeinflussung durch die Zeitgeberschaltung 22 in den Wortstrom eingesetzt werden. Auf diese Weise kann jedes Synchronisierwort so ausgewählt werden, daß es ein klar identifizierbares 12 Bit-Wort ist, das in einem normalen Datenstrom nicht auftritt, wodurch die darauffolgende Rückgewinnung von Synchronisier-Information erleichtert wird. Als Alternative können die Synchronisierworte S0 bis S4 dem Multiplexer 30 zur Aufnahme in die Information für den Nebenkanal VT0 zugeführt werden; insbesondere kann diese Prozedur dann benutzt werden, wenn nur das 10 Bit breite Datenwort ohne eine Zeilenkodierung übertragen wird, da der Wandler 34 und der Multiplexer 36 in diesem Fall weggelassen werden können. Auf jeden Fall Werden durch einen Serialisierer 38 die Paralleldaten darauffolgend in serielle Daten gewandelt und von diesem als serieller Ausgabebitstrom abgegeben.
Es wurden zwar besondere Ausführungen der Erfindung im einzelnen vorstehend beschrieben, jedoch ist zu verstehen, daß zahlreiche Abwandlungen, Veränderungen und Anpassungen vorgenommen werden können, ohne von dem Schutzbereich der Erfindung abzuweichen, wie er in den Ansprüchen definiert ist.

Claims

1. Verfahren zum Multiplexieren digitaler Signale, bei welchem:

t.d.m.-Rahmen geschaffen werden, die jeweils aus m.n Zeitschlitzen bestehen, je einem für ein Bit, wobei m und n ganze Zahlen größer Eins sind, dadurch gekennzeichnet, daß die Zeitschlitze n aufeinanderfolgende Zeitschlitze für jeden von m Kanälen umfassen; und daß das Verfahren in jedem Rahmen die Schritte umfaßt:

in einen vorbestimmten (BIT9) der n Zeitschlitze für einen (CH.0) der m Kanäle wird ein Bit vorgesehen, das anzeigt, daß dieser Kanal ein Rahmen-Synchronisierkanal ist, wodurch dieser Rahmen-Synchronisierkanal von den durch die anderen m-1 Kanäle gebildeten Informationskanälen unterscheidbar ist; und

es werden digitale Signale in den anderen n-1 Zeitschlitzen der m-1 Informationskanäle (CH.1-CH.24) vorgesehen.

2. Verfahren nach Anspruch 1, bei dem das in jedem Rahmen in dem vorbestimmten einen der n Zeitschlitze des Rahmen-Synchronisierkanals vorgesehene Bit einen vorbestimmten Binärwert (0) besitzt.

3. Verfahren nach Anspruch 2 und das den Schritt enthält, daß in jedem Rahmen in dem vorbestimmten einen (BIT9) der n Zeitschlitze jedes Informationskanals ein Bit (B) mit einem von den vorbestimmten Binärwert unterschiedlichen Wert (1) vorgesehen wird.

4. Verfahren nach Anspruch 3 und das den Schritt enthält, daß in jedem Rahmen ein Signalisierungs-Informationsbit in einem weiteren der n Zeitschlitze jedes Informationskanals vorgesehen wird.

5. Verfahren nach Anspruch 2 und das den Schritt enthält, daß in aufeinanderfolgenden Rahmen in dem vorbestimmten einen (BIT9) der n Zeitschlitze jedes Informationskanals Bits (B) mit beiden Binärwerten vorgesehen werden, welche Verwaltungs-Information für den jeweiligen Informationskanal bilden.

6. Verfahren nach Anspruch 5, bei dem die Verwaltungs-Information für jeden Informationskanal ein Bit (A, B, C, D) alle sechs Rahmen vorsieht zum Signalisieren von auf den Informationskanal bezogener Information.

7. Verfahren nach Anspruch 5 oder 6, bei dem die Verwaltungs-Information für jeden Informationskanal Bits in Verwaltungs-Informationsrahmen umfaßt, von denen jeder Verwaltungs-Informationsrahmen eine Zeitlänge besitzt, die ein integrale s Vielfaches der Zeitlänge von sechs der t.d.m.-Rahmen ist.

8. Verfahren nach einem der Ansprüche 1 bis 7 und das weiter den Schritt umfaßt, daß in jedem Rahmen in den anderen n-1 Zeitschlitzen des Rahmen-Synchronisierkanals (CH.0) Information vorgesehen wird.

9. Verfahren nach Anspruch 8, bei dem die in jedem Rahmen in den anderen n-1 Zeitschlitzen des Rahmen-Synchronisierkanals vorgesehene Information Signalisierungsrahmen-Information umfaßt.

10. Verfahren nach einem der Ansprüche 1 bis 9, bei dein die t.d.m.-Rahmen jeweils eine Zeitlänge von 125 us besitzen.

11. Verfahren nach einem der Ansprüche 1 bis 10, bei dem m=25 ist.

12. Verfahren nach einem der Ansprüche 1 bis 11, bei dem n> 8 ist.

13. Verfahren nach Anspruch 12, bei dem n=9.

14. Verfahren nach Anspruch 12, bei dem n=10.

15. Verfahren nach Anspruch 12 oder 14 und mit dem Schritt, daß ein Paritätsbit (P) für jeden Informationskanal in jedem Rahmen in einem vorbestimmten (BIT10) der anderen n-1 Zeitschlitze des jeweiligen Informationskanals vorgesehen wird.

16. Verfahren nach einem der Ansprüche 12 bis 15, bei dem in jedem Rahmen 8 Bits eines 64 kb/s-Kanals in 8 der anderen n-1 Zeitschlitze von mindestens einem der m-1 Informationskanäle vorgesehen werden.

17. Verfahren zum Multiplexieren von Digitalsignalen mit den Schritten:

es werden p virtuelle Nebenkanäle vorgesehen, die jeweils t.d.m.-Rahmen von nach einem der Verfahren eines der Ansprüche 1 bis 16 multiplexierter Information umfassen, wobei p eine ganze Zahl größer als Eins ist, alle virtuellen Nebenkanäle die gleiche t.d.m.-Rahmenzeitlänge und die gleiche Anzahl m.n Zeitschlitze für m Worte aus jeweils n aufeinander folgenden Bits besitzen;

ein vorbestimmtes Synchronisierwort (50) wird als ein vorbestimmtes der m Worte eines vorbestimmten virtuellen Nebenkanals vorgesehen, welcher einen Synchronisierungsinformations-Nebenkanal (VT0) bildet; und

die p virtuellen Nebenkanäle (VT0-VT31) werden miteinander multiplexiert, jeweils ein Wort von jedem virtuellen Nebenkanal zyklisch der Reihe nach, um einen multiplexierten Überrahmen von wortverschachtelten virtuellen Nebenkanälen zu bilden.

18. Verfahren nach Anspruch 17, bei dem eine Vielzahl von Synchronisierworten (50-54) in dem Synchronisierinformations-Nebenkanal (VT0) vorgesehen wird.

19. Verfahren nach Anspruch 18, bei dem der Synchronisierinformations-Nebenkanal (VT0) unterschiedliche Synchronisierworte (50-54) in einer Zahl umfaßt, die ein integraler Faktor von m ist, wobei die Synchronisierworte periodisch unter den m Worten des Synchronisierinformations-Nebenkanals verteilt sind.

20. Verfahren nach Anspruch 18 oder 19, bei dem der Synchronisier-Informations-Nebenkanal (VT0) fünf Synchronisierworte (50-54) umfaßt.

21. Verfahren nach einem der Ansprüche 17 bis 20, bei dem p=32.

22. Verfahren zum Multiplexieren digitaler Signale mit den Schritten:

es wird eine Vielzahl von multiplexierten Überrahmen (0-[N-1]) wortverschachtelter virtueller Nebenkanäle geschaffen, die entsprechend dem Verfahren nach einem der Ansprüche 17 bis 21 multiplexiert sind;

das vorbestimmte Synchronisierwort (50') eines vorbestimmten (0) der multiplexierten Überrahmen wird so abgewandelt, daß es dadurch von den anderen Synchronisierworten (50) unterscheidbar ist; und

die multiplexierten Überrahmen werden miteinander multiplexiert, und zwar jeweils ein Wort von jedem multiplexierten Überrahmen zyklisch der Reihe nach.

23. Verfahren zum Multiplexieren, dadurch gekennzeichnet, daß es die Schritte enthält:

es wird ein n-Bit-Wort aus jeweils einem Rahmen-Synchronisierkanal und aus m-1 Digitalsignalkanälen in einen t.d.m.-Rahmen multiplexiert zur Bildung eines multiplexierten Kanals mit m.n Bits in jedem t.d.m.-Rahmenzeitraum; und

in einen t.d.m.-Unterrahmen wird ein n Bit-Wort aus jedem Synchronisierkanal multiplexiert, der ebenfalls m.n Bit in jedem t.d.m.-Rahmen-Zeitraum besitzt, und p-1 multiplexierte Kanäle, zur Erzeugung eines multiplexierten Signals mit p.n Bits in jedem t.d.m.-Unterrahmen und m Unterrahmen in jeder t.d.m.-Rahmen-Zeitlänge;

wobei n, m und p ganze Zahlen größer als Eins sind.

24. Verfahren zum Multiplexieren nach Anspruch 23, das weiter den Schritt umfaßt:

in einen t.d.m.-Hilfs-Unterrahmen wird ein n-Bit-Wort jedes der q multiplexierten Signale multiplexiert zum Erzeugen eines weiteren multiplexierten Signals mit q.n Bits in jedem t.d.m.-Hilfs-Unterrahmen und p Hilfs-Unterrahmen in jedem t.d.m.-Unterrahmen;

wobei q eine ganze Zahl größer als Eins ist.

25. Verfahren nach Anspruch 23 oder 24, bei dem die t.d.m.-Rahmen-Zeitlänge 125 us beträgt.