DE3538608A1

DE3538608A1 - Einrichtung zur gleichmaessigen zuteilung eines einer mehrzahl von einrichtungen gemeinsam zugeordneten busses in digitalsystemen

Info

Publication number: DE3538608A1
Application number: DE19853538608
Authority: DE
Inventors: Kenneth R. Milford Mass. Jaskowiak
Original assignee: Raytheon Co
Current assignee: Raytheon Co
Priority date: 1984-10-30
Filing date: 1985-10-30
Publication date: 1986-04-30
Also published as: CA1248239A; JPH056903B2; GB8526588D0; GB2166930A; GB2166930B; JPS61109165A

Description

DORNER & HUFNAGEL PATENTANWÄLTE

LANDYtEHPSTR. «7 COOf) MÜNCHEN«

"Pil- C- CfJ ' Γ"'"¹ GT Γ.4

München, den 28. November 1985/M Anwaltsaktenz.: 27 - Pat. 371

RAYTHEON COMPANY, 141 Spring Street, Lexington, MA 02173, Vereinigte Staaten von Amerika

Einrichtung zur gleichmäßigen Zuteilung eines einer Mehrzahl von Einrichtungen gemeinsam zugeordneten Busses in Digitalsystemen

Die Erfindung betrifft Digitalsysteme und bezieht sich insbesondere auf Systeme mit einer Mehrzahl von Einrichtungen, die durch einen gemeinsamen Bus miteinander verbunden sind mit einer im folgenden als Buszuteiler bezeichneten Einrichtung, die jeweils bestimmt, welche der Einrichtungen als erste Zugriff zu dem gemeinsamen Bus haben soll, wenn mehr als eine Einrichtung die Benutzung des Busses anfordert. Die Einrichtungen könnenj Prozessoren, Speicher und/oder Eingabe-/Ausgabesteuerungen sein. ]

Die Buszuteilung erfolgt im allgemeinen durch verteilte oder zentralisierte Zuteilungseinrichtungen und -verfahren. In einem verteilten Zuteilungssystem besitzt jede der mit dem gemeinsamen Bus verbundenen Einrichtungen ein Zuteilungsnetzwerk wie es beispielsweise in der US-PS 4 402 040 beschrieben ist. In einem solchen verteilten Zuteilungssystem bestimmt das Zuteilungsnetzwerk in jeder Einrichtung die Priorität dieser Einrichtung relativ zu anderen Einrichtungen auf der Basis eines von den einzelnen Einrichtungen erzeugten Codes. Diese Lösung wird häufig in

hochzuverlässigen oder Fehlertoleranten<=ystemen angewendet, j in denen Einzelpunktfehler nicht toleriert werden können. In :einem zentralisierten Zuteilungssystem bestimmt ein einziger :Buszuteiler auf der Basis von den einzelnen Einrichtungen ■ zugeordneten Prioritäten, welcher aus der Mehrzahl von Einrichtungen Zugang zu dem gemeinsamen Bus gegeben wird. Wenn jedoch eine oder zwei Einrichtungen mit höherer Priorität den Bus "monopolisieren", können Einrichtungen mit niedriger Priorität den Bus praktisch niemals verwenden.

Es ist daher Aufgabe der Erfindung, einen Buszuteiler zu schaffen, der allen Einrichtungen gleichmäßig die Möglichkeit j für den Zugriff auf den gemeinsamen Bus eröffnet.

!Diese Aufgabe wird durch eine Einrichtung mit den Merkmalen

des Patentanspruchs 1 gelöst.

\ Der Buszuteiler gemäß der Erfindung bestimmt also, welches Exemplar aus einer Mehrzahl von mit einem gemeinsamen Bus verbundenen Einrichtungen jeweils Priorität für den Buszugriff hat und stellt außerdem sicher, daß jede Einrichtung periodisch Zugang zu dem Bus erhält. Von den Einrichtungen erzeugte Bus- ^!anforderungen werden in Abhängigkeit von einer Serie von AbtastjSignalen abgetastet und gespeichert. Den anfordernden Einrichi tungen wird der Buszugang gemäß einer vorbestimmten Priorität j verschafft. Jede der anfordernden Einrichtungen erhält jedoch I Zugang zu dem Bus, bevor das nächstfolgende Abtastsignal auftritt. Auf diese Weise haben alle Einrichtungen gleichmäßigen Zugriff auf den Bus.

In einem bevorzugten Ausführungsbeispiel umfaßt der Buszuteiler eine Mehrzahl von durch einen gemeinsamen Bus miteinander verbundene Einrichtungen, Mittel zur Erzeugung einer Reihe von Abtastsignalen, Mittel zum Abtasten und Speichern von Busanforderungssignalen in Abhängigkeit von den einzelnen Serien von Abtastsignalen, Mittel zur Umwandlung der abgetasteten Busan-

_BAD

forderungssignale in eine Folge von Bu^^nteilungssignalen ι
J sowie Mittel zur Ausführung der Buszuteilungssignale in eine f zwischen aufeinanderfolgenden Abtastsignalen liegenden Zeit- ; spanne.

Ein weiterer Aspekt der Erfindung betrifft ein Verfahren, bei welchem eine Mehrzahl von Einrichtungen mit vorbestimmten Prioritäten versehen werden, durch die gleichmäßiger Zugriff auf einen gemeinsamen Bus eines digitalen Systems in Abhängigkeit von Busanforderungssignalen der genannten Einrichtungen verschafft wfrd. Es sind folgende Verfahrensschritte vorgesehen: Abtasten einer ersten Vielzahl von Busanforderungen in Abhängigkeit von einem Abtastsignal, Speichern der Mehrzahl von abgetasteten Busanforderungen in einem Speicher, Erzeugen einer Folge von Buszuteilungssignalen auf der Basis einer bevorzugten Prioritätsrangordnung der von den Einrichtungen ausgehenden Busanforderungen, derart, daß der Buszugriff auf der Basis derjenigen Einrichtung gesteuert wird, die unter den abgetasteten Busanforderungen höchste Priorität hat, Rücksetzen der gespeicherten Busanforderung für diejenige Einrichtung, die aktuell die höchste Priorität der gespeicherten Busanforderungen erzeugt hat, unmittelbar darauf folgend die Erzeugung des entsprechenden Buszuteilungssignals in der genannten Folge sowie Abtasten der nächstfolgenden Mehrzahl von Busanforderungen

in Abhängigkeit von dem nächsten Abtastsignal, wenn alle Anforderugen einer vorangehenden Mehrzahl zurückgesetzt sind.

Vorteilhafte Weiterbildungen des Buszuteilers gemäß der Erfindung und des Verfahrens ergeben sich aus den Unteransprüchen, auf die hiermit zur Verkürzung der Beschreibung ausdrücklich verwiesen wird.

Im folgenden sei die Erfindung anhand der Zeichnungen näher erläutert:

~ 3 —

BAD ORIGINAL

jo

Fig. 1 zeigt ein Funktionsblocks^l^.tbiM eines Computersystems mit einer Mehrzahl von Einrichtungen, die durch einen gemeinsamen Bus miteinander verbunden sind, sowie mit einem Buszuteiler, der den Zugriff der Einrichtungen auf den gemeinsamen Bus bestimmt,

Fig. 2 zeigt den Bustakt und die Funktionsschritte des Buszuteilers in Verbindung mit verschiedenen Zustand sanderungen des Bustakts,

Fig. 3 zeigt ein Blockschaltbild eines Busanforderungsgatters gemäß der Erfindung unter Verwendung programmierbarer Array-Logik anordnungen,

Fig. 4 zeigt ein Blockschaltbild eines Busanforderungsspeichers gemäß der Erfindung,

Fig. 5 zeigt ein Blockschaltbild eines Prioritätswandlers gemäß der Erfindung,

Fig. 6 zeigt ein Blockschaltbild eines Buszuteilungssynchronisierers gemäß der Erfindung,

Fig. 7 zeigt ein Blockschaltbild einer Buszugriffssteuerlogik mit programmierbaren Array-Log ikanord nungen,

Fig. 8 zeigt ein Blockschaltbild einer Busanforderungsrücksetzlogik unter Verwendung programmierbarer Array-Logikanordnungen,

Fig. 9A zeigt ein typisches Schaltbild einer Kombinationslogik,

- 4

BAD

: Fig. 9B zeigt das Schaltdiagramm einer program-. mierbaren Array-Logikanordnung, die der

in Figur 9 dargestellten logischen Schal-

, tung äquivalent ist.

Das in Figur 1 als Blockschaltbild dargestellte Computersystem ist insgesamt mit 50 bezeichnet. Es umfaßt eine Vielzahl von Einrichtungen wie Eingabe-/Ausgabesteuerungen 5 - 10, Prozesj soren 11 - 15 und Speicher 16 - 20. Diese Einrichtungen sind j durch einen gemeinsamen Bus 22 miteinander verbunden. Ein mit j jeder dieser Einrichtungen 5 - 20 verbundener Buszuteiler 24 bestimmt die Priorität, mit der diese Einrichtungen während einer Reihe von Abtastperioden Zugriff zu dem gemeinsamen Bus 22 haben. Der Buszuteiler 24 sorgt dafür, daß jede der Einrichtungen 5 - 20 in Abhängigkeit von Busanforderungssignalen 4OjL - 40-j^g, die jeweils von den Einrichtungen 5-20 erzeugt und dem Buszuteiler 24 zugeführt werden, der sie in eine Folge von Busprioritätssignalen 44η - 44^g umwandelt, gleiche Chancen für den Buszugriff hat. Die Anzahl der Vorrichtungen 5-20 innerhalb des Computersystems 50 ist im Grunde beliebig. In dem in Figur 1 dargestellen Ausführungsbeispiel betreut der Buszuteiler 24 insgesamt sechzehn Busanforderungen von sechzehn Einrichtungen, die aus einer beliebigen Kombination der Eingabe-/Ausgabesteuerungen 5 - 10, Prozessoren 11 - 15 und Speicher 16 - 20 bestehen.

Der in Figur 1 dargestellte Buszuteiler 24 bestimmt die Prioritätsrangfolge, in der die durch den gemeinsamen Bus 22 miteinander verbundenen Einrichtungen 5-20 während der einzelnen Serien von Abtastperioden Zugriff zu dem Bus 22 haben. Er ermöglicht außerdem, daß jede dieser Einrichtungen 5-20 aufgrund der Serien von Abtastperioden die gleiche Zugriffsmöglichkeit hat wie die anderen Einrichtungen. Der Buszuteiler umfaßt ein Abtast- und Speichernetzwerk 27, das bis zu sechzehn Busanforderungssignale 40·^ - 40-^g von einer beliebigen Kombination der mit dem Bus 22 verbundenen Einrichtungen 5-20 aufnimmt. Das Abtast- und Speichernetzwerk 27 umfaßt ein Bus-

anforderungsgatter 28, das rait einem Busanforderungsspeicher 30 verbunden ist, der zur Speicherung der Busanforderungssignale 4O₁ - 40-j^g dient, wenn eines aus einer Reihe von Abtastoder Aktiviex'ungssignalen 42 auftritt. Ein mit den Ausgängen des Busanforderungsspeichers 30 verbundener Prioritätswandler 32 wandelt die durch die Reihe von Aktivierungssignalen 42 abgetasteten Busanforderungssignale 4O₁ - 40-^g in eine Folge von Buszuteilungssignalen 48-^ - 48g. Der Prioritätswandler 32 bestimmt, welche der gespeicherten Busanforderungen 46^ 46-^g die höchste Priorität besitzt und erzeugt die Folge von Buszuteilungssignalen 48^ - 48-^g für den Buszuteilungssynchronisierer 34 (und für die Busanforderungsrückstellung 26) in Abhängigkeit von der Priorität der einzelnen gespeicherten Busanforderungen 46·, - 46^g. Der Buszuteilungssynchronisierer 34 erzeugt Busprioritätszuteilungssignale 44·^ - 44^g, die mit dem Bustakt 38 synchronisiert und zu derjenigen Einrichtung gesendet werden, die die höchste Priorität von allen Einrichtungen 5-20 besitzt, welche den Zugriff zu dem Bus 22 anfordern und abgetastet und in dem Busanforderungsspeicher 30 abgespeichert sind. Der Bustakt 38 wird von dem gemeinsamen Bus 22 zu dem Busanforderungsgatter 28 und einer Buszugriffsaktivierung 36 übertragen. In der Buszugriffsaktivierung 36 wird der Bustakt 38 mit dem Aktivierungssignal 42 in einer Oder-Funktion verknüpft und bildet das Gatter-Taktsignal 24, das zur Synchronisierung der Buszuteilungssignale 44-1 - 44-^g der einzelnen Einrichtungen 5-20 verwendet wird. Das von der Buszugriffsaktivierung 36 erzeugte Aktivierungssignal 42 dient als Takt für einen neuen Satz von Busanforderungssignalen 4O₁ - 4O₁₆, die in den Busanforderungsspeicher 30 gelangen, nachdem alle vorangehend in diesem Speicher 30 gespeicherten Busanforderungen abgearbeitet sind. Durch überwachung der gespeicherten Busanforderungssignale 46·^ - 46jLg, die aus dem Busanforderungsspeicher 30 ausgelesen werden, wird festgestellt, wenn alle zuvor gespeicherten Busanforderungen 4O₁ - 4O₁₆ verarbeitet sind. Die von dem Prioritätswandler 32 erzeugten Buszuteilungssignale

- 48₁₆ werden

! ■■■■ 3'S3"8608

'der Busanforderungsrückstellung 26 zu'j^ihrt.. die außerdem die JBusanforderungssignale 40g - 40-^g aufnimmt. Die Busanforderungs-¹ rückstellung 26 erzeugt eines der Rückstellsignale 27-^ - 27₁₆ für eines der Speicherelemente des Busanforderungsspeichers 30, inachdem einer Einrichtung, von der die entsprechende in dem Speicher 30 gespeicherte Busanforderung 40^ - 4Oi g ausging, Zugang zu dem Bus 22 verschafft wurde. Das Rücksetzen der zuletzt abgearbeiteten gespeicherten Busanforderung 46-^ - 46jg !aktiviert den Prioritätswandler 32, so daß dieser festsetzt, !welche der übrigen in dem Busanforderungsspeicher 32 abgespeicherten Busanforderungen 46-^ - 46-^g auf der Grundlage einer ;bevorzugten Prioritätsrangfolge als nächste verarbeitet wird, .oder, falls der Busanforderungspeicher 30 leer ist, ermöglicht ;die Buszugriffsaktivierung 36 die Abtastung eines neuen Satzes ,von Busanforderungen 40-^ - 40-^g, die in dem Busanforderungs-¹ speicher 30 abgespeichert werden.

Figur 2 zeigt das Bustaktsignal 38 zusammen mit zeitlichen Ereignissen, die verschiedenen Zustandsänderungen des Bustakts 38 I zugeordnet sind. In dem Zeitpunkt T-^ werden alle aktiven Bus- \ anforderungen 40-^ - 40-^g durch das Aktivierungssignal 42 in I den Busanforderungsspeicher 30 geleitet. In dem Zeitpunkt T2 ! werden die gespeicherten Busanforderungssignale 46·^ - 46-^g dem Prioritätswandler 32 zugeführt, der diejenige der den Busj zugriff anfordernden Einrichtungen bestimmt, die die höchste ! Priorität besitzt. Diese Prioritätsbestimmung findet zwischen • den Zeitpunkten T2 und T3 statt und bewirkt die Erzeugung des

betreffenden Buszuteilungssignals 48·^ - 48-^g, das dem Buszuteilungssynchronisierer 34 zugeführt wird. Im Zeitpunkt T^ wird eines der Busprioritätszuteilungssxgnale 44-^ - 44-^g erzeugt und derjenigen Einrichtung zugeführt, die in diesem Zeitpunkt die höchste Priorität für den Buszugriff besitzt.

Ein Teil der Logik zur Ausführung der Funktionen des in

Figur 1 dargestellten Buszuteilers 24 verwendet eine programmierbare Array-Logik, beispielsweise das unter der Bezeichnung

— 7 —

BAD ORKSlNAL

CA 95050 erhältliche Element der Firma Monolithic Memories, Inc. Durch programmierbare Array-Logik lassen sich die Probleme der Systemaufteilung und die Interface-Probleme wirksam lösen, die durch die Fortschritte der Halbleitertechnologie entstanden sind. Sie stellen eine Weiterbildung der Technologie der schmelzbaren Verbindungen (fusible link) dar, die in bipolaren programmierbaren Nur-Lesespeichern (PROM) verwendet werden. Solche Nur-Lesepeicher mit schmelzbaren Leitungen haben zuerst die Möglichkeit eröffnet, "auf Silizium zu schreiben". In wenigen Sekunden läßt sich ein "blankes" PROM aus einer allgemein verwendbaren Einrichtung in eine Einrichtung umwandeln, die einen Kundenalgorithmus, ein Mikroprogramm oder eine Boolsche übertragungsfunktion enthält. Dies hat neue Möglichkeiten für die Verwendung von PROMs in rechnergesteuerten Speichern, Zeichengeneratoren, Datenspeicherungstabellen und vielen anderen Anwendungsgebieten eröffnet. Der Schlüssel für den Erfolg von PROMs liegt darin, daß sie es dem Entwickler ermöglichen, einen Chip schnell und leicht an die speziel- '. len Kundenanforderungen anzupassen. Programmierte Array-Logikschaltungen erweitern die Programmierungsflexibilität durch j die Verwendung der Technologie der schmelzbaren Verbindungen ! zur Realisierung logischer Funktionen wie kundenspezifische Logikschaltungen, deren Komplexität sich von beliebigen Ga t-

• terfunktionen zu komplexen arithmetischen Funktionen wendet.

' Weitere Einzelheiten eines Konzepts mit programmierten Array-Logikschaltungen sind in dem Handbuch "Programmed Array Logic", ί j dritte Auflage, Monolithic Memories, Inc., Santa Clara, !

: CA 95050, beschrieben. i

; Programmierte Array-Logikschaltungen liefern die Summe von j

I j

i logischen Produkten, wenn eine programmierbare UND-Anordnung \ j verwendet wird, dessen Ausgangs-Ausdrücke einer festen ODER-

• Anordnung zugeführt werden. Da die Summe der gebildeten Produkte jede beliebige Boolsche übertragungsfunktion ausdrücken ■ \ kann, ist die Verwendung programmierter Array-Logikschaltungen ;

i I

¹ nur . durch die Anzahl von in den ÜND-ODER-Anordnungen j

j j

i - 8 - ί

verfügbaren Audrücke begrenzt. Programmierte Array-Logikanord-,nungen lassen sich in unterschiedlichen Größen beschaffen, die .eine effektive logische Optimierung ermöglichen. Sie sind in idem oben erwähnten Handbuch ausführlich beschrieben.

!Es sei nun auf Figur 9A Bezug genommen. Sie zeigt ein normales kombinatorisches logisches Diagramm für folgende Funk-'tion:

Ausgang = Ii"^ + "ΐχ^

'Figur 9B zeigt eine dieser übertragungsfunktion äquivalente programmierte Array-Logik. Das "X" kennzeichnet eine intakte !schmelzbare Verbindung zur Realisierung der logischen UND-IFunktion. Die Eingangs-Ausdrücke auf der gemeinsamen Leitung •mit den X-Kennzeichnungen sind jedoch nicht miteinander verbunden. Die programmierbaren Array-Logikanordnungen werden unter Verwendung preiswerter herkömmlicher PROM-Programmierungseinrichtungen mit geeigneten Adapterkarten programmiert.

Der erste Schritt beim Entwurf einer programmierten Array-Log ikanordnung besteht in der Auswahl des "Ausschnitts", indem man die beliebige Logik prüft, die durch eine Funktion der !Anordnung ersetzt werden soll. Der nächste Schritt besteht idarin, daß men die Boolschen logischen Gleichungen (in Summen- i ; oder Produktform) anschreibt, durch die die Eingangsgrößen in

!die gewünschten Ausgangsgrößen transformiert werden. Diese | iexpliziten logischen Gleichungen spezifizieren die Entwicki lung einer programmierten Array-Logikanordnung genau und lassen sich leicht simulieren und editieren. Die Tabellen 1 bis 7 zeigen die Boolschen logischen Gleichungen für die programmierte Array-Logikanordnung zur Realisierung der Logik des Buszuteilers 24. Durch die Verwendung von PALASM der Firma Monolithic Memories Inc., ein Fortran IV-Programm zum Assemplieren ; der Entwicklungsspezifikation der programmierten Array-Logik, und durch die übertragung der logischen Gleichung auf ein Muster von schmelzbaren Verbindungen wird der Prozeß der Entwicklung eines Kundenchips automatisch durchgeführt, PALASM

BAD ORIGINAL

enthält auch einen Simulator, der die Funktionstabellenvektoren in den logischen Gleichungen ausführt. Unvereinbarkeiten zwischen den Vektoren und den Gleichungen werden als
Fehler gemeldet. Der Simulator übersetzt auch die Funktionstabellenvektoren in einen Satz von universellen Testvektoren,
die nach der Herstellung der programmierten Array-Logikanordnung für Funktionsprüfungen verwendet werden können.

j Es sei noch einmal auf die Tabellen 1-7 und insbesondere
auf Tabelle 3 Bezug genommen, in der die programmierte Array-

j Logik zur Erzeugung eines Teils des Rücksetzsignals 27¹^ - 27₁₆
zum Rücksetzen der gespeicherten Busanforderungssxgnale 27^ 27-^g spezifiziert ist. Die erste logische Gleichung zur Erzeu-

gung von RESETl lautet:

^! RESETI = BGRNTl ♦/BREQl+INIT+PWRON.

Diese logische Gleichsung legt fest, daß das RESETl-Signal dann
und nur dann erzeugt wird, wenn ein Buszuteilungsignal (BGRNTl)
existiert und ein Busanforderungssignal (BREQl) nicht existiert ! oder die Versorgungsspannung eingeschaltet wurde (PWRON) oder j

ein Initialisierungssignal (INIT) von einer räumlich abgesetzten Stelle vorliegt. Die verbleibenden logischen Gleichungen werden \ in ähnlicher Weise interpretiert und sind aufgrund der gewählten Akronyme im wesentlichen aus sich heraus verständlich. In den i Tabellen 7 und 8 zeigt die "IF"-Gleichung an, daß dann, wenn ! die gespeicherten Busanforderungssignale (LBREQl bis LBREQ16)
aktiv sind, die entsprechenden Ausgangsgrößen (ANYOl bis ANY016) von einem Spannungspegel auf Massepegel gelangen. Deshalb wird I das in Figur 7 dargestellte Aktivierungssignal 42 nur dann er- j zeugt, wenn keine aktiven gespeicherten Busanforderungssignale ; 4O₁ ß 46₁₆ vorliegen. In Figur 3 sind zwei programmierte Array-Log ika no rdnungen, PALOl 52 und PALO2 54, zur Realisierung der \ für die Erzeugung der auf getasteten Busanforderungssignale 56-^ 56-^5 benötigten kombinatorischen Logik verwendet. PALOl 52 ist ; für die acht Busanforderungen 4O₁- 4O₈ und PALO2 54 für die ;

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anderen acht Busanforderungen 40g - 4O₁ _c zuständig und behandelt , diese in Verknüpfung mit dem Bustakt 28 und dem Aktivierungssig-¹ nal 42, wie dies in den Tabellen 1 und 2 wiedergegebenen logischen Gleichungen spezifiziert ist. PALOl 52 und PALO2 54 erzeugen (in Abhängigkeit von der Anzahl der dem Buszugriff suchenden Einrichtungen 5-20) eines oder mehrere der durchzuschaltenden ' Busanforderungssignale 56·^ - 56-^g für die Speicherung in dem , Busanforderungsspeicher 30. '

In Figur 4 ist eine Mehrzahl von sogenannten QUAD-SR-(SET-RESET)-"■; Flip-Flops 60 — 66 dargestellt, die zur Speicherung der durchge-!

schalteten Busanforderungssignale 56-^ - 56^g dienen. Jedes SR- : Flip-Flop 60 - 66 kann von einer integrierten Schaltung der ■ Firma Texas Instrument mit der Bezeichnung 44LS279 (QUAD SR-

Flip-Flop) verkörpert sein, das vier Speicherplätze pro IC besitzt. Jedem der durchgeschalteten Busanforderungssignale 56 j - ; j 56₁₆ ist ein Speicherplatz innerhalb eines der SR-Flip-Flops

60 - 66 zugeordnet. Wenn mehr als eine der mit dem Bus 22 ver-ί bundenen Einrichtungen, die Zugriff zu dem Buss 22 wünschen,

j durch Erzeugung der entsprechenden Busanforderungssignale j 40-1 bis 40-ig eine Anforderung ausgeht, wandelt der Prioritäts- ! wandler 32 die gespeicherten Busanforderungen 46^ ~ ^16 iⁿ ' eine Folge von Buszuteilungssignalen 48^ - 48-^g um, indem er ' die Priorität der gespeicherten Busanforderungssignale 46·^ j 482g bestimmt.

Figur 5 zeigt die logischen Anordnungen zur Durchführung der Funktionen des Prioritätswandlers 32. Acht der gespeicherten Busanforderungssignale 46·^ - 46g werden einem Inverter 70 zugeführt, der mit einem 8-3-Prioritätskodierer 74 verbunden ist, der seinerseits mit Priorität sdekodierern 78 und 80 in Verbindung steht. Die anderen acht gespeicherten Busanforderungssignale 46g - 46jg werden einem Inverter 72 zugeführt, der mit einem 8-3-Prioritätskodierer 76 verbunden ist, dessen Ausgang dem Prioritätsdekodierer 80 zugeführt wird. Dieses Netzwerk von Kodierern und Dekodierern liefert die Folge von Buszuteilungssignalen 4S₁ - 48₁₆, die auf der Basis einer Rang-

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Ordnung der höchsten Priorität für diejenigen Einrichtungen
erzeugt werden, für die noch ein gespeichertes Busanforderungssignal 46jL - 46jg ansteht. Die Inverter 70 und 72
können integrierte Schaltungen mit der Bezeichnung 74SO4 der
Firma Texas Instrument sein, die 8-3-Prioritätskodierer 74
und 76 können oktale 8-zu-3-Leitungs-Prioritätskodierer der
Firma Texas Instrument mit der Bezeichnung 74148 sein. Die
i3-8-Prioritätsdekodierer 78 und 80 können 3-zu-8-Leitungs-Dekodierer/Demultiplexer der Firma Texas Instrument mit der
Bezeichnung 74S138 sein.

Es sei nunmehr auf Figur 6 Bezug genommen. Wenn eines der Buszuteilungssignale 48j - 48^g erzeugt wird, wird dieses unter
Verwendung von D-Flip-Flops 82 und 84 mit dem aufgetasteten
Takt 44 synchronisiert. Eines der von dem Buszuteilungssynchro- ; nisierer 34 erzeugten Busprioritätszuteilungssignale 44^ - 44-^g ' wird einer der Einrichtungen 5-20 zugeführt, der damit der

Zugriff zu dem Bus 22 zugeteilt wird. Die D-Flip-Flops können ■

i :

aktale D-Flip-Flops der Firma Texas Instrument sein, die als :

j integrierte Schaltungen mit der Bezeichnung 74S374 erhältlich |

j sind. j

In Figur 7 ist die funktionale Logik der Buszugriffsaktivierung
i36 dargestellt. Programmierte Array-Logikanordnungen PALO7 90 I PALO8 92 verkörpern die Logik, die zur Erzeugung einer Folge j

I I

j von Abtastsignalen in Form eines oder mehrerer mit dem Bustakt ;

j 38 synchronisierter Aktivierungssignale 42 erforderlich ist. ι

j Eines der genannten Aktivierungssignale 42 ermöglicht, daß ein j

neuer Satz von anstehenden Busanforderungen 4Oj - 40^g durch- ;

geschaltet und in dem Busanforderungsspeicher 30 gespeichert i

wird. Für die Erzeugung des nächstfolgenden Abtast- oder Akti- '

vierungssignals 42 ist es erforderlich, daß keine der gespei- j

cherten Busanforderungen mehr unerledigt anstehen, die beim {

Auftreten des vorangehenden Aktivierungssignals 42 in dem Bus- '

anforderungsspeicher 30 gespeichert wurden. Zusätzlich wird am j Ausgang des UND-Glieds 96 das durchgeschaltete Taktsignal 45 in
einer Folge mit dem Aktivierungssignal 42 erzeugt. Die logi-

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sehen Gleichungen für PALO7 90 und ΡΑΙΌ8 92 sind in den Tabellen 7 bzw. 8 wiedergegeben.

In Figur 8 sind die Funktionen dex' Busanforderungsrücksetzung 26 dargestellt, die durch vier programmierte Array-Logikan-¹ Ordnungen, PALO3, PALO4, PALO5 und PALO6, 100 - 106 verkörpert sind, die die zur Erzeugung der Rücksetzsignale 27·, - 27₁₆ erforderlichen logischen Kombinationen bilden. Die Tabellen 3-6 bestimmen die logischen Gleichungen für die programmier-' ten Array-Logikanordnungen 100 - 106, die die Rücksetzsignale , 27₁- 27₁₆ erzeugen. Alle Rücksetzsignale 27·^ - 27₁₆ setzen ! die entsprechenden Flip-Flops in dem Busanforderungsspeicher j dann und nur dann zurück, falls ein entsprechendes Buszuteilungssignal 4S₁ - 48₁₆ existiert, ein entsprechendes Busanforderungssignal 4O₁ - 4O₁₆ nicht existiert, Spannung am Rückstelleingang 99 auftritt oder ein Initialisierungssignal 98 ! auftritt.

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to ■;: .Ί! ;-v-

3"5 3"8 6 O

Tabelle 1, PALOl -· Durchgetestete Busanforderungen

GREQ1=BREQ1*BCLK*EKABLE GREQ2=3REQ2*BCLK*ENA3LE GREQ3=BREQ3*BCLK*ENA3LE GREQ4=3REQ4*BCLK*ENABLE GREQ5-BREQ5*BCLK*ENABLE GREQ6=BREQ6*BCLK*ENABLE GREQ7=BREQ7*BCLK*EKABLE GREQ8=GREQ8 *BCLK*ENABLE

Tabelle 2, PAL02 - Durchgetastete Busanforderungen

GREQ9 = BREQ9 *BCLK*ENABLE GREQ1O=BREQ1O*BCLK*ENABLE GREQ11=BREQ11 *BCLK*EN¹ABLE GREQ12=BREQ12*BCLK*ENABLE GREQ13=BREQ13*3GLK*ENABLE GREQ14=BREQ14 *BCLK *ENABLE GREQ15=BREQ15*BCLK*ENABLE GREQ16=BREQ16*BCLK*ENABLE

Tabelle 3, PALO^ - Rücksetzen der gespeicherten Busanforderungen

RESET1=BGRNT1VBREQl+INIT+PWRON RESET2=BGRNT2*/BREQ2+INIT+PWRON RESET3=BGRNT3*/BREQ3+INIT+PWRON RESET4=3GRNT4 */BREQ4+INIT+PIVRON

Tabelle 4, PALO4 - Rücksetzen der gespeicherten Busanforderungen

RESET5=BGRNT5 */BREQ5+INIT+PWRON RESET6=BGRNT6*/BREQ6+INIT+PWRON RESET7=BGRNT7*/BREQ7+INIT+PWRON RESET8=BGRNT8*/BREQ8+INIT+PWRON

_8AD

Tabelle 51 PALO5 - Rücksetzen der gespeicherten Busanforderungen

ET9 = BGRN?9*/8?.EQ9-s-INITt?WRON RESETlO = BGRiJTlO VBREQIO+INIT+PWRON RESETII

ZQlTRON RESETI2=3GRNT12 */BREQl2+INIT+PWRON

Tabelle 6, PALO6 - Rücksetzen der gespeicherten Busanforderungen

Q NIT+PV?RON .RESET14=BGRNT14*/BREQ14+INIT+PWRON RESETI 5=BGRNT15*/3REQ15+INIT+PWRON RESET16=BGRNT16*/BREQ16+INIT+PWRON

Tabelle 7, PALO7 - Aktivierung zum Empfang von Busanforderungen

IF	(LBREQl)	ANYOl	= GROUND
IF	(LBREQ2)	ANYO 2	= GROUND
IF	(LBREQ3)	ANYO 3	= GROUND
IF	(LBREQ4)	ANY 04	= GROUND
IF	(LBREQ5)	ANYO 5	= GROUND
IF	(LBREQ6)	ANYO 6	= GROUND
IF	(LBREQ7)	ANYO 7	= GROUND
IF	(LBREQ8)	ANYO 8	= GROUND

Tabelle 8, PALO8 - Aktivierung zum Empfang von Busanforderungen

IF	(LBREQ9)	ANY 09	= GROUND
IF	(LBREQlO)	ANYlO	= GROUND
IF	(LBREQIl)	ANYIl	= GROUND
IF	(LBREQ12)	ANY12	= GROUND
IF	(LBREQ13)	ANY13	= GROUND
IF	(LBREQ14)	ANYl 4	= GROUND
IF	(LBREQ15)	ANY 15	= GROUND
IF	(LBREQ16)	ANY16	= GROUND

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_BAD

Claims

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Patentansprüche

1. Anordnung zur Buszuteilung

- mit-eiae^ Mehrzahl von Einrichtungen

- sowie mit einem Bus für die gegenseitige Verbindung dieser Einrichtungen

gekennzeichnet durch

- eine mit jeder der genannten Einrichtungen verbundene Prioritätsbestimmungseinrichtung, mittels derer festsetzbar ist, welche der Einrichtungen jeweils Priorität für den Buszugriff besitzt,

! - wobei diese Prioritätsbestimmungseinrichtung für jede ; der genannten Einrichtungen in Abhängigkeit von jeweils

einem von einer Serie von Abtastsignalen zur Abtastung von ! durch die Einrichtungen erzeugten Busanforderungen gleiche ' Zugriffmöglichkeit für den Zugang zu dem Bus schafft.

2. Anordnung nach Anspruch 1, gekennzeichnet durch

- eine Abtast- und Speichereinrichtung (27) zum Abtasten und Speichern von Busanforderungssignalen in Abhängigkeit von jeweils einem aus einer Reihe von Abtastsignalen,

- eine Wandereinrichtung zur Umwandlung der Busanforderungssignale in eine Folge von Buszuteilungssignalen, wobei die Busanforderungssignale von der genannten Abtast- und Speichereinrichtung in Abhängigkeit von dem ersten Abtast- ! signal aus der Reihe von Abtastsignalen abgetastet und J gespeichert werden, <

- sowie eine Signalerzeugungseinrichtung zur Erzeugung der j Reihe von Abtastsignalen derart, daß ein zweites Abtastsig-; nal erzeugt wird, nachdem die Wandlereinrichtung die in j Abhängigkeit von dem ersten Abtastsignal abgetasteten und gespeicherten Anforderungssignal in die genannte Folge von

j j Buszuteilungssignalen umgewandelt hat. I

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ORIGINAL INSPECTED

3. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Abtast- und Speichereinrichtung mit einer Rücksetzeinrichtung verbunden ist, die für jedes der gespeicherten Busanforderungssignale ein Rücksetzsignal erzeugt, nachdem dieses gespeicherte Busanforderungssignal in die genannte Folge von Buszuteilungsignalen umgewandelt ist.

4. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Wandlereinrichtungen festlegen, welcher der Einrichtungen, die eines der genannten Busanforderungssignale erzeugt hat, vor den anderen Einrichtungen eines der Buszuteilungssignale zugeführt wird .

Anordnung nach Anspruch 1, dadurch gekennzeichnet,

- daß jeweils eine der genannten Einrichtungen auf eine mit einem ihrer Ausgänge verbundenen Busanforderungsleltung ein Busanforderungssignal erzeugt, wenn sie Zugriff auf den Bus benötigt,

- daß dieser Einrichtung Zugang zu dem Bus in Abhängigkeit von einem Buszuteilungssignal verschafft wird, das ihr über eine mit einem ihrer Eingänge verbundene Buszutei- ! lungsleitung zuführbar ist, ;

- daß eine Speichereinrichtung vorgesehen ist, die mit jeweils einem Eingang mit der Busanforderungsleitung jeder i der genannten Einrichtungen verbunden ist und in der die auf der Busanforderungsleitung auftretenden Busanforderungssignale in Abhängigkeit von jeweils einem aus einer Reihe von Abtastsignalen speicherbar ist,

- daß eine Wandlereinrichtung vorgesehen ist, die auf die gespeicherten Busanforderungssignale anspricht und diese in eine Folge von Buszuteilungsignalen wandelt, die auf die mit den den Buszugriff anfordernden Einrichtungen verbundenen Buszuteilungsleitungen gegeben werden, wenn die Speichereinrichtung auf jeweils eines der Abtastsignale anspricht,

- und daß eine Signalerzeugungseinrichtung zur Erzeugung

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der genannten Reihe von Abtastsignalen vorgesehen ist,
die jeweils ein Abtastsignal erzeugt, nachdem die in
Abhängigkeit von einem vorangehenden Abtastsignal gespeicherten Busanforderungssignale in die genannte Folge
von Buszuteilungssignalen umgewandelt wurden.

Anordnung nach Anspruch 5, dadurch gekennzeichnet, daß die
Speichereinrichtung mit einer Rücksetzeinrichtung verbunden
sind, die für jedes der gespeicherten Busanforderungssignale
ein Rücksetzsignal erzeugt, nachdem die gespeicherten Busanforderungssignale in die genannte Folge von Buszuteilungssignalen umgewandelt sind.

Anordnung nach Anspruch 5, dadurch gekennzeichnet, daß die
Wandlereinrichtung bestimmt, welcher der Einrichtungen, die ; ein Busanforderungssignal erzeugt haben, eines der Buszuteilungssignale zugeführt wird, bevor die anderen Einrichtungen . ein Buszuteilungssignal empfangen. '

Anordnung nach Anspruch 1, gekennzeichnet durch j

- eine Abtast- und Speichereinrichtung, die in Abhängigkeit
von einem Abtastsignal eine Mehrzahl von Busanforderungs- ■ Signalen speichert, die von den mit dem Bus verbundenen · Einrichtungen ausgehen, !

- eine mit der Abtast- und Speichereinrichtung verbundene ^!

Signalerzeugungseinrichtung zur Erzeugung des Abtastsig- ' nals,

- sowie eine mit der Abtast- und Speichereinrichtung verbun- | dene Prioritätsbestimmungseinrichtung, die festlegt, welche der Busanforderungen höchste Priorität setzt, um derjenigen Einrichtung den Buszugriff zuzuteilen, die das Busanforderungssignal mit der höchsten Priorität erzeugt hat, wobei die Prioritätsbestimmungseinrichtung allen abgetasteten j Busanforderungen nacheinander Zugriff auf den gemeinsamen ι Bus verschafft, bevor das nächste Abtastsignal erzeugt wird!.

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9. Anordnung nach Anspruch 8, dadurch gekennzeichnet, daß die Prioritätsbestimmungseinrichtung mit einer Rücksetzeinrichtung verbunden ist, die eine der gespeicherten Busanforderungen zurücksetzt, nachdem der zugeordneten Einrichtung Buszugang zugeteilt wurde.

10. Anordnung nach Anspruch 8, dadurch gekennzeichnet, daß die Prioritätsbestimmungseinrichtung ein Buszuteilungssignal für diejenige Einrichtung erzeugt, der der Buszugriff zugeteilt ist, und daß eine Synchronisiereinrichtung vorgesehen ist, durch die das Buszuteilungssignal mit einem Taktsignal des gemeinsamen Busses synchronisiert wird.

11. Anordnung nach Anspruch 1, gekennzeichnet durch

- eine Abtasteinrichtung zur Abtastung einer ersten Mehrzahl von Busanforderungen der mit dem Bus verbundenen Einrichtungen in Abhängigkeit von einem Abtastsignal,

- eine Speichereinrichtung zur Speicherung der Busanforderungen, :

- eine mit der Speichereinrichtung verbundene Prioritäts- j bestimmungseinrichtung, die einer der gespeicherten Busanforderungen die höchste Priorität zuordnet,

- eine Einrichtung zur Erzeugung eines mit einem Bustakt- j signal synchronisierten Buszuteilungssignals für eine der Einrichtungen, der die höchste Priorität der ge- '·■ speicherten Busanforderungen zugeteilt ist,

- eine Rücksetzeinrichtung zur Rücksetzung einer der gespeicherten Busanforderungen unmittelbar nach der Erzeugung des Buszuteilungssignals und dessen Zuführung zu derjenigen Einrichtung, die das genannte Busanforderungssignal erzeugt hat,

- sowie Abtastmittel zur Abtastung einer weiteren Mehrzahl von Busanforderungen in Abhängigkeit von einem nächstfolgenden Abtastsignal, wenn alle zuvor gespeicherten Busanforderungen zurückgesetzt sind.

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12. Anordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet,

- daß die Abtast- und Speichereinrichtung in Abhängigkeit von einem Abtastsignal eine erste Mehrzahl von Busanforderungen abtastet und speichert,

- und daß die Signalerzeugungseinrichtung die genannte Folge von Buszuteilungssignalen auf der Basis einer bevorzugten Prioritätsordnung der Busanforderungen erzeugt.

13. Verfahren zur prioritätsbehafteten, gleichmäßigen Zuteilung des Zugriffs auf einen gemeinsamen Bus an eine Mehrzahl von mit diesem Bus verbundenen Einrichtungen in einem Digitalsystem, gekennzeichnet durch folgende Verfahrensschritte:

- In Abhängigkeit von einem aus einer Reihe von Abtastsignalen werden von den Einrichtungen ausgehende Busanforderungssignale abgetastet und gespeichert,

- die in einer Abtast- und Speichereinrichtung in Abhängigkeit von einem ersten der genannten Reihe von Abtastsignalen abgetasteten und gespeicherten Anforderungssignale werden in eine Folge von Buszuteilungssignalen umgewandelt,

- es wird ein zweites Abtastsignal aus der genannten Reihe von Abtastsignalen erzeugt, nachdem in einer Wandlereinrichtung die in Abhängigkeit von dem erstgenannten Abtastsignal abgetasteten und gespeicherten Busanforderungssignale in die genannte Folge von Buszuteilungssignalen umgewandelt ist.

14. Verfahren nach Anspruch 13, gekennzeichnet durch folgende Verfahrensschritte:

- Es werden Abtastsignale erzeugt,

- in Abhängigkeit von einem dieser Abtastsignale wird eine erste Mehrzahl von Busanforderungssignalen abgetastet,

- die erste Mehrzahl von abgetasteten Busanforderungssignalen wird in einem Speicher abgespeichert,

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auf der Basis einer bevorzugten P^ioiitätsrangfolge der Busanforderungssignale wird eine Folge von Buszuteilungssignalen erzeugt, derart daß diejenige der mit dem gemeinsamen Bus verbundenen Einrichtungen Buszugriff erhält, deren abgetastetes Busanforderungssignal die höchste Priorität besitzt, die gespeicherten Busanforderungssignale werden rückgesetzt unmittelbar nachdem in der genannten Folge das zugeordnete Buszuteilungssignal erzeugt wurde, in Abhängigkeit von einem nächstfolgenden Abtastsignal wird eine weitere Mehrzahl von Busanforderungssignalen abgetastet, wenn alle aus der vorangehend abgetasteten und gespeicherten Mehrzahl von Busanforderungssignalen zurückgesetzt sind.

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