DE3502180A1 - SOLID RELAY - Google Patents

SOLID RELAY

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DE3502180A1
DE3502180A1 DE19853502180 DE3502180A DE3502180A1 DE 3502180 A1 DE3502180 A1 DE 3502180A1 DE 19853502180 DE19853502180 DE 19853502180 DE 3502180 A DE3502180 A DE 3502180A DE 3502180 A1 DE3502180 A1 DE 3502180A1
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Howard William Santa Ana Calif. Collins
Daniel M. Riverside Calif. Kinzer
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Description

FestkörperrelaisSolid state relay

Die Erfindung "bezieht sich auf Festkörperrelais und insbesondere auf ein Festkörperrelais unter Verwendung eines neuartigen Leistungs-MOSFET, einer Schaltung zur Ansteuerung des MOSFET und eines Photospannungs-Generators zur Erzeugung der Energie zur Betätigung des Bauteils.The invention "relates to solid state relays and more particularly to a solid-state relay using a new type of power MOSFET, a control circuit the MOSFET and a photo voltage generator to generate the energy to operate the component.

Reed-Relais sind gut "bekannte elektromechanische Relais, die weite Verwendung gefunden haben. Derartige Relais weisen eine begrenzte Lebensdauer auf, beispielsweise in der Größenordnung von ungefähr einer Million Betätigungen, und sind relativ groß und aufwendig. Es wurden Anstrengungen gemacht, um Reed-Relais durch Relais unter Verwendung von Festkörperbauteilen zu ersetzen. Diese Anstrengungen haben bisher jedoch nicht zu einem Bauteil geführt, das mit einem Bauteil vom Reed-Relais-Typ hinsichtlich der Betriebseigenschaften und der Wirtschaftlichkeit wettbewerbsfähig ist.Reed relays are well known electromechanical relays, have found wide use. Such relays have a limited service life, for example in the order of magnitude of approximately one million actuations, and are relatively large and expensive. Efforts were made made to replace reed relays with relays using solid-state components. These efforts however, have not yet resulted in a component similar to a reed relay type component the operational characteristics and the economy is competitive.

Im Handel erhältliche Festkörperrelais verwenden fast ausschließlich Thyristoren (gesteuerte Siliziumgleichrichter oder Triacs) als Ausgangsbauteile. Thyristoren stellen jedoch eine schlechte Entsprechung eines idealen elektromechanischen Schalters dar. Beispielsweise haben Thyristoren einen DurchlaßSpannungsabfall von mindestens 0,6 V, sie benötigen eine Polaritätsumkehr zum Abschalten, sie benötigen eine Abschaltzeit von einerCommercially available solid-state relays almost exclusively use thyristors (controlled silicon rectifiers or triacs) as starting components. However, thyristors represent a poor counterpart of an ideal electromechanical switch. For example, thyristors have a forward voltage drop of at least 0.6 V, they need a polarity reversal to switch off, they need a switch-off time of one

Halbperiode und sie weisen hohe Halteströme und hohe Sperr-Leckströme auf. Daher sind Thyristor-Bauteile im allgemeinen für Anwendungen ungeeignet, wie beispielsweise für allgemeine Instrumenten-Schalteinrichtungen, die daher weiterhin Reed-Schalter benötigen. Die Verwendung von antiparallel geschalteten Thyristoren ist in der US-PS 4- 296 331 beschrieben.Half-cycle and they have high holding currents and high reverse leakage currents. Therefore, thyristor components are in generally unsuitable for applications such as general instrument switchgear that uses therefore continue to require reed switches. The use of back-to-back thyristors is disclosed in US Pat 4- 296 331.

Festkörperrelais unter Verwendung eines MOSPET (Metalloxid-Feldeffekttransistor) bilden eine ausgezeichnete Festkörper-Entsprechung der idealen Leitfähigkeits-Sperr-Eigenschaften von zwei mechanischen Kontakten. Eine bidirektionale Leitfähigkeit aufweisende MOSFETs können entweder Wechselspannungs- oder Gleichspannungsschaltungen steuern, so daß sie einen tatsächlich universell verwendbaren Kontakt bilden.Solid state relay using a MOSPET (metal oxide field effect transistor) form an excellent solid-state equivalent of the ideal conductivity barrier properties of two mechanical contacts. A bidirectional conductivity exhibiting MOSFETs can either AC or DC circuits control so that they actually form a universally usable contact.

Es sind weiterhin Relais bekannt, bei denen die Eingangsenergie zum Schalten des Transistors von einem Photospannungs-Generator abgeleitet wird, der durch eine geeignete Leuchtdiode oder andere Strahlungsquelle beleuchtet werden kann, um einen Ausgangsstrom zu erzeugen, der das Schalten des Bauteils hervorruft. Ein derartiges Relais ist in der US-PS 4- 227 098 beschrieben.There are also known relays in which the input energy for switching the transistor from a photo voltage generator is derived, which is illuminated by a suitable light-emitting diode or other radiation source can be used to generate an output current that causes the component to switch. Such a thing Relay is described in US Pat. No. 4,227,098.

Wenn das Haupt-Leistungsschaltbauteil ein Leistungs-MOSFET ist, so muß der Eingangsstrom von der Photospannungsquelle die Gate-Kapazität des Bauteils ausreichend weit aufladen, damit das Bauteil einschaltet. Wenn Photospannungs-Generatoren, üblicherweise ein Stapel von Solarzellen-Bauteilen, verwendet werden, so müssen diese Generatoren in einer hohen Impedanz arbeiten, um dieIf the main power switching device is a power MOSFET, the input current must be from the photo voltage source charge the gate capacitance of the device enough for the device to turn on. If photovoltage generators, usually a stack of solar cell components are used, so these must Generators work in a high impedance to the

Ableitung des Zellen-Ausgangsstromes von der MOSFET-Gate-Kapazität fort zu verhindern. Die Notwendigkeit einer hohen Impedanz verzögert die Entladung der Gate-Kapazität, wenn das Strahlungs-Eingangssignal an den Photospannungs-Generator abgeschaltet wird und die Ausgangsspannung des Photospannungs-Generators zusammenbricht. Daher bleibt bei der Schaltung nach der US-PS 4 227 der Hauptleistungs-MOSFET nach dem Ende des Eingangssignals für eine Zeit eingeschaltet, die erforderlich ist, um die Gate-Kapazität des Leistungs-MOSFETs in eine Schaltung mit hoher Impedanz zu entladen. Die Schaltung nach der US-PS 4 227 098 ist weiterhin gegenüber Fehlzündungen aufgrund des hohen Verhältnisses von dV/dt längs der Anschlüsse des Leistungs-MOSFETs empfindlich, weil das hohe Verhältnis von dV/dt die Drain-Gate-Kapazität des Leistungs-MOSFETs auflädt und das Relais ohne Vorliegen eines Eingangssignals einschaltet.Derivation of the cell output current from the MOSFET gate capacitance continue to prevent. The need for high impedance delays the discharge of the gate capacitance, when the radiation input to the photovoltage generator is switched off and the output voltage of the photo voltage generator collapses. Therefore, in the circuit according to US Pat. No. 4,227, the main power MOSFET remains on for a time which is necessary after the end of the input signal is to discharge the gate capacitance of the power MOSFET into a high impedance circuit. The circuit according to US-PS 4,227,098 is still against misfire sensitive due to the high ratio of dV / dt across the terminals of the power MOSFET, because the high ratio of dV / dt will charge the drain-gate capacitance of the power MOSFET and the relay will be in the absence of any of an input signal.

Es sind Schaltungen bekannt, die ein schnelleres Entladen dieser Gate-Kapazität hervorrufen, damit ein Hochgeschwindigkeits-Abschalten erzielt wird. Derartige Schaltungen verwenden jedoch eine zweite Photospannungs-Quelle, wie dies in der US-PS 4 390 790 beschrieben ist. Die zweite Photospannungs-Quelle oder -anordnung wird dazu verwendet, das Vorhandensein oder Fehlen eines Eingangssignals festzustellen, und sie schaltet einen MOSFET vom Verarmungs-Typ ein, wenn die Eingangsbeleuchtung beim Abschalten des Eingangssignalε abgeschaltet wird. Die MOSFET-Gate-Kapazität kann sich dann schneller durch den leitenden MOSFET vom Verarmungs-Typ entladen, so daß eine höhere Abschaltgeschwindigkeit des Relais erzielt wird.Circuits are known which cause this gate capacitance to discharge more quickly, thereby causing a high-speed turn-off is achieved. However, such circuits use a second photo voltage source, as described in U.S. Patent 4,390,790. The second photovoltage source or arrangement is used to detect the presence or absence of an input signal and it turns on a depletion-type MOSFET when the entrance lights are at Switching off the input signal is switched off. the MOSFET gate capacitance can then discharge more quickly through the conductive MOSFET of the depletion type, so that a higher switch-off speed of the relay is achieved.

Eine Photospannungs-Trennschaltung kann als Spannungsquelle dienen, die ein Leistungs-Schaltbauteil einschalten kann, wie beispielsweise einen Leistungs-MOSFET, wie dies beispielsweise in der US-PS 4 227 098 beschrieben ist. Der Photospannungs-Generator, der bei derartigen Photospannungs-Trennschaltungen verwendet wird, muß ein relativ hohes Ausgangssignal liefern, so daß unmittelbar nach der Ansteuerung der Leuchtdiode ein ausreichend hohes Ausgangssignal von dem Photospannungs-Stapel erzeugt wird, um die Gate-Leistung zu liefern, die erforderlich ist, um die Gates von Steuerbauteilen, wie beispielsweise MOSFETs oder bipolaren Transistoren oder dergleichen, zu steuern.A photovoltage isolation circuit can serve as a voltage source that turns on a power switching device such as a power MOSFET such as that described in US Pat. No. 4,227,098 is. The photo voltage generator that is used in such Photo voltage isolation circuits are used, must be a Provide a relatively high output signal, so that immediately after the activation of the light-emitting diode, a sufficient high output generated from the photovoltage stack is to provide the gate power required to control the gates of control components such as MOSFETs or bipolar transistors or the like to control.

Es sind Photospannungs-Generatoren bekannt, die aus einer dielektrisch isolierten Gruppe von Photospannungs-Generatoren bestehen, die mit Abstand auf der Oberfläche einer dielektrischen Halterung angeordnet sind und die elektrisch miteinander in Serie geschaltet sind. Ein Photospannungs-Generator dieser Art ist in der US-PS 4- 227 098 gezeigt. Derartige Bauteile sind im Handel erhältlich. Dielektrisch isolierte, mit seitlichem Abstand angeordnete und in Serie geschaltete Photogeneratorzellen weisen den Nachteil auf, daß lediglich ein kleines Volumen, das lediglich ungefähr 0,025 mra tief sein kann, zum Auffangen der erzeugten Minoritätsträger verwendet werden kann, wobei Material mit geringer Lebensdauer verwendet wird. Weiterhin blockiert das Elektrodensystem zum Verbinden der einzelnen Bauteile in Serie das auffallende Licht. Entsprechend ist der Ausgangsstrom derartiger Bauteile begrenzt. Weiterhin verwenden die Bauteile eine relativ komplizierte Struktur und sind in der HerstellungPhoto voltage generators are known which consist of a dielectrically isolated group of photo voltage generators exist, which are arranged at a distance on the surface of a dielectric holder and the electrical are connected in series with each other. A photovoltage generator of this type is disclosed in U.S. Patent No. 4,227,098 shown. Such components are commercially available. Dielectrically isolated, laterally spaced and photogenerator cells connected in series have the disadvantage that only a small volume, the can only be about 0.025 mra deep for collection of the generated minority carriers can be used, using material with a short life. Furthermore, the electrode system for connecting the individual components in series blocks the incident light. The output current of such components is limited accordingly. Furthermore, the components use a relative complicated structure and are in the process of being manufactured

aufwendig.laborious.

Es wurden weiterhin Photοspannungs-Generatoren aus einem Stapel von in Serie geschalteten Plättchenelementen hergestellt, die jeweils ΡίΓ-Grenzschichten aufweisen, die in der gleichen Durchlaßrichtung angeordnet sind. Diese Bauteile können in kleine Stäbe geschnitten werden, die an ihren Kanten beleuchtet werden, um eine Ausgangsspannung längs Anschlüssen zu erzeugen, die an den beiden Enden des Stapels angeschlossen sind. Ein Bauteil dieser Art ist in der US-PS 3 4-22 527 gezeigt.There were still photo voltage generators from one Stack of serially connected platelet elements produced, each having ΡίΓ-boundary layers, which in are arranged in the same transmission direction. These components can be cut into small rods that are attached to their edges are illuminated to produce an output voltage to produce longitudinal connections that are connected to the two ends of the stack. A component of this kind is shown in U.S. Patent 3,4-22,527.

Ein an seiner Kante beleuchteter Stapel von Zellen ist aufgrund seiner Eigenart elektrisch isolierten Zellen überlegen, weil Licht so tief wie gewünscht in den Stab oder die Platte eindringen kann und die erzeugten Träger selbst dann aufgefangen werden, wenn sie beispielsweise 0,125 mm entfernt von der Auffang-Grenzschicht gebildet werden. Weiterhin sind bei an der Kante beleuchteten Stäben oder Platten die elektrischen Kontakte zwischen benachbarten Einheiten außerhalb des Lichtweges angeordnet. A stack of cells is illuminated at its edge Due to its peculiarity, it is superior to electrically isolated cells, because light penetrates the rod as deeply as desired or the plate can penetrate and the generated carriers are caught even if, for example Formed 0.125 mm from the capture interface will. Furthermore, in the case of bars or plates illuminated at the edge, the electrical contacts are between neighboring ones Units arranged outside the light path.

Bei bekannten, von ihrer Kante aus beleuchteten Anordnungen, die als Photospannungs-Generatoren verwendet werden, ist die Leistung des Ausgangsstromes begrenzt. Daher sind solche Bauteile nicht wirkungsvoll genug, um die MOSFET-Gate-Kapazität sehr schnell so weit aufzuladen, daß eine Einschalt-Schwellwertspannung in sehr kurzer Zeit erreicht wird. Typischerweise verwenden die einzelnen Plättchen derartiger Photospannungs-Einrichtungen einen Körper vom N-Typ mit einer flachen P-Diffusion, um dieIn known arrangements which are illuminated from their edge and which are used as photovoltage generators, the power of the output current is limited. As a result, such components are not efficient enough to reduce the MOSFET gate capacitance to charge very quickly so far that a switch-on threshold voltage is reached in a very short time will. Typically, the individual platelets of such photovoltage devices use one N-type body with a shallow P diffusion around the

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Auffang-Grenzschicht zu bilden. Weiterhin wurden relativ dicke Plättchen verwendet, so daß der fertige Stapel eine sehr große Höhe aufweist, die nur sehr schwierig durch eine einzige Leuchtdiode beleuchtet werden kann, die am Mittelpunkt des Stapels angeordnet ist.To form capture boundary layer. Furthermore, relatively thick plates were used, so that the finished stack is a has a very great height, which can be illuminated only with great difficulty by a single light-emitting diode that is on Center of the stack is arranged.

Der Erfindung liegt die Aufgabe zugrunde, ein Festkörperrelais der eingangs genannten Art zu schaffen, das die vorstehend genannten Probleme beseitigt und das sowohl Vechselspannungen als auch Gleichspannungen mit geringem Leckstrom schalten kann, so daß das Schalten von Analog-Signalen möglich ist.The invention has for its object to provide a solid-state relay of the type mentioned, which Above-mentioned problems eliminated and both AC voltages and DC voltages with low Can switch leakage current, so that switching of analog signals is possible.

Diese Aufgabe wird durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Merkmale gelöst.This object is achieved by the features specified in the characterizing part of claim 1.

Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.Advantageous refinements and developments of the invention emerge from the subclaims.

Entsprechend einem ersten Grundgedanken der Erfindung w wird eine neuartige bidirektionale Hochspannungs-Ausgangsschalter-Feldeffekttransistor-Struktur (BOSFET) geschaffen, die zxvei lateral integrierte Feldeffekttransistoren verwendet, die einen gemeinsamen in der Mitte liegenden Source-Bereich aufweisen. Dieses Bauteil wird vorzugsweise durch das Ausgangssignal eines Optokopplers oder einer Photospannungs-Trennschaltung betätigt. Zwei außen liegende Drain-Bereiche des Bauteils sind mit einem in der Mitte liegenden Source-Bereich über jeweilige Kanalbereiche vom Anreicherungs-Typ verbunden, die invertiert werden können, um die beiden äußeren mit Abstand angeordneten Drain-Bereiche miteinander über einen einenAccording to a first basic idea of the invention, a novel bidirectional high-voltage output switch field effect transistor structure is provided (BOSFET) created the two laterally integrated field effect transistors are used, which have a common source area lying in the middle. This component is preferred actuated by the output signal of an optocoupler or a photo voltage isolating circuit. Two outer drain regions of the component are connected to a central source region over respective Enrichment-type channel areas connected that can be inverted to spaced the two outer ones arranged drain regions with each other via a one

relativ niedrigen Widerstand aufweisenden Leitfähigkeitspfad zwischen den beiden Drain-Elektroden zu verbinden. Beispielsweise kann ein Widerstandspfad von weniger als ungefähr 2 Ohm ausgebildet werden. Dieser Widerstand ist im allgemeinen mit den meisten Anwendungen vereinbar, die Reed-Relais verwenden.to connect relatively low resistance conductivity path between the two drain electrodes. For example, a resistance path of less than about 2 ohms can be formed. This resistance is generally compatible with most applications that use reed relays.

Die neuartige Grenzschicht-Konfiguration verwendet Felder verringerter Oberfläche mit neuartiger Form. Bei der erfindungsgemäßen Ausgestaltung sind zwei Kanalbereiche symmetrisch zwischen zwei Verarmungs-Bereichen angeordnet. Eine gemeinsame Source—Verbindung stellt eine Verbindung zwischen den getrennten Drain-Bereichen her. Die Kanal-Bereiche sind P-Bereiche, die in einem implantierten N(-)-Bereich angeordnet sind, der jeweils oberhalb eines P(-)-Körpers ausgebildet ist. Steuerschaltungsbauteile sind in den BOSFET-Chip einintegriert. Bei einer Ausführungsform sind eine Diode und ein PNP-Transistor in der N(-)-Schicht ausgebildet, wobei die Diode in einer Vertiefung vom P-Typ ausgebildet ist, während der PNP-Transistor den N(-)-Bereich als seinen Basisbereich verwendet. Die beiden Haupt-Drain-Bereiche sind gegeneinander und von dem N(-)-Bereich für den PNP-Transistor und die Diode durch eine tiefe P(+)-Isolationsdiffusion getrennt. The novel boundary layer configuration uses fields of reduced surface area with a novel shape. In the inventive In the embodiment, two channel areas are arranged symmetrically between two depletion areas. A common source connection establishes a connection between the separate drain areas. The channel areas are P-areas that are implanted in one N (-) regions are arranged, each of which is formed above a P (-) body. Control circuit components are integrated into the BOSFET chip. At a Embodiment are a diode and a PNP transistor in of the N (-) layer, the diode being formed in a P-type recess, while the PNP transistor uses the N (-) region as its base region. The two main drain areas are against each other and separated from the N (-) region for the PNP transistor and diode by a deep P (+) isolation diffusion.

Die Spannung zwischen den Drain-Bereichen bei abgeschaltetem Bauteil kann in der Größenordnung von 100 bis 1000 V sein, um das Relais mit allgemeinen Reed-Relais-Anwendungen kompatibel zu machen. Diese relativ hohe Spannung ist möglich, weil die hohe Ausgangsspannung längs des lateralen N(-)-Drift-Bereiches und niemalsThe voltage between the drain regions when the component is switched off can be in the order of 100 to 1000 V to the relay with general reed relay applications to make compatible. This relatively high voltage is possible because of the high output voltage along the lateral N (-) - drift region and never

längs des Gate-Oxids gesperrt wird, und zwar unabhängig davon, ob das Relais Wechselspannung oder Gleichspannung steuert. Entsprechend kann selbst bei hoher Ausgangsspannung des Bauteils ein äußerst dünnes Gate-Oxid verwendet werden, so daß dieses Gate sehr empfindlich ist und so daß das Bauteil durch relativ niedrige Eingangsspannungen mit einer relativ schwachen Stromquelle eingeschaltet werden kann. Entsprechend kann das Bauteil durch das Ausgangssignal eines Optokopplers oder einer Photospannungs-Startvorrichtung der Art eingeschaltet werden, wie sie weiter unten beschrieben wird. Damit ist das Halbleiter-Schalterbauteil oder der BOSFET ein Bauteil mit hoher Spannung und mit relativ niedrigem Durchlaßwiderstand, das eine äußerst empfindliche Gate-Einschaltcharakteristik aufweist.is blocked along the gate oxide, independently whether the relay controls AC voltage or DC voltage. Correspondingly, even with a high output voltage of the component an extremely thin gate oxide can be used, so that this gate is very sensitive and so that the component is switched on by relatively low input voltages with a relatively weak power source can be. Correspondingly, the component can be activated by the output signal of an optical coupler or a photo voltage starter switched on in the manner described below. So that's that Semiconductor switch component or the BOSFET a component with high voltage and relatively low on-resistance, this is an extremely sensitive gate turn-on characteristic having.

Es sei bemerkt, daß dieses erfindungsgemäße BOSFET-Bauteil in irgendeiner allgemeinen Anwendung Verwendung finden kann und beispielsweise als direkter Ersatz für vorhandene Thyristoren oder Triacs dienen kann. Das Bauteil ist weiterhin als Leistungsschaltbauteil eines Festkörperrelais anwendbar, wobei die anderen Relaisbauteile zusammen mit dem Leistungsschaltelement in dem gleichen HaIbleiterplättchen integriert sind.It should be noted that this BOSFET device according to the invention Can be used in any general application and, for example, as a direct replacement for existing ones Thyristors or triacs can serve. The component is still used as a power switching component of a solid-state relay applicable, wherein the other relay components together with the power switching element in the same semiconductor plate are integrated.

Es wird weiterhin erfindungsgemäß eine neuartige Festkörperrelais-Schaltung geschaffen, die die Verwendung einer einzigen Photospannungs-Startvorrichtung ermöglicht, deren Ausgangssignal den BOSFET in den leitfähigen Zustand ansteuert, wobei die Schaltung eine relativ hohe Eingangs-Einschaltimpedanz aufweist, um den Größenbedarf der Photospannungs-Startvorrichtung-Struktur zuThere is also a novel solid state relay circuit according to the invention created which enables the use of a single photovoltage starting device, whose output signal puts the BOSFET in the conductive state drives, the circuit having a relatively high input switch-on impedance to the size requirement to the photovoltage starter structure

begrenzen, und wobei sich eine niedrige Eingangs-Abschaltimpedanz ergibt, um eine Hochgeschwindigkeits-Abschaltzeit zu erzielen.limit, and with a low input shutdown impedance to achieve high speed shutdown time.

Die neuartige Schaltung stellt sicher, daß die Gate-Spannung immer momentan dem Ausgangssignal eines einzigen Photospannungs-Generators folgt. Es gibt zwei Bedingungen, die dazu führen können, daß die Gate-Spannung des Leistungs-MOSFETs von dem beabsichtigten Photospannungs-Generatorausgang abweicht. Diese sind die auf der Gate-Source-Kapazität C-rSo gespeicherte Ladung und der Strom, der bei hohen Werten von dV/dt durch die Drain-Gate-Kapazität C-j,_p fließen kann, wodurch das Gate fehlerhaft aufgeladen wird. Es wurde festgestellt, daß dann, wenn das Gate des Leistungs-MOSFETs direkt mit dem Photospannungs-Generator verbunden ist, es unmöglich ist zu unterscheiden, ob ein Gate-Signal in richtiger Weise durch ein Ausgangssignal des Photogenerators erzeugt wurde, oder ob es sich aufgrund der Aufladung einer der Streukapazitäten Ojgg oder C-nn. ergibt.The novel circuit ensures that the gate voltage always instantaneously follows the output signal of a single photovoltage generator. There are two conditions that can cause the gate voltage of the power MOSFET to deviate from the intended photovoltage generator output. These are the charge stored on the gate-source capacitance Cr S o and the current which, at high values of dV / dt, can flow through the drain-gate capacitance Cj, _p, as a result of which the gate is incorrectly charged. It has been found that when the gate of the power MOSFET is directly connected to the photovoltage generator, it is impossible to distinguish whether a gate signal was properly generated by an output of the photogenerator or whether it was due to the charging of one of the stray capacitances Ojgg or C-nn. results.

Entsprechend einem Grundgedanken der Erfindung ist eine Meß-Impedanz zwischen dem Photogenerator und dem Gate des Leistungs-MOSFETs angeschaltet, die verwendet werden kann, um Hilfsschaltungen zu steuern, die falsche MOSFET-Gate-Spannungen schnell beseitigen. Bei der bevorzugten Ausführungsform ist die Meß-Impedanz eine Diode, obwohl auch andere Bauteile, wie beispielsweise eine Zener-Diode, ein MOSFET oder ein Widerstand, verwendet werden könnten. Durch Verwendung einer getrennten Meß-Impedanz wird es möglich, die Hilfsschaltungen ohne die Notwendigkeit einer zweiten Photogenerator-Anordnung oder -säuleAccording to a basic idea of the invention is a measuring impedance between the photogenerator and the gate of the Power MOSFETs turned on that are in use may, in order to control auxiliary circuits, the wrong MOSFET gate voltages eliminate quickly. In the preferred embodiment, the measurement impedance is a diode, though other components, such as a Zener diode, a MOSFET or a resistor, can also be used could. By using a separate measuring impedance it becomes possible to use the auxiliary circuits without the need a second photogenerator assembly or column

zu steuern, um eine schnelle Entladung der Kapazität C-rSg zu ermöglichen, wenn das Eingangssignal abgeschaltetto be controlled in order to enable a rapid discharge of the capacitance Cr S g when the input signal is switched off

Bei einer bevorzugten Ausführungsform der Erfindung weist die Ladeschaltung vom Ausgang der Photospannungsquelle zum Gate-Source-Kreis des Leistungs-MOSi1ETs eine darin eingeschaltete Diode auf, die einen Stromfluß von der Photospannungsquelle in die Gate-Kapazität ermöglicht und als Meß-Impedanz dient. Eine Schaltertransistor-Schaltung ist parallel zur Gate-Kapazität C-roo des Leistungs-MOSFET-Bauteils angeschaltet und wird über einen Eingangs -St euer anschluß gesteuert, der mit dem positiven Ausgangsanschluß der Photospannungsquelle verbunden ist, so daß der Schaltertransistor in den eingeschalteten Zustand vorgespannt wird, wenn die Ausgangs-Spannung der Photospannungsquelle zusammenzubrechen beginnt. Entsprechend schaltet das Relais, sobald ein ausreichender Strom von der Photospannungsquelle erzeugt wird, um die Gate-Kapazität des Leistungs-MOSFETs auf den erforderlichen Wert aufzuladen. Wenn die Schaltung jedoch abgeschaltet werden soll und die Ausgangsspannung der Photospannungsquelle unter einen vorgegebenen Wert verringert wird, so wird der Schaltertransistor eingeschaltet, um einen Kurzschluß längs der Gate-Kapazität des Leistungs-MOSFETs und längs der Photospannungsquelle zu erzeugen, so daß sowohl die Gate-Kapazität CjSS als auch der Ausgang der Photospannungsquelle durch den Schaltertransistor kurzgeschlossen werden. Daher schaltet der Leistungs-MOSFET sehr schnell ab.In a preferred embodiment of the invention, the charging circuit from the output of the photo voltage source to the gate-source circuit of the power MOSi 1 ETs has a diode connected therein, which enables a current to flow from the photo voltage source into the gate capacitance and serves as a measuring impedance. A switch transistor circuit is connected in parallel to the gate capacitance C-roo of the power MOSFET component and is controlled via an input -St your terminal, which is connected to the positive output terminal of the photo voltage source, so that the switch transistor is biased into the switched-on state when the output voltage of the photo voltage source begins to collapse. Accordingly, the relay switches as soon as a sufficient current is generated by the photo voltage source to charge the gate capacitance of the power MOSFET to the required value. However, if the circuit is to be switched off and the output voltage of the photo voltage source is reduced below a predetermined value, the switch transistor is switched on in order to produce a short circuit across the gate capacitance of the power MOSFET and across the photo voltage source, so that both the gate and Capacitance Cj SS as well as the output of the photo voltage source are short-circuited by the switch transistor. Therefore, the power MOSFET switches off very quickly.

Es wird weiterhin eine neuartige dynamischeIt will continue to be a novel dynamic

Wechselspannmgs-Klemmschaltung geschaffen, die einen weiteren Schaltertransistor einschließt, der längs der Gate-Source-Elektroden des Leistungs-MOSFETs angeschaltet ist. Eine Widerstands-Kapazitäts-Differenzierschaltung ist ebenfalls vorgesehen und ist zum Einschalten des zweiten Schaltertransistors eingeschaltet, um einen Nebenschluß für den Miller-Strom durch die parasitäre Gate-Drain -Kapazität Cy. ρ des Leistungs-MOSFETs zu bilden, wenn das Verhältnis dV/dt einen vorgegebenen Wert überschreitet. Es sei bemerkt, daß diese Wechselspannungsschaltung zwischen der vorstehend genannten Meß-Impedanz und der Gate-Elektrode des Leistungs-MOSFETs angeschaltet ist.Alternating voltage clamping circuit created which includes a further switch transistor, the along the Gate-source electrodes of the power MOSFET switched on is. A resistance-capacitance differentiating circuit is also provided and is used to turn on the second switch transistor turned on to shunt the Miller current through the parasitic gate-drain -Capacitance Cy. to form ρ of the power MOSFET, when the ratio dV / dt exceeds a predetermined value. It should be noted that this AC circuit is connected between the aforementioned measuring impedance and the gate electrode of the power MOSFET is.

Es sei darauf hingewiesen, daß die neuartige Festkörper-Steuerschaltung, die gemäß der vorstehenden Beschreibung in einem einzigen Halbleiterplättchen mit dem BOSFET integriert ist, auch zur Ansteuerung üblicher Feldeffekttransistor-Bauteile verwendet werden kann.It should be noted that the novel solid-state control circuit, as described above in a single die with the BOSFET is integrated, can also be used to control conventional field effect transistor components.

Das erfindungsgemäße Festkörperrelais weist viele Vorteile gegenüber vorhandenen, auf dem Markt erhältlichen Relais unter Einschluß des elektromechanischen Reed-Relais auf. Die erfindungsgemäße Schaltung kann sowohl Wechselspannungen als auch Gleichspannungen schalten und weist einen äußerst kleinen Leckstrom im abgeschalteten Zustand auf, was für Bauteile vom MOSFET-Typ charakteristisch ist. Das Festkörperrelais weist weiterhin eine äußerst niedrige thermische Offset-Spannung auf und erzeugt im geschlossenen Zustandkeine elektromagnetische Störstrahlung. Das Festkörperrelais weist weiterhin im eingeschalteten Zustand ein vollständig Ohmsches Verhalten aufThe solid-state relay according to the invention has many advantages over existing ones available on the market Relay including the electromechanical reed relay. The circuit according to the invention can use both AC voltages as well as DC voltages and has an extremely small leakage current when switched off on what is characteristic of MOSFET-type components. The solid state relay also has an extremely low thermal offset voltage and generates im closed state no electromagnetic interference. The solid-state relay is still switched on State a completely ohmic behavior

■und erfordert keinen minimalen Haltestrom oder eine Ausgangs spannung. Daher können Analog-Signale genau übertragen werden. Weiterhin werden nur 1 bis 2 mV als Eingangsleistung benötigt, um das Pestkörperrelais im eingeschalteten Zustand zu halten. Weiterhin kann das Festkörperrelais innerhalb von wenigen Mikrosekunden ein- und ausschalten, was im Gegensatz zu den Millisekunden steht, die zur Betätigung eines Reed-Relais oder eines üblichen Festkörperrelais erforderlich sind» Die Laststrom-Kapazität des erfindungsgemäßen Festkörperrelais ist lediglich durch die Halbleiterplättchen-Größe und die Geometrie der Grenzschicht begrenzt und sie kann in der Größenordnung von 5°° bis 1000 mA liegen, so daß die Laststromwerte üblicher Reed-Relais erfüllt sind. Das Festkörperrelais weist weiterhin eine äußerst lange Betriebslebensdauer auf, die oberhalb von einer Trillion Betätigungen liegt. Das Gesamtbauteil kann in irgendeiner gewünschten Gehäuseform angeordnet werden, beispielsweise in einem DIP-Gehäuse mit sechzehn Anschlüssen, ähnlich dem, wie es auch für Reed-Relais und andere übliche Festkörperrelais verwendet wird.■ and does not require a minimum holding current or an output tension. Therefore, analog signals can be transmitted accurately. Furthermore, only 1 to 2 mV are used as input power required to keep the pest body relay on. Furthermore, the solid-state relay switch on and off within a few microseconds, which is in contrast to the milliseconds, which are required to operate a reed relay or a conventional solid state relay »The load current capacity of the solid state relay according to the invention is only by the die size and the geometry of the Boundary layer and it can be in the order of 5 °° to 1000 mA, so that the load current values are more common Reed relays are met. The solid-state relay also has an extremely long service life on, which is above a quintillion actuations. The overall component can have any desired housing shape be arranged, for example in a DIP package with sixteen connections, similar to how it is also used for reed relays and other common solid state relays.

Es wird weiterhin eine neuartige Photospannungs-Säule geschaffen, die äußerst hohe Ausgangsspannungen und -ströme liefert, jedoch nur relativ wenige Plättchen in dem Stapel verwendet, so daß sich ein Stapel mit relativ geringer Höhe ergibt. Entsprechend einem Grundgedanken der Erfindung wird ein Körper vom P-Typ mit hohem spezifischem Widerstand verwendet. Eine dünne N(+)-Schicht auf dem Körper bildet dann die Auffang-Grenzschicht in dem Körper. Durch die Verwendung eines Körpers vom P-Typ mit einer dünnen N(+)-Schicht zur Bildung derFurthermore, a new photovoltaic column is created, which delivers extremely high output voltages and currents, but only relatively few platelets in the Stack used, resulting in a stack with a relatively low height. According to a basic idea of In the invention, a P-type body with high resistivity is used. A thin N (+) - layer on it the body then forms the collecting boundary layer in the Body. By using a P-type body with a thin N (+) layer to form the

Auffang-Grenzschicht sind die Minoritätsträger in dem P-Typ-Körper Elektronen. Derartige Träger weisen eine höhere Mobilität auf als Löcher, die "beim üblichen Körper vom N-Typ die Minoritätsträger bilden.Trapping boundary layer are the minority carriers in the P-type body electrons. Such carriers have a higher mobility than holes "in the usual body of the N-type form the minority carriers.

Vorzugsweise weist das Material des Körpers eine hohe Lebensdauer und einen spezifischen Widerstand von mehr als ungefähr 5 Ohm-cm auf, und es ist beispielsweise ein Material mit einem spezifischen Widerstand von 30 bis 50 Ohm-cm, das aus Kristallblöcken gebildet ist, die aus der schwimmenden Zone gezogen wurden. Es kann jedoch auch Material mit einem niedrigeren spezifischen Widerstand von 1 bis 5 Ohm-cm verwendet werden, wie es bei üblichen Solarzellen vom P-Typ verwendet wurde. Es war bekannt, daß die Verwendung eines Materials mit niedrigerem spezifischem Widerstand eine höhere Ausgangsspannung erzeugt, doch ist es bei Anwendung der vorliegenden Erfindung möglich, die Ausgangsspannung zugunsten des höheren Kurzschlußstromes zu verringern, der unter Verwendung von Materialien mit höherem spezifischem Widerstand erzielt wird.The material of the body preferably has a long service life and a specific resistance of more than about 5 ohm-cm, and it is an example of a material with a resistivity of 30 to 50 Ohm-cm formed from blocks of crystal pulled from the floating zone. However, it can also be material with a lower resistivity of 1 to 5 ohm-cm can be used, as is the case with usual P-type solar cells was used. It was known that the use of a material with a lower specific Resistor generates a higher output voltage, however, when using the present invention, it is possible to reduce the output voltage in favor of the higher short-circuit current to reduce that achieved using materials with higher resistivity will.

Gemäß einem weiteren Merkmal der Erfindung sind die einzelnen Halbleiterplättchen so dünn ausgebildet wie es gerade noch möglich ist, ohne daß bei ihrer Handhabung ein übermäßiges Brechen auftritt. Das erfindungsgemäße Verfahren macht die Verwendung von derartig dünnen Plättchen möglich, weil das Schleifen der Plättchen, bei dem Beanspruchungen auf den Stapel ausgeübt werden, der letzte Verfahrensschritt vor der Legierung sein kann. Tatsächlich sind die Plättchen dünner ausgebildet als die Diffusionslänge von Trägern, die in dem Plättchen erzeugtAccording to a further feature of the invention, the individual semiconductor wafers are made as thin as they are straight is still possible without excessive breakage occurring in handling. The inventive method makes the use of such thin platelets possible because the grinding of the platelets is subject to stress applied to the stack, which can be the last step before the alloy. Indeed the platelets are designed to be thinner than the diffusion length of carriers created in the platelets

werden. Dies kann deshalb durchgeführt werden, weil eine neuartige P(+)-Schicht mit Abstand oberhalb des P(-)-Körpers angeordnet ist und als reflektierende Schicht dient, die Minoritätsträger reflektiert, die bereits von der Ptf-Grenzschicht aufgefangen wurden.will. This can be done because a novel P (+) layer is spaced above the P (-) body is arranged and serves as a reflective layer that reflects minority carriers already from the Ptf interface.

Gemäß einem weiteren Merkmal der Erfindung wird eine Ef( + )-Schicht mit extrem hoher Leitfähigkeit auf einer Seite des P(-)-Körpers verwendet. Die Verwendung einer sehr stark dotierten N(+)-Schicht ermöglicht die Verwendung eines Aluminiums aus einer eutektischen Aluminium-Silizium-Folie zum Zusammenlegieren des Stapels ohne Umwandlung der N(+)-Schicht in einen Bereich vom P-Typ. Die N(+)-Diffusion wird vorzugsweise mit einer Phosphor-Verunreinigung ausgeführt. Das Phosphor wirkt als Getter für Metall-Ionen innerhalb des Plättchens und vergrößert damit weiter die Lebensdauer des Materials.According to a further feature of the invention, an Ef (+) layer with extremely high conductivity is provided on a Side of the P (-) - body used. The use of a very heavily doped N (+) layer enables its use of an aluminum from a eutectic aluminum-silicon foil for alloying the stack together without conversion the N (+) layer into a P-type region. The N (+) diffusion is preferential with a phosphorus impurity executed. The phosphor acts as a getter for metal ions within the platelet and thus enlarges further the service life of the material.

Die weiter oben beschriebene Reflexions-P(+)-Schicht sowie die N(+)-Schicht können vorzugsweise durch gut kontrollierte Diffusionsverfahren gebildet werden, die allgemein bekannt sind, wie beispielsweise Verfahren, die Vorabscheidungen mit POGl^ und BN verwenden.The above-described reflection P (+) - layer as well as the N (+) - layer can preferably be through well-controlled Diffusion processes are formed that are well known, such as processes that Use preliminary separations with POGl ^ and BN.

Wie dies weiter oben erläutert wurde, wird der Stapel dadurch verbunden, daß eine dünne Aluminiumfolie oder eine eutektische Aluminiumfolie zwischen benachbarten Halbleiterplättchen legiert wird. Wenn dies erwünscht ist, kann jedoch auch ein mit Metall imprägniertes Epoxy-Material oder ein Polyamid verwendet werden, um den Stapel zu verbinden. Dies würde die Verwendung von flacheren Grenzschichten und damit eines Stapels mit noch geringererAs explained above, the stack is connected by using a thin aluminum foil or a eutectic aluminum foil is alloyed between adjacent semiconductor wafers. If so desired, can but also an epoxy material impregnated with metal or a polyamide can be used to join the stack. This would require the use of flatter boundary layers and thus a stack with even less

Höhe ermöglichen.Allow height.

Endplatten, die aus monokristallinen Siliziumplättchen bestehen können, werden ebenfalls für den Stapel verwendet, um einen ausreichend langen freien Abstand zu erzielen, damit Sägeschäden aufgenommen werden können, ohne eine Grenzschicht zu beschädigen,und um die Verwendung eines leitenden Epoxy-Materials zu ermöglichen, das zur Befestigung der Enden des Stapels an mit Abstand angeordneten Leitungen dient, ohne daß die Gefahr eines Kurzschließens einer Grenzschicht eines aktiven Plättchens besteht.End plates made from monocrystalline silicon wafers are also used for the stack in order to achieve a sufficiently long free space, so that saw damage can be absorbed without damaging a boundary layer, and to the use a conductive epoxy material to allow for The ends of the stack are fastened to spaced-apart lines without the risk of short-circuiting an interface of an active platelet.

Wenn Plättchen in der vorstehend beschriebenen Weise verarbeitet werden, sind ihre einzelnen Ausgangssignale ausreichend hoch, damit ein Stapel von weniger als ungefähr zwanzig Plättchen und vorzugsweise von nur ungefähr zehn Plättchen erforderlich ist, um einen geeigneten Ausgangsstrom und eine Spannung zu erzeugen, die ausreicht, um einen Leistungs-MOSFET schnell einzuschalten.When platelets are processed in the manner described above, their individual output signals are sufficient high, with a stack of less than about twenty platelets, and preferably only about ten Plate is required to generate a suitable output current and a voltage that is sufficient to turn on a power MOSFET quickly.

Die Erfindung wird im folgenden anhand von in der Zeichnung dargestellten Ausführungsbeispielen noch näher erläutert. The invention is explained in more detail below with reference to the exemplary embodiments shown in the drawing.

In der Zeichnung zeigen:In the drawing show:

Fig. 1 ein Schaltbild einer ersten Ausführungsform der Schaltung eines Festkörperrelais, die in einem einzigen Halbleiterplattchen integriert werden kann,Fig. 1 is a circuit diagram of a first embodiment the circuit of a solid state relay integrated into a single semiconductor chip can be,

Pig. 2 ein Aquivalenzschalfbild des neuartigenPig. 2 an equivalent image of the novel

bidirektionalen Ausgangs-Halbleiter-Feldeffekttransistors nach Fig. 1,bidirectional output semiconductor field effect transistor according to Fig. 1,

Fig. 3 die charakteristische Ausgangsspannung als Funktion der Zeit für den Photospannungs-Trennschaltungsteil nach Fig. 1,Fig. 3 shows the characteristic output voltage as Function of time for the photo-voltage separation circuit part according to Fig. 1,

Fig. 4- die Stromübertragungs-Gharakteristik der Relaisschaltung nach Fig. 1,Fig. 4- the current transfer characteristic of the Relay circuit according to Fig. 1,

Fig. 5 eine Draufsicht auf eine Ausführungsform eines einzigen Halbleiterplattchens, das den Ausgangskreis nach Fig. 1 enthält und insbesondere die Metallisierungsmuster für die Drain- und Source-Elektroden zeigt,Fig. 5 is a plan view of an embodiment of a single semiconductor plate containing the output circuit of FIG. 1 and in particular shows the metallization patterns for the drain and source electrodes,

Fig. 6 eine vergrößerte Ansicht der Halbleiterplättchen-Oberfläche und der Grenzschichten, die an dieser in dem durch einen Kreis A nach Fig. angedeuteten Bereich austreten,6 is an enlarged view of the die surface and the boundary layers which emerge at this in the area indicated by a circle A according to FIG.

Fig. 7 eine vergrößerte Ansicht des Grenzschichtmusters in dem gestrichelten, mit B bezeichneten Bereich nach Fig. 5» wobei der PNP-Transistor und die Diodengrenzschicht der Schaltung nach Fig. 1 gezeigt sind, die in die Halbleiterplättchen-Oberflache einintegriert sind,7 is an enlarged view of the interface pattern in the dashed line labeled B; Area according to Fig. 5 »where the PNP transistor and the diode junction of the circuit of Figure 1 are shown inserted into the die surface are integrated,

Fig. 8 eine Querschnittsansicht der Fig. 6 entlang der Schnittlinie 8-8 in den Fig. 5 UE-d 6, wobei das grundlegende Grenzschichtmuster8 shows a cross-sectional view of FIG. 6 along the section line 8-8 in FIGS. 5 UE-d 6, wherein the basic boundary layer pattern

erkennbar ist, das für das BOSFET-Bauteil verwendet wird,can be seen which is used for the BOSFET component will,

Fig. 8a eine Darstellung zur Erläuterung der Art und Weise, wie das Gate-Oxid kurz vor dem Krümmungsbereich des Polysilizium-Gates endet,8a shows a representation to explain the manner in which the gate oxide is shortly before the curved region of the polysilicon gate ends,

Fig. 9 eine Querschnittsansicht entlang der Schnittlinie 9-9 in Fig. 7, die das Grenzschichtmuster für den Transistor und die Diode nach Fig. 1 zeigt,Figure 9 is a cross-sectional view taken along section line 9-9 of Figure 7 showing the interface pattern for the transistor and the diode according to Fig. 1 shows,

Fig. 10 eine Draufsicht auf einen Teil des Umfanges des Halbleiterplättchens nach Fig. 1, die den Eingangswiderstand zeigt,Fig. 10 is a plan view of a portion of the periphery of the semiconductor die of Fig. 1 showing the Shows input resistance

Fig. 11 eine Querschnittsansicht der Fig. 10 entlang der Schnittlinie 11-11 nach Fig. 10,11 is a cross-sectional view of FIG. 10 along the section line 11-11 of FIG. 10;

Fig. 12 eine Draufsicht auf eine zweite Ausführungsform des BOSFET-Bauteils, 12 shows a plan view of a second embodiment of the BOSFET component,

Fig. 13 eine Querschnittsansieht der Fig. 12 entlang der Schnittlinie 13-13 in Fig. 12,FIG. 13 is a cross-sectional view taken along FIG. 12 the section line 13-13 in Fig. 12,

Fig. 14· eine zweite Ausführungsform einer Schaltung, die in dem Halbleiterplättchen nach den Fig. 5, 6, 8, 12 und 13 integriert werden kann,14 a second embodiment of a circuit, which can be integrated in the semiconductor die according to FIGS. 5, 6, 8, 12 and 13,

Fig. 15 eine Draufsicht auf ein einziges Plättchen aus monokristallinem Silizium, das für die Ausführungsform des Photospannungs-Stapels verwendetFig. 15 is a plan view of a single wafer monocrystalline silicon used for the photovoltage stack embodiment

wird,will,

Fig. 16 eine Querschnittsansicht nach Fig. 15 entlang der Schnittlinie 16-16 nach Fig. 15*16 shows a cross-sectional view according to FIG. 15 along the section line 16-16 according to FIG. 15 *

Fig. 17 eine Darstellung des Plättchens nach Fig. 16FIG. 17 shows a representation of the plate according to FIG. 16

nach der Oxidierung seiner Oberfläche und nach der Ausbildung einer Photolackmaske auf einer Oberfläche,after oxidizing its surface and after forming a photoresist mask on one Surface,

Fig. 18 das Plättchen nach Fig. 17 nach der Entfernung der Oxidschicht von einer Oberfläche des Plättchens,18 shows the chip according to FIG. 17 after the oxide layer has been removed from a surface of the Plate,

Fig. 19 das Plättchen nach Fig. 18 nach einer P-Typ-Diffusion in die nicht-maskierte Oberfläche der Fig. 18,19 shows the plate of FIG. 18 after a P-type diffusion into the non-masked surface of FIG. 18,

Fig. 20 das Plättchen nach Fig. 19 nach dem Aufbringen einer Photolackmaske auf eine Oberfläche und nach der Entfernung der Oxidschichten von der anderen Oberfläche,FIG. 20 shows the plate according to FIG. 19 after a photoresist mask has been applied to a surface and FIG after removing the oxide layers from the other surface,

Fig. 21 das Plättchen nach Fig. 20 nach der Ausbildung eines N(+)-Bereiches mit sehr hoher Konzentration in der freiliegenden Oberfläche des Plättchens nach Fig. 20,21 shows the platelet according to FIG. 20 after the formation of an N (+) region with a very high concentration in the exposed surface of the plate according to Fig. 20,

Fig. 22 das Plättchen nach Fig. 20, nachdem alle Oxidschichten von dem Plättchen entfernt wurden,FIG. 22 shows the chip according to FIG. 20 after all oxide layers have been removed from the chip.

Fig. 23 einen Stapel von Plättchen, die jeweils23 shows a stack of platelets, each

identisch zu dem nach Fig. 22 sind, wobei dazwischenliegende eutektische Aluminiumfolien und Aluminiumkontakte an den gegenüberliegenden Enden des Stapels ausgebildet sind,are identical to that of Fig. 22 with intervening eutectic aluminum foils and aluminum contacts are formed on opposite ends of the stack,

Pig. 24 einen einzelnen Stab oder Stapel mit der Form eines Parallelepipeds, der aus dem Stapel nach Fig. 23 geschnitten wurde, nachdem der Stapel zusammenlegiert wurde,Pig. 24 a single rod or stack with the shape of a parallelepiped cut from the stack of Fig. 23 after the stack was amalgamated,

Fig. 25 eine Draufsicht auf die Photοspannungs-Trennschaltung nach Fig. 24, die in einem Kunststoffgehäuse angeordnet ist,25 is a plan view of the photo voltage isolating circuit according to Fig. 24, which is arranged in a plastic housing,

Fig. 26 eine Querschnittsansicht der Fig. 25 entlang der Schnittlinie 26-26 nach Fig. 25,FIG. 26 is a cross-sectional view taken along FIG. 25 the section line 26-26 of Fig. 25,

Fig. 27 eine Querschnittsansicht des Stapels nach Fig. 24, die das Ausmaß von Sägeschäden nach dem Trennen der Siliziumscheibe zeigt.Figure 27 is a cross-sectional view of the stack of Figure 24 showing the extent of saw damage shows the separation of the silicon wafer.

In Fig. 1 ist eine erste Ausführungsform einer Schaltung gezeigt, die zur Ausbildung eines Festkörperrelais unter Verwendung von Ausführungsformen des BOSFETs und der Steuerschaltung geeignet ist. Eine Phototrennvorrichtung oder ein Optokoppler ist von der gestrichelten Linie 20 in der Fig. 1 umgeben. Die Photοspannungs-Trennvorrichtung 20 besteht aus einer Leuchtdiode 21, die mit den Relais-Eingangsanschlüssen 22 und 23 verbunden ist, sowie aus einem Stapel von Photospannungs-Dioden 19, die einen Ausgangsstrom erzeugen, wenn sie durch die Leuchtdiode 21In Fig. 1 is a first embodiment of a circuit shown, which are used to form a solid state relay using embodiments of the BOSFETs and the Control circuit is suitable. A photo isolator or optocoupler is indicated by dashed line 20 in Fig. 1 surrounded. The photo voltage disconnection device 20 consists of a light emitting diode 21 which is connected to the relay input terminals 22 and 23, as well from a stack of photo voltage diodes 19, which generate an output current when they pass through the light emitting diode 21

beleuchtet werden. Die Leuchtdiode 21 oder Modifikationen hiervon können entweder durch ein Wechselspannungs- oder durch ein Gleichspannungs-Eingangssignal an den Anschlüssen 22 oder 23 angesteuert werden. Bei der dargestellten Ausführungsform wird eine Gleichspannungsquelle mit den Anschlüssen 22 und 23 verbunden, um die Leuchtdiode 21 ein- und auszuschalten. Beispielsweise kann der Eingangskreis so ausgebildet werden, daß der Leuchtdiode 21 ungefähr 10 mA zugeführt werden, um diese anzuregen.be illuminated. The light emitting diode 21 or modifications thereof can either by an AC voltage or can be controlled by a DC voltage input signal at the terminals 22 or 23. In the illustrated Embodiment is a DC voltage source with the Connections 22 and 23 connected to switch the light emitting diode 21 on and off. For example, the input circle be designed so that the light-emitting diode 21 is supplied to about 10 mA in order to excite it.

Der Rest der Schaltung nach Fig. 1 schließt Festkörperrelais-Bauteile zum Ein- und Ausschalten des neuartigen BOSE1ETs 24 ein, der Ausgangs anschlüsse 25 und 26 aufweist. Die Ausgangsanschlüsse 25 und 26 können entweder in einen Wechselspannungs- oder einen Gleichspannungs-Kreis eingeschaltet werden, weil das BOSI1ET-Bauteil 24 bidirektionale Leitfähigkeitseigenschaften aufweist, obwohl dieses Bauteil ein Hochspannungsbauteil ist. Dieses BOSPET-Bauteil 24 ist äquivalent zu der in Fig. 2 gezeigten Schaltung von zwei in Serie geschalteten, eine vertikale Leitfähigkeit aufweisenden Hochspannungs-MOSFETs 30 und 31 ·> die in ihrer Verbindung zwischen den Anschlüssen 25 und 26 dargestellt sind. (Jbliche MOSEETs 30 und 31 werden durch eine Gate-Substrat-Steuerspannung ein- und ausgeschaltet, die zwischen den Anschlüssen 32 und 33 angelegt wird. Die Struktur und das Herstellungsverfahren für das BOSFET-Bauteil 24 wird weiter unten ausführlich erläutert.The rest of the circuit of FIG. 1 includes solid-state relay components for switching the novel BOSE 1 ETs 24 on and off, the output terminals 25 and 26 has. The output terminals 25 and 26 can be switched into either an AC voltage or a DC voltage circuit because the BOSI 1 ET component 24 has bidirectional conductivity properties, although this component is a high-voltage component. This BOSPET component 24 is equivalent to the switched shown in Fig. 2 circuit of two series, a vertical conductivity having high voltage MOSFETs 30 and 31 ·> which are shown in their connection between the terminals 25 and 26. (Conventional MOSEETs 30 and 31 are turned on and off by a gate-to-substrate control voltage applied between terminals 32 and 33. The structure and manufacturing process for the BOSFET device 24 is explained in detail below.

Die Steuerbauteile nach Fig. 1 für das BOSFET-Bauteil 24 schließen eine Diode 35> einen ENP-Transistor 36 und einen Eingangswiderstand 37 ein. Der Widerstand 37 weistThe control components according to FIG. 1 for the BOSFET component 24 close a diode 35> an ENP transistor 36 and an input resistor 37. The resistor 37 has

eine sehr hohe Impedanz auf und kann typischerweise ein Widerstand von 5 megOhm sein.has a very high impedance and can typically be a resistance of 5 megOhms.

Die Eigenschaften der Pestkörperrelais-Schaltung nach Fig. 1 sind "bei ihrer Ausführung in der noch weiter unten beschriebenen Weise ähnlich denen von üblichen Festkörperrelais und Reed-Relais, die heute allgemein verwendet werden. Beispielsweise können die Schaltungseigenschaften derart sein, daß die Schaltung einer* Spitzenspannung von 400 V zwischen den Anschlüssen 25 und 26 bei einem maximalen Laststrom von ungefähr 200 mA widerstehen kann. Der Durchlaßwiderstand zwischen den Anschlüssen und 26 beträgt maximal 25 Ohm. Die Eingangskapazität des Bauteils beträgt ungefähr 60 bis 80 Picofarad, während die Ausgangskapazität des Bauteils ungefähr 40 Picofarad beträgt. Die Kapazität zwischen den Eingangs- und Ausgangskreisen betragt ungefähr 2 Picofarad. Die Einschaltzeit der Schaltung mit einem Widerstand 37 von 5 megOhm beträgt ungefähr 5°/u-sec bei einer Ansteuerung mit 10 mA, während die Abschaltzeit ungefähr 90/usec beträgt. Die Detektorempfindlichkeit kann durch Vergrößerung der Eingangsimpedanz 37 vergrößert werden und die Eingangsimpedanz 37 kann weiterhin vergrößert werden, um die Abschaltgeschwindigkeit zu vergrößern.The characteristics of the pest body relay circuit of FIG. 1 are "when embodied in FIG. 1" below described manner similar to those of usual solid state relays and reed relays commonly used today will. For example, the circuit characteristics can be such that the circuit can generate a * peak voltage of 400 V between terminals 25 and 26 with a maximum load current of approximately 200 mA can. The forward resistance between the connections and 26 is a maximum of 25 ohms. The input capacity of the The component is approximately 60 to 80 picofarads while the output capacitance of the component is approximately 40 picofarads amounts to. The capacitance between the input and output circuits is approximately 2 picofarads. The switch-on time the circuit with a resistor 37 of 5 megohms is about 5 ° / u-sec when driven with 10 mA, while the shutdown time is about 90 / usec. the Detector sensitivity can be increased by increasing the input impedance 37 can be increased and the input impedance 37 can be increased further to the shutdown speed to enlarge.

Die Eigenschaften der Photospannungs-Trennschaltung 20 sind in Fig. 3 in vergrößertem Maßstab gezeigt. Wie dies in Fig. 3 gezeigt ist, steigt die Ausgangsspannung des Stapels 19 in ungefähr 4 /usec nach dem Einschalten der Leuchtdiode 21 auf ungefähr 3 V an, wenn eine Eingangsimpedanz von ungefähr 5 megOhm verwendet wird. Die Ansteuerung für die Leuchtdiode zur Erzeugung derThe characteristics of the photovoltage isolation circuit 20 are shown in Fig. 3 on an enlarged scale. Like this As shown in Fig. 3, the output voltage of the stack 19 increases in approximately 4 / usec after the LED 21 to approximately 3 V when an input impedance of approximately 5 megOhms is used. The control for the light emitting diode to generate the

Charakteristik nach Fig. 3 "beträgt ungefähr 10 mA. Die Einschaltzeit wird durch Verwendung einer höheren Eingangsimpedanz 37 oder durch Vergrößern der Ansteuerung der Leuchtdiode verkürzt- Die Ausgangsspannung des Stapels 19 "beginnt unmittelbar beim Abschalten der Leuchtdiode 21 abzusinken. Dieses Absinken würde normalerweise eine relativ lange Zeit erfordern, wie dies gestrichelt in Fig. 3 gezeigt ist, weil sich die Gate-Kapazität des BOSFET-Bauteils 24 bei bekannten Schaltungen, die nicht die neuartige Diode 35 und den PNP-Transistor 36 verwenden, langsam entlädt. Bei Anordnung dieser Bauteile beginnt der ENP-Transistor 36 jedoch zu leiten, wenn die Ausgangsspannung des Stapels 19 um ungefähr 0,6 V gegenüber der MOSFET-Gate-Spannung absinkt. Die Eingangsimpedanz der Schaltung wird dann durch die Verstärkung des Transistors 36 verringert. V/ie dies in Fig. 3 gezeigt ist, brechen dadurch die Stapel-Spannung und die Gate-Spannung des BOSFET-Bauteils 24 sehr schnell zusammen, so daß sich ein Abschalten mit relativ hoher Geschwindigkeit ergibt, obwohl eine hohe Eingangsimpedanz 37 für ein schnelles Einschalten verwendet wird.Characteristic according to FIG. 3 "is approximately 10 mA. The Switch-on time is achieved by using a higher input impedance 37 or by increasing the activation of the light-emitting diode, the output voltage of the stack is shortened 19 ″ begins to drop immediately when the light-emitting diode 21 is switched off. This drop would normally require a relatively long time, as shown in dashed lines in Fig. 3, because the gate capacitance of the BOSFET component 24 in known circuits that do not use the novel diode 35 and the PNP transistor 36, slowly discharging. With these components arranged, however, the ENP transistor 36 begins to conduct when the The output voltage of the stack 19 drops by approximately 0.6 V compared to the MOSFET gate voltage. The input impedance of the circuit is then determined by the gain of transistor 36 is reduced. As shown in Fig. 3, this breaks the stack voltage and the gate voltage of the BOSFET component 24 together very quickly, so that there is a shutdown at a relatively high speed, although a high input impedance 37 for a fast power-on is used.

Es sei darauf hingewiesen, daß die Diode 35 einen Ladeweg mit niedriger Impedanz an den Gate-Kreis des BOSFET-Bauteils 24 bildet, um ein schnelles Einschalten des Bauteils mit der vollen Eingangsimpedanz des Widerstandes zu ermöglichen. Die Diode 35 ist tatsächlich eine Meßimpedanz, die durch irgendwelche anderen Impedanzen ersetzt werden könnte.It should be noted that the diode 35 has a charging path with low impedance to the gate circuit of the BOSFET component 24 forms to a fast turn-on of the component with the full input impedance of the resistor. The diode 35 is actually a measuring impedance, which could be replaced by any other impedance.

Die Schaltung nach Fig. 1 arbeitet wie folgt:The circuit of Fig. 1 operates as follows:

Um das Relais einzuschalten, wird die Leuchtdiode 21 angesteuert und ein Ladestrom fließt von dem Stapel 19· Dieser Ladestrom fließt durch die Diode 35 > um die Gate-Kapazität des BOSFET-Bauteils 24 aufzuladen. Wenn die Schwellwertspannung der BOSFET-Gate-Kapazität 24 überschritten wird (ungefähr 1 V), so schaltet das neuartige BOSFET-Bauteil ein, und es ist bei ungefähr 2 bis 2,5 7 vollständig eingeschaltet. Ein Leitfähigkeitspfad wird dann zwischen den Anschlüssen 25 und 26 ausgebildet. Aufgrund des geringen Strom- und Spannungsbedarfs des BOSFET-Bauteils 24 kann ein relativ kleiner Photospannungs-Stapel 19 das BOSFET-Bauteil 24 einschalten.In order to switch on the relay, the light-emitting diode 21 is activated and a charging current flows from the stack 19. This charging current flows through the diode 35> to charge the gate capacitance of the BOSFET component 24. When the threshold voltage of the BOSFET gate capacitance 24 is exceeded becomes (around 1V) the novel BOSFET device turns on, and it's around 2 to 2.5 7 fully switched on. A conductivity path is then established between terminals 25 and 26. Because of the low current and voltage requirements of the BOSFET component 24 can accommodate a relatively small photovoltage stack 19 turn on the BOSFET component 24.

Es ist darauf hinzuweisen, daß ein sehr schnelles Ansprechverhalten mit dem Photospannungs-Stapel 19 erzielt wird, weil der Strom dieses Stapels einen eine hohe Eingangsimpedanz aufweisenden Kreis aufweist, der durch den Widerstand 37 gebildet ist. Unter üblichen Umständen würde diese gleiche hohe Eingangsimpedanz ein schnelles Abschalten des Bauteils verhindern, weil es zum Abschalten des BOSFET-Bauteils erforderlich ist, die Gate-Kapazität durch die gleiche Impedanz zu entladen. Erfindungsgemäß ergibt sich jedoch aufgrund der Verwendung des ausgezeichnete Betriebseigenschaften aufweisenden PNP-Transistors 36» der die Eigenschaften einer hohen Verstärkung von beispielsweise einem Transistor mit statischer Induktion (SIT) aufweist, eine Verbesserung der Einschaltgeschwindigkeit im Verhältnis von 20:1. Wie dies weiter unten gezeigt wird, ist die Verwendung eines PNP-Transistors mit der Konstruktion des BOSFET-Bauteils 24 kompatibel. Es sei insbesondere darauf hingewiesen, daß der Transistor 36 nicht zum Klemmen der Photospannungs-It should be noted that a very quick response is achieved with the photo voltage stack 19 because the current of this stack has a high input impedance having a circle which is formed by the resistor 37. Under normal circumstances this same high input impedance would prevent the component from shutting down quickly because it would shut down of the BOSFET component is required to discharge the gate capacitance through the same impedance. According to the invention however, results from the use of the excellent performance PNP transistor 36 »which has the properties of high gain for example a static induction transistor (SIT) has an improvement in turn-on speed in a ratio of 20: 1. As shown below is the use of a PNP transistor compatible with the construction of the BOSFET component 24. It should be noted in particular that the Transistor 36 not for clamping the photo voltage

Trennschaltung 20 verwendet wird, sondern deren Ausgangsspannung folgt. Wenn die Ausgangsspannung des Stapels 19 auf ungefähr 0,6 V unterhalb der Gate-Spannung absinkt, so schaltet der Transistor 36 ein. Die effektive Eingangsimpedanz der Schaltung entspricht dann dem Widerstandswert des Widerstandes 37 dividiert durch den Stromverstärkungsfaktor des Transistors 36» der ungefähr 400 beträgt. Entsprechend wird die wirksame Eingangsschaltung zu einer Schaltung mit relativ niedriger Impedanz, die die Gate-Kapazität des BOSFET-Bauteils 24 relativ schnell entladen kann, um dieses Bauteil sehr schnell abzuschalten. Isolation circuit 20 is used, but its output voltage follows. When the output voltage of the stack is 19 drops to approximately 0.6 V below the gate voltage, transistor 36 turns on. The effective input impedance the circuit then corresponds to the resistance value of resistor 37 divided by the current gain factor of transistor 36 »which is approximately 400. The effective input circuit is accordingly to a circuit with a relatively low impedance, which the gate capacitance of the BOSFET device 24 relatively quickly can discharge in order to switch off this component very quickly.

Die Stroiüübertragungseigenschaften der Schaltung nach Fig. 1 sind in Fig. 4 gezeigt. Wenn in Fig. 4 die Gate-Spannung, die die Spannung des positiven Ausgangsanschlusses des Stapels 19 abzüglich des Durchlaßspannungsabfalls der Diode 35 ist, ungefähr 1 V erreicht, so beginnt das BOSFET-Bauteil 24 einzuschalten. Wenn ungefähr 2 V erreicht sind, ist das Bauteil nahezu vollständig eingeschaltet, und der zu diesem Zeitpunkt erreichte Laststrom könnte beispielsweise 100 mA betragen. Die tatsächliche Spannung, die erforderlich ist, um das BOSFET-Bauteil 24 vom Sperr-Zustand in den vollständig leitenden Zustand zu schalten, ist kleiner als 3 V, so daß das Bauteil mit TTL-Schaltungen betrieben werden kann.The current transmission properties of the circuit according to FIGS. 1 are shown in FIG. When in Fig. 4 the gate voltage, which is the voltage of the positive output terminal of the stack 19 minus the forward voltage drop of the diode 35 is approximately 1 V, so begins turn on the BOSFET component 24. If about 2 V are reached, the component is almost completely switched on, and the one reached at this point in time Load current could be 100 mA, for example. The actual voltage required to run the BOSFET device Switching 24 from the blocking state to the fully conductive state is less than 3 V, so that the component can be operated with TTL circuits.

Die Fig. 5 bis 11 zeigen das neuartige BOSFET-Bauteil 24 in einem einzigen Siliziumplattchen zusammen mit der Diode 35, dem Transistor 36 und dem Widerstand 37· Bei einer Ausführungsform der Erfindung und für die vorher angegebenen Betriebswerte für das Gesamtrelais weist dasFIGS. 5 to 11 show the novel BOSFET component 24 in a single silicon plate together with the diode 35, the transistor 36 and the resistor 37 · Bei an embodiment of the invention and for that previously The specified operating values for the overall relay are indicated by the

Halbleiterplattchen eine Dicke von ungefähr 0,375 mm eine Länge und Breite von 1,775 bzw. 2,3 mm auf. Selbstverständlich können auch andere Größen verwendet werden.Semiconductor die a thickness of about 0.375 mm a length and width of 1.775 and 2.3 mm, respectively. Of course, other sizes can also be used.

Die Oberfläche des Halbleiterplättchens ist in Draufsicht in Fig. 5 gezeigt, die insbesondere auch das Metallisierungsmuster für die Source- und Drain-Elektroden des BOSFET-Bauteils 24 zeigt. Es ist zu erkennen, daß das einzelne in Fig. 5 gezeigte Halbleiterplättchen eines einer großen Anzahl von Halbleiterplättchen ist, die gleichzeitig auf einer Halbleiterscheibe mit relativ großer Fläche erzeugt werden.The surface of the semiconductor wafer is shown in plan view in FIG. 5, and in particular also the metallization pattern for the source and drain electrodes of the BOSFET device 24. It can be seen that that The individual die shown in Fig. 5 is one of a large number of dies which can be generated simultaneously on a semiconductor wafer with a relatively large area.

Wie dies aus den Fig. 5i 6 und 8 zu erkennen ist, besteht das BOSFET-Bauteil 24 aus zwei Haupt-Drain-Elektroden 50 bzw. 51» die aus Zweckmäßigkeitsgründen schraffiert dargestellt sind. Vergrößerte Anschlußkissenbereiche 52 und 53 werden zur Herstellung von elektrischen Kontakten mit den Drain-Elektroden 50 und 51 mit Hilfe üblicher Drahtverbindungstechniken verwendet.As can be seen from FIGS. 5i, 6 and 8, there is the BOSFET component 24 consists of two main drain electrodes 50 or 51 »which are shown hatched for reasons of convenience are. Enlarged pad areas 52 and 53 are used to make electrical contacts with drain electrodes 50 and 51 using conventional wire bonding techniques used.

Die Drain-Elektroden 50 und 51 werden schließlich mit den Anschlüssen 25 und 26 nach Fig. 1 verbunden und jede Drain-Elektrode besteht aus einer Vielzahl von mit Abstand angeordneten langgestreckten Fingern, wie beispielsweise den Drain-Fingern 5^- und 55» die vergrößert in Fig. 8 gezeigt sind. Es sei bemerkt, daß die Anordnung nach Fig. 5 in den Einzelheiten übertrieben dargestellt ist und daß bei einem praktisch ausgeführten Bauteil ungefähr fünfzehn Finger für geden Drain-Bereich verwendet werden.The drain electrodes 50 and 51 are finally connected to the Connections 25 and 26 of Fig. 1 and each drain electrode consists of a plurality of spaced arranged elongated fingers, such as the drain fingers 5 ^ - and 55 »which enlarged are shown in FIG. It should be noted that the arrangement of FIG. 5 is shown exaggerated in detail and that in a practically executed component, approximately fifteen fingers are used for the drain area will.

Eine Vielzahl von langgestreckten Source-Kontakten unter Einschluß der Source-Kontakte 56 und 57 ist seitlich über dem Halbleiterplattchen angeordnet, wobei diese Kontakte symmetrisch zwischen mit Abstand angeordneten Paaren von langgestreckten Drain-Fingern angeordnet sind. Die einzelnen Source-Finger sind elektrisch miteinander durch einen Rahmen verbunden, der einen vertikalen Mittelleiter 65 und einen umlaufenden Rand 66 umfaßt. Entsprechend wird ein Strompfad beispielsweise von der Drain-Elektrode 50 zur Drain-Elektrode 51 ausgebildet und erstreckt sich von den parallelgeschalteten Fingern 5^ und 55 zum Source-Finger 56 und dann nach rechts entlang des Source-Fingers 56 zu den Drain-Fingern 58 und 59- Alle Drain- und Source-Metallschichten können durch Aluminium gebildet sein. An der unteren Oberfläche des Halbleiterplättchens kann eine Elektrode befestigt sein, die mit dem Source-Rand 66 verbunden ist. Ein Substrat-Verbindungskissen 60 ist auf der Oberfläche des Bauteils nach Fig. 5 vorgesehen.A multitude of elongated source contacts underneath Inclusion of the source contacts 56 and 57 is laterally across arranged on the semiconductor die, these contacts being symmetrical between spaced apart pairs of elongated drain fingers are arranged. The individual source fingers are electrically connected to one another a frame is connected which comprises a vertical center conductor 65 and a circumferential edge 66. Corresponding For example, a current path is formed from the drain electrode 50 to the drain electrode 51 and extends of the parallel fingers 5 ^ and 55 to the Source finger 56 and then to the right along the source finger 56 to drain fingers 58 and 59 - all drain and source metal layers can be formed by aluminum. On the lower surface of the semiconductor die For example, an electrode connected to the source edge 66 may be attached. A substrate connection pad 60 is provided on the surface of the component according to FIG. 5.

Das vorstehend beschriebene Muster mit ineinander verschachtelten Fingern ermöglicht in neuartiger Weise die Verwendung einer hohen Spannung zwischen den Drain-Elektroden 50 und 515 ohne daß eine hohe Spannung auf die Gate-Oxide aufgeprägt wird, die den vorstehend beschriebenen Stromleitpfad steuern, wie dies weiter unten beschrieben wird. Es sei bemerkt, daß parallele Leitfähigkeit spf ade für jedes der benachbarten Paare von Drain-Elektroden und Source-Elektroden gemäß Fig. 5 vorhanden sind. Auf der Oberfläche des Bauteils nach Fig. 5 ist weiterhin ein Gate-Kissen 61 angeordnet, das eine einfache Drahtverbindung an den Gate-Kreis des BauteilsThe above-described pattern with nested fingers enables in a novel way Use a high voltage between the drain electrodes 50 and 515 without applying a high voltage to the Gate oxides is impressed, which control the current conduction path described above, as described below will. It should be noted that parallel conduction paths exist for each of the adjacent pairs of drain electrodes and source electrodes as shown in FIG. 5 are provided. On the surface of the component according to FIG. 5 is furthermore a gate cushion 61 is arranged, which is a simple wire connection to the gate circuit of the component

ermöglicht, wie dies noch weiter erläutert wird. Es sei darauf hingewiesen, daß das Substrat-Kissen 60 nach Fig. 5 dem Substrat-Anschluß des BOSFET-Bauteils 24 nach Pig. 1 entspricht, der mit dem negativen Ausgangsanschluß des Stapels 19 verbunden ist, während das Gate-Kissen 61 der Anode der Diode 35 entspricht, die mit dem positiven Ausgangsanschluß des Stapels 19 verbunden ist.enables, as will be further explained. It should be noted that the substrate pad 60 of FIG. 5 the substrate connection of the BOSFET component 24 according to Pig. 1 corresponds to the one with the negative output terminal of the Stack 19 is connected, while the gate cushion 61 corresponds to the anode of the diode 35, which is connected to the positive output terminal of the stack 19 is connected.

Wie dies weiterhin in Fig. 5 gezeigt ist, ist ein Bereich der Fläche des Halbleiterplattchens innerhalb des gestrichelten Bereiches B, der weiter unten beschrieben wird, für die Ausbildung der Diode 35 un-d des Transistors 36 reserviert, wie dies schematisch dargestellt ist. Die Oberfläche des Plättchens trägt weiterhin den Widerstand 37 um seinen Umfang herum, wie dies noch näher erläutert wird, jedoch nicht in Fig. 5 zu erkennen ist.As is further shown in FIG. 5, an area of the surface of the semiconductor chip within the dashed area B, which is described further below, is reserved for the formation of the diode 35 and the transistor 36, as is shown schematically. The surface of the plate also carries the resistor 37 around its circumference, as will be explained in more detail, but cannot be seen in FIG.

Das Grenzschichtmuster, das für das neuartige Bauteil verwendet wird, ist in den Fig. 6 und 8 anhand des Grenzschichtmusters des typischen Bereiches A nach Fig. 5 dargestellt. Es sei darauf hingewiesen, daß dieses Muster über die gesamte Oberfläche des Bauteils nach Fig. 5 verwendet wird.The interface pattern used for the novel component is shown in Figures 6 and 8 with reference to the interface pattern of the typical area A of FIG. It should be noted that this pattern is used over the entire surface of the component according to FIG.

Unter Bezugnahme auf die Fig. 6 und 8 ist festzustellen, daß der Hauptteil oder der Körper des Halbleiterplattchens 70 ein leicht dotierter P(-)-Bereich ist, der, wie dies weiter oben erwähnt wurde, eine Dicke von ungefähr 0,375 mm aufweist und beispielsweise einen spezifischen Widerstand von 30 Ohm-cm haben kann. Der P(-)-Hauptbereich liegt nicht in Serie mit dem Hauptstrompfad des Bauteils, doch bestimmt er die Durchbruchspannung desReferring to Figs. 6 and 8, it should be noted that the main part or body of the semiconductor die 70 is a lightly doped P (-) region which, as mentioned above, has a thickness of approximately 0.375 mm and for example a specific Resistance of 30 ohm-cm can have. The main P (-) area is not in series with the component's main current path, but it does determine the breakdown voltage of the

BOSFET-Bauteils. Ein leicht dotierter Drift-Bereich 71 vom N-Typ wird dann in der oberen Fläche des PC-)-Hauptbereiches ausgebildet. Der N(-)-Bereich 71» der in manchen Fällen als Verarmungsbereich oder als Drift-Bereich bezeichnet wird, weist vorzugsweise eine Tiefe von ungefähr 5/um auf und kann durch übliche epitaxiale Aufwachstechniken gebildet werden. Vorzugsweise wird die Schicht 71 jedoch in neuartiger Weise durch Ionen-Implantation gebildet. Der N(-)-Drift-Bereich 71 muß richtig dotiert werden, um eine richtige Verarmung in einer lateralen Richtung während des Betriebs des Bauteils zu erzielen, damit das Feld an der Oberfläche des Bauteils gleichmäßig über die Oberfläche verteilt ist. Vorzugsweise wird der N(-)-Bereich 71 durch eine Phosphor-Implantation mitBOSFET component. A lightly doped N-type drift region 71 then becomes in the top surface of the main PC region educated. The N (-) region 71 »which in some Cases referred to as a depletion area or as a drift area, preferably has a depth of approximately 5 / µm and can be achieved by standard epitaxial growth techniques are formed. However, the layer 71 is preferably made in a novel manner by ion implantation educated. The N (-) drift region 71 must be properly doped to achieve proper depletion in a lateral direction during operation of the component, so that the field on the surface of the component is evenly distributed over the surface. Preferably the N (-) - area 71 by a phosphorus implantation with

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einer Dosis von ungefähr 1 χ 10 Ionen pro cm gebildet. Ein darauffolgendes Eintreiben über ungefähr 18 Stunden bei ungefähr 1200 C folgt auf die Implantation, um die Phosphor-Ionen auf eine Tiefe von ungefähr 5/um einzudiffundieren, wie dies weiter oben beschrieben wurde.a dose of approximately 1 χ 10 ions per cm. A subsequent drive in for approximately 18 hours at about 1200 C follows the implantation in order to diffuse the phosphorus ions to a depth of about 5 μm, as described above.

Ein P(+)-Bereich 72^ der Streifen einschließt, die unter jedem der Source-Streifen nach Fig. 5 liegen, wird dann ausgebildet. Die lateralen Seiten der Streifen, wie beispielsweise des Streifens 72, sind vorzugsweise leichter dotiert als der in Lateralrichtung innenliegende Abschnitt, weil diese Bereiche die Kanäle des zu bildenden MOSFET-Bauteils definieren, wie dies noch näher erläutert wird.A P (+) region 72 ^ including stripes underlying each of the source stripes of Fig. 5 is then formed. The lateral sides of the strips, such as, for example, the strip 72, are preferably more lightly doped than the section lying inward in the lateral direction, because these regions define the channels of the MOSFET component to be formed, as will be explained in more detail below.

Bei der Ausbildung der Streifen, wie beispielsweise des Streifens 72 nach den Fig. 6 und 8, wird ein Feldoxid auf der Oberfläche des Bereiches 71 aufgewachsen,und in demWhen the strips are formed, such as strip 72 of Figures 6 and 8, a field oxide is formed grown on the surface of the area 71, and in the

Oxid werden geeignete schmale Streifen durch übliche Maskiertechniken, Photolithographie-Techniken und Ätzen geöffnet. Es folgt dann ein Ionen-Implantationsvorgang unter Verwendung von beispielsweise Bor-Ionen mit einerOxide becomes suitable narrow strips by conventional masking techniques, photolithography techniques and etching opened. An ion implantation process then follows using, for example, boron ions with a

Ί4 relativ starken Dosierung, beispielsweise von $ χ 10Ί4 relatively strong dosage, for example from $ χ 10

Ionen pro cm . Ein darauffolgendes Eintreiben über ungefähr 100 Minuten bei 1200 0C folgt auf die Implantation, um die Bor-Ionen bis zu einer Tiefe von 5/um oder mehr einzudiffundieren.Ions per cm. A subsequent drive-over approximately 100 minutes at 1200 0 C following the implantation to diffuse the boron ions to a depth of 5 / um or more.

Danach wird ein Maskierungsoxid auf ungefähr 5000 -& aufgewachsen. Eine zweite Maske wird dann auf die Oxid-Oberfläche aufgebracht und Fenster werden auf den Bereichen geätzt, die ein Gate und N(+)-Source-Streifen 82 und 83 aufnehmen sollen, wie dies noch näher erläutert wird. Ein Gate-Oxid wird dann auf die freiliegende Silizium-Oberfläche bis zu einer Dicke von ungefähr 700 1 aufgewachsen. Polysilizium wird als nächstes über die gesamte Oberfläche bis zu einer Dicke von ungefähr 5000 A abgeschieden. After that, a masking oxide is grown to about 5000 - &. A second mask is then applied to the oxide surface and windows are made on the areas etched showing a gate and N (+) source strips 82 and 83 should include, as will be explained in more detail. A gate oxide is then placed on the exposed silicon surface grown to a thickness of approximately 700 liters. Polysilicon is next over the whole Surface deposited to a thickness of approximately 5000 Å.

Eine dritte Maske wird dann über die Polysilizium-Ober- jA third mask is then placed over the polysilicon surface

fläche aufgebracht und das gewünschte Polysilizium-Gate- ;surface applied and the desired polysilicon gate;

Muster wird photolithographisch auf der Oberfläche des iPattern is photolithographically on the surface of the i

Bauteils ausgebildet und das von der Maske freigegebene jComponent formed and the released by the mask j

Polysilizium-Material wird dann bis zum Gate-Oxid hin j fortgeätzt. Das freiliegende Gate-Oxid wird ebenfalls fortgeätzt und eine relativ niedrige Ionen-Dosis, bei-Polysilicon material is then added up to the gate oxide j etched away. The exposed gate oxide is also etched away and a relatively low ion dose,

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spielsweise 3 x 10 Ionen pro cm , wird dann aufgebracht, um die leichter dotierten P-Bereiche 72a und 72b auf beiden Seiten des P(+)-Streifens 72 und unterhalb des Gate-Oxids zu bilden. Ein darauffolgendes Eintreiben füre.g. 3 x 10 ions per cm, is then applied around the more lightly doped P regions 72a and 72b on either side of the P (+) stripe 72 and below the To form gate oxide. A subsequent drive in for

ungefähr 120 Minuten bei ungefähr 1125 °C folgt auf die Implantation, um den leicht dotierten Bereich bis zu einer Tiefe von 2,5 bis 3/um einzudiffundieren und um ein Maskierungs-Oxid von ungefähr I5OO A aufzuwachsen. Dieses Maskierungs-Oxid wird bei der Ausbildung der Steuerschaltungsbauteile verwendet, wobei das Eindiffundieren eines leicht dotierten P-Bereiches ermöglicht wird, während die spätere Ausbildung eines N(+)-Bereiches in dem gleichen Fenster verhindert wird. Die Verwendung von leichter dotierten P-Bereichen 72a und 72b verringert die Schwellwertspannung des BOSFET-Bauteils, wie dies noch näher erläutert wird.this is followed by about 120 minutes at about 1125 ° C Implantation in order to diffuse the lightly doped area to a depth of 2.5 to 3 μm and around a Masking oxide of about 150 Å. This Masking oxide is used in the formation of the control circuit components, with the diffusion of one lightly doped P-region is made possible, while the later formation of an N (+) - region in the same Window is prevented. The use of more lightly doped P-regions 72a and 72b reduces the threshold voltage of the BOSFET component, as will be explained in more detail will.

Ein vierter Maskierungs- und Photolithographie-Schritt wird dann zum Öffnen von Streifen in dem Feld-Oxid verwendet, wobei diese Streifen oberhalb der Drain-Bereiche 80 und 81 liegen. Ein fünfter Maskierungs- und Photolithographie-Schritt wird ebenfalls verwendet, um Streifen in dem 1500-A-Maskierungs-Oxid oberhalb der Source-Bereiche 82 und 83 und in ausgewählten Bereichen der Steuerschaltung zu öffnen. Ii( + )-Bereiche 80, 81, 82 und 83 werden dann in üblicher Weise, beispielsweise durch Diffusion, gebildet. Die Bereiche 80 und 81 sind F(+)-Streifen, die unter den Drain-Kontaktfingern 5^ und 55 liegen. Im allgemeinen sind jedoch die N(+)-Bereiche 80 und 81 Teile eines fingerförmigen Musters mit der allgemeinen Form der Drain-Elektrode 54- nach Fig. 5- Es ist zu erkennen, daß ein ähnliches Muster, das unter der Drain-Elektrode 51 liegt, ebenfalls zur gleichen Zeit ausgebildet wird. Die N(+)-Bereiche 82 und 83 nach Fig. 8 sind schmale Streifen, die unter den Source-Fingern 56 liegen. Danach wird eine Aufschmelz-Oxid-SchutzbeschichtungA fourth masking and photolithography step is then used to open strips in the field oxide, these strips lying above the drain regions 80 and 81. A fifth masking and photolithography step is also used to strip in the 1500-A masking oxide above the source areas 82 and 83 and in selected areas of the control circuit. Ii (+) areas 80, 81, 82 and 83 are then formed in the usual way, for example by diffusion. Areas 80 and 81 are F (+) stripes, those under the drain contact fingers 5 ^ and 55 lie. In general, however, the N (+) regions 80 and 81 are parts of a finger-shaped pattern with the general one Shape of the drain electrode 54- according to Fig. 5- It is to recognize that a similar pattern underlying the drain electrode 51 is also formed at the same time will. The N (+) regions 82 and 83 of FIG. 8 are narrow strips that lie under the source fingers 56. Thereafter, a reflow oxide protective coating is applied

auf die Oberfläche des Bauteils aufgebracht und ein Maskierungsschritt öffnet Fenster für die erforderliche Metallisierung unter Einschluß der Source- und Drain-Kontakte. Es sei darauf hingewiesen, daß der Source-Kontaktfinger 56 die N(+)-Bereiche 82 und 83 mit dem Mittelpunkt des P(+)-Bereiches 72 kurzschließt. Es ist klar zu erkennen, daß weitere identische Streifen unter den anderen Source-Streifen liegen und innerhalb entsprechender P-Typ-Bereiche ausgebildet sind, wie beispielsweise dem Bereich 72. Die N(+)-Streifen 82 und 83 bilden Kanal-Bereiche 72a und 72b, die invertiert werden können, um Kanäle vom N-Typ für eine MOSFET-Wirkung vom Anreicherungs-Typ zu bilden.applied to the surface of the component and a masking step opens windows for the required Metallization including the source and drain contacts. It should be noted that the source contact finger 56 short-circuits the N (+) regions 82 and 83 to the center of the P (+) region 72. It's clear too recognize that there are further identical stripes under the other source stripes and within corresponding ones P-type areas are formed such as area 72. N (+) stripes 82 and 83 form channel areas 72a and 72b which can be inverted to form N-type channels for an enhancement-type MOSFET effect to build.

Langgestreckte Polysilizium-Gates, die als Polysilizium-Gates 90 und 91 in Fig. 8 gezeigt sind, liegen über den Kanal-Bereichen 72a bzw. 72b. Die Oxid-Dicke unterhalb des aktiven Polysilizium-Gate-Bereiches oberhalb der Kanäle 72a und 72b ist äußerst gering und beträgt vorzugsweise ungefähr 700 A, so daß die Schwellwertspannung des Bauteils wesentlich verringert wird. Die Polysilizium-Gates 90 und 91 sind in geeigneter Weise mit dem Gate-Kissen 61 nach Fig. 5 verbunden und mit jeweiligen Schichten 100 und 101 aus Silox oder einer glasartigen Isolierschicht abgedeckt, die die leitenden Polysilizium-Gates 90 und 91 gegenüber dem Source-Metallstreifen 56 isoliert.Elongated polysilicon gates, known as polysilicon gates 90 and 91 shown in Figure 8 overlie channel regions 72a and 72b, respectively. The oxide thickness below of the active polysilicon gate area above the Channels 72a and 72b is extremely small and is preferably about 700 amps, so the threshold voltage of the component is significantly reduced. The polysilicon gates 90 and 91 are suitably connected to the Gate cushions 61 of FIG. 5 connected and with respective layers 100 and 101 made of Silox or a glass-like one Insulating layer covering the conductive polysilicon gates 90 and 91 with respect to the source metal strip 56 isolated.

Es ist aus der vorstehenden Beschreibung zu erkennen, daß das neuartige Verfahren ein DMOS-Verfahren ist, insofern, als die Source- und Kanal-Bereiche mit dem Polysilizium-Gate selbst-ausgerichtet sind. Tatsächlich ist dasIt can be seen from the above description that the novel process is a DMOS process in so far as as the source and channel regions are self-aligned with the polysilicon gate. Indeed it is

Verfahren ein Dreifach-Diffusions-Verfahren, wenn der anfängliche N(-)-Bereich 71 ebenfalls eingeschlossen wird.Process a triple diffusion process if the initial N (-) region 71 also included will.

Wie dies in Pig. 8a gezeigt ist, umschließt die PoIysilizium-Schicht 91 die Enden der Drain-Bereiche, wie beispielsweise des Bereiches 81. Erfindungsgemäß endet das Gate-Oxid oberhalb der Kanal- und Drain-Bereiche, wie beispielsweise oberhalb des Bereiches 72b, gerade vor dem Punkt, an dem das Polysilizium-Gate 91 seine Krümmung beginnt. Dies verhindert, daß das Gate-Oxid heißen Trägern in einem Lawinendurchbruch ausgesetzt ist, der vorzugsweise in diesem Bereich der Grenzschichtkrümmung auftritt. Dadurch werden Schaden an dem Gate-Oxid vermieden und die Robustheit des Bauteils wird vergrößert.Like this in Pig. 8a, encloses the polysilicon layer 91 the ends of the drain regions, such as, for example, region 81. According to the invention, ends the gate oxide above the channel and drain regions, such as above region 72b, just before the Point at which the polysilicon gate 91 begins to curve. This prevents the gate oxide from being exposed to hot carriers in avalanche breakdown, which is preferred occurs in this area of the boundary layer curvature. This avoids damage to the gate oxide and the robustness of the component is increased.

Es ist weiterhin eine übliche Feldoxidschicht 93 in Fig. 8 vorgesehen, die sich über die gesamte Oberfläche des Bauteils erstreckt und die eine Dicke von beispielsweise 1,2/um aufweist. Unter Verwendung üblicher Verarbeitungstechniken werden die Oxid-Schichten in geeigneter Weise geöffnet und die Drain-Elektroden unter Einschluß der Drain-Finger 5^ und 55 sowie die Source-Elektrodenstreifen 56 werden in der gezeigten Weise abgeschieden. Es sei darauf hingewiesen, daß eine einzige Metallbahn über die Oberfläche des Bauteils abgeschieden werden kann, um einen Kontakt mit den Oberflächenbereichen des Chips herzustellen, die durch die Fenster in dem Maskierungs-Oxid freiliegen, und das Metall kann dann maskiert und auf das endgültige gewünschte Muster geschnitten werden, wie dies beispielsweise in Fig. 5 und in Fig. 8 gezeigt ist.A conventional field oxide layer 93 is also shown in FIG. 8 is provided, which extends over the entire surface of the component and which has a thickness of, for example 1.2 / µm. Using standard processing techniques the oxide layers are opened in a suitable manner and the drain electrodes including the Drain fingers 5 ^ and 55 and the source electrode strips 56 are deposited as shown. Be it advised that a single sheet of metal can be deposited over the surface of the component in order to make contact with the surface areas of the chip through the windows in the masking oxide and the metal can then be masked and cut to the final desired pattern like this is shown in FIG. 5 and FIG. 8, for example.

Der sich ergebende Feldeffekttransistor stellt einen neuartigen lateralen bidirektional leitenden Feldeffekttransistor (BOSFET) dar, bei dem eine relativ hohe Spannung zwischen den Drain-Elektroden 50 und 51 angelegt werden kann. Wenn eine geeignete niedrige Spannung, beispielsweise von einer Niederspannungsquelle, an die PoIysilizium-Gates 90 und 91 angelegt wird, werden die darunterliegenden Kanäle 72a und 72b über die volle Fläche des Plättchens nach Fig. 5 invertiert, so daß ein Strom von den Drain-Anschlüssen 50 durch die invertierten Kanal-Bereiche zu den Source-Fingern, wie beispielsweise dem Source-Finger 56, fließt. Der Strom fließt dann von dem Source-Finger 56 auf der anderen Hälfte des Bauteils wiederum durch die invertierten darunterliegenden Kanäle in die Finger des Drain-Anschlusses 51> um einen stromleitenden Pfad zwischen den beiden Drain-Elektroden auszubilden. Es sei darauf hingewiesen, daß das Bauteil ein Hochspannungsbauteil· ist, weil lediglich eine sehr kleine Spannungsdifferenz zwischen dem Polysiliziurn-Gate 90, 91 und den Source-Fingern, wie beispielsweise dem Finger 56, auftritt, die auf einer Substrat-Bezugsspannung festgehalten werden. Daher treten lediglich weniger Volt jemals längs der dünnen Oxid-Schicht auf, die über den Kanal-Bereichen 72a und 72b liegt, selbst wenn eine sehr hohe Spannung zwischen den Drain-Elektroden 50 und 51 auftritt. The resulting field effect transistor represents a new type of lateral bidirectional conducting field effect transistor (BOSFET) in which a relatively high voltage is applied between the drain electrodes 50 and 51 can. When a suitable low voltage, for example from a low voltage source, is applied to the polysilicon gates 90 and 91 are applied, the ones below become Channels 72a and 72b inverted over the full area of the plate of FIG. 5 so that a current of the drain terminals 50 through the inverted channel regions to the source fingers, such as the source finger 56, flows. The current then flows from that Source finger 56 on the other half of the component in turn through the inverted underlying channels into the fingers of the drain terminal 51> to form a conductive path between the two drain electrodes. It should be pointed out that the component is a high-voltage component because it is only a very small one Voltage difference between the polysilicon gate 90, 91 and the source fingers, such as finger 56, occurs held at a substrate reference voltage. Hence, only fewer volts ever occur along the thin oxide layer overlying the channel regions 72a and 72b, even if a very high one Voltage occurs between the drain electrodes 50 and 51.

Entsprechend hat das neuartige erfindungsgemäße Bauteil eine allgemeine Anwendbarkeit als Wechselspannungs- oder Gleichspannungs-Schalter-Leistungs-MOSFET. Der Nenn-Strom des Bauteils ist selbstverständlich lediglich durch die effektive Breite der Kanäle 72a und 72b begrenzt, und beiAccordingly, the novel component according to the invention has general applicability as an alternating voltage or DC switch power MOSFET. The nominal current of the component is of course only limited by the effective width of the channels 72a and 72b, and at

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einem Bauteil der für Fig. 2 beschriebenen Größe von ungefähr 1,775 x 2,3 nun beträgt der Nenn-Strom ungefähr 200 mA. Die Schwellwertspannung des Bauteils ist aufgrund des dünnen Gate-Oxids extrem niedrig und beträgt ungefähr 1 V, wobei ein volles Einschalten in einem Bereich zwischen 2 und 2,5 V auftritt. Der Durchlaßwiderstand des Bauteils ist ebenfalls relativ niedrig und ist beispielsweise kleiner als ungefähr 25 Ohm.a component of the size described for FIG. 2 of approximately 1.775 x 2.3 now the nominal current is approximately 200 mA. The threshold voltage of the device is extremely low due to the thin gate oxide and is approximately 1V, with full turn-on occurring in a range between 2 and 2.5V. The forward resistance of the Component is also relatively low and is, for example, less than about 25 ohms.

Der Abstand zwischen den Drain-Fingern, wie beispielsweise den Drain-Fingern 54- und 55, bei der dargestellten Ausführungsform entspricht einem Mittenabstand von 0,2 mm. Die Breite des P(+)-Bereiches 72 kann ungefähr 0,025 mm betragen. Bei einer Anordnung dieser Art wurde festgestellt, daß die laterale Feldbeanspruchung zwischen irgendeinem Drain-Bereich, wie beispielsweise den Bereichen 81 oder 80, und dem P(+)-Bereich 72 sehr gut entlang der Oberfläche der Halbleiterscheibe unmittelbar unterhalb des Feld-Oxids 93 verteilt ist. Das heißt, daß die Äquipotential-Linien entlang der Oberfläche gleichförmig verteilt sind. Entsprechend werden örtliche Durchbrüche aufgrund von hoher örtlicher Feldbeanspruchung an der Oberfläche vermieden.The distance between the drain fingers, such as drain fingers 54 and 55, in the one shown Embodiment corresponds to a center-to-center distance of 0.2 mm. The width of the P (+) region 72 can be approximately 0.025 mm. In an arrangement of this type was found that the lateral field stress between any drain region, such as the regions 81 or 80, and the P (+) region 72 very well along the surface of the semiconductor wafer immediately below of the field oxide 93 is distributed. That is, the equipotential lines are uniform along the surface are distributed. Accordingly, local breakthroughs due to high local field stress on the Surface avoided.

Die soweit beschriebene neuartige BOSFET-Struktur ist sehr gut für eine Integration der Diode 35 und des PNP-Transistors 36 in dem Bereich B nach Fig. 5 geeignet. Das Grenzschichtmuster, das in dem Bereich B verwendet wird, ist ausführlich in den Fig. 7 und 9 gezeigt. Unter Bezugnahme auf die Fig. 7 und 9 ist zu erkennen, daß der N(-)-Bereich 71 eine vergrößerte P(+)-Diffusion 110 aufweist, die zur gleichen Zeit mit der P(+)-Diffusion 72The novel BOSFET structure described so far is very good for an integration of the diode 35 and the PNP transistor 36 in the area B of FIG. 5 suitable. That Interface pattern used in area B is shown in detail in Figs. In reference to 7 and 9 it can be seen that the N (-) region 71 has an enlarged P (+) diffusion 110, those at the same time with the P (+) diffusion 72

hergestellt wird. Es ist darauf hinzuweisen, daß in Fig. 7 die P(+)-Diffusion 72 N(+)-Streifen 82 und 83 enthält, die identisch zu denen sind, die unter dem Source-Streifen 56 in. Fig. 8 liegen, wobei die N( + )-Streifen nach Fig. 7 unter den eine kleinere Länge aufweisenden Source-Streifen auf jeder Seite des Bereiches B nach Fig. 5 liegen. Zu dem Zeitpunkt, zu dem die P-Diffusion 72a und 72b ausgebildet wird, werden auch P-Diffusionen 111 und 112 innerhalb des F(-)-Rahmens ausgeführt, der innerhalb des rechteckigen P(+)-Ringes 110 nach Fig. 7 freiliegt. Ein N(+)-Kontakt-Bereich 113 und ein N(+)-Bereich 114 werden gleichzeitig mit den N(+)-Bereichen 82 und 83 ausgebildet. will be produced. It should be noted that in Fig. 7 the P (+) diffusion 72 contains N (+) stripes 82 and 83, which are identical to those underlying the source strip 56 in FIG. 8, with the N (+) strips after 7, under the shorter length source strips on either side of area B of FIG. At the time when the P diffusion 72a and 72b is formed, P diffusions 111 and 112 are also carried out within the F (-) frame that occurs within the rectangular P (+) - ring 110 of Fig. 7 is exposed. An N (+) contact area 113 and an N (+) area 114 become formed simultaneously with the N (+) regions 82 and 83.

Die Schaltung und das Grenzschichtmuster gemäß Fig. 7 sind in Fig. 9 gezeigt. Die Diode 35 ist durch die PN-Grenzschicht definiert, die zwischen dem P-Bereich 111 und dem N(+)-Bereich 114· ausgebildet ist. Der N( + )-Bereich 114- ist elektrisch mit dem Polysilizium-Gate-Gitter verbunden, das mit dem Gate-Kissen 61 nach Fig. 5 verbunden ist. Die Anode der Diode 35 ist elektrisch mit dem N(+)-Bereich 113 und dann mit dem positiven Anschluß des Eingangskreises des Relais verbunden.The circuit and interface pattern of FIG. 7 are shown in FIG. The diode 35 is through the PN junction which is formed between the P region 111 and the N (+) region 114 ·. The N (+) region 114- is electrical to the polysilicon gate grid connected to the gate pad 61 of FIG. The anode of the diode 35 is electrical with the N (+) region 113 and then connected to the positive terminal of the input circuit of the relay.

Der PNP-Transistor 36, der ein Transistor mit sehr hoher Verstärkung ist, ist aus dem P-Bereich 112, dem N(-)-Körper 71 und dem P(-)-Kö'rper 70 gebildet. Die Kollektorelektrode ist elektrisch durch den umlaufenden P(+)-Ring 110 verbunden, der mit dem P(-)-Körper verbunden ist, wie dies dargestellt ist. Der Ring 110 ist dann elektrisch mit der Substrat-Elektrode und mit dem negativen Anschluß des Photostapel-Einganges verbunden. Es sei bemerkt, daßThe PNP transistor 36, which is a very high gain transistor, is formed from the P region 112, the N (-) body 71 and the P (-) body 70. The collector electrode is electrically connected by circumferential P (+) ring 110 which is connected to the P (-) body as shown. The ring 110 is then electrically connected to the substrate electrode and to the negative terminal of the photo stack input. It should be noted that

die Ausbildung des PNP-Transistors in idealer Weise für die Schritte geeignet ist, die zur Herstellung des BOSFET-Bauteils verwendet werden, und daß ein eine sehr hohe Verstärkung aufweisender Transistor von Natur aus gebildet wird.the formation of the PNP transistor in an ideal way for the steps used to manufacture the BOSFET device are appropriate and that a very high gain transistor is naturally formed.

Der Widerstand 37 nach Fig. 1 kann auf dem Plättchen in irgendeiner gewünschten Weise ausgebildet werden. Vorzugsweise kann, wie dies in Fig. 10 gezeigt ist, der Widerstand den Außenumfang des Plättchens nach Fig. 5 umgeben und eine Länge von beispielsweise 2,5 bis 5 nim aufweisen, um einen Widerstand zu erzeugen, der einen Widerstandswert von 1 bis 5 megOhm aufweist. Die Widerstandsanschlüsse werden vorzugsweise unter dem Gate-Kissen 61 und in einem P(+)-Umfangsbereich 13O ausgebildet, der zusammen mit der Ausbildung der P(+)-Bereiche 72 ausgebildet wird.Resistor 37 of Figure 1 can be formed on the die in any desired manner. Preferably As shown in FIG. 10, the resistor can surround the outer circumference of the plate according to FIG. 5 and have a length of, for example, 2.5 to 5 nm, to create a resistor that has a resistance of 1 to 5 megOhms. The resistor connections are preferably formed below the gate pad 61 and in a P (+) circumferential area 130 that together is formed with the formation of the P (+) regions 72.

Fig. 10 zeigt schematisch in Form einer gestrichelten Linie 13I eine Draufsicht auf einen N(-)-Streifen-Bereich 132, der sich um den Plattchenumfang herum erstreckt und dessen Enden durch den P(+)-Bereich 13O getrennt sind, wie dies in Fig. 11 gezeigt ist. Der Streifen 132 kann eine Breite von beispielsweise 15/um aufweisen. Er ist mit N( + )-Endkissen 133 und 134· versehen, die elektrisch mit geeigneten Anschlüssen 135 bzw. 136 (Fig. 11) verbunden sind, die dann mit geeigneten Potentialknoten innerhalb des Plättchens verbunden sind. Es sei bemerkt, daß die N( + )-Bereiche 133 und 134- gegenüber dem P( + )-Bereich 130 aufgrund ihrer Eigenart eine Zener-Diode 140 (Fig. 11) bilden, die eine Zener-Spannung von 10 bis 12 V aufweist .FIG. 10 shows schematically in the form of a dashed line 13I a plan view of an N (-) strip area 132, which extends around the plate circumference and whose ends are separated by the P (+) region 13O, as shown in FIG. The strip 132 can have a width of, for example, 15 / µm. He is provided with N (+) end pads 133 and 134 · which are electrical are connected to suitable connections 135 and 136 (FIG. 11), which then are connected to suitable potential nodes within of the plate are connected. It should be noted that the N (+) regions 133 and 134- are opposite to the P (+) region 130 due to its peculiarity a Zener diode 140 (Fig. 11), which has a Zener voltage of 10 to 12 V.

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Die neuartige BOSFET-Struktur kann auf andere Weise ausgeführt werden. Die Fig. 12 und 13 zeigen eine zweite Ausführungsform des Grenzschichtmusters, das zur Ausführung des BOSPET verwendet werden könnte. Das Grenzschichtmuster nach den Fig. 12 und 13 könnte mit dem der Fig. 8 verglichen werden, und gleiche Bezugsziffern identifizieren identische Teile. Der wesentliche Unterschied zwischen der Anordnung nach Fig. 8 und der nach den Fig. 12 und 13 besteht darin, daß die Drain-Bereiche D1 und D2 vollständig die Form von ineinander verschränkten Fingern aufweisen. Der P(+)-Bereich 72 nach Fig. 8 ist aus zwei getrennten seitlich in Abstand voneinander angeordneten Abschnitten 15O und 151 in Fig. 13 gebildet, wobei ein einziger N(+)-Bereich 152 in der Mitte zwischen diesen angeordnet ist und mit dem Source-Streifen 56 verbunden ist. W(+)-Bereiche 160 und 161 sind dann in den P-Bereichen 150 und 15I ausgebildet, um zwei Kanäle in jedem der P-Bereiche 150 und 151 auszubilden, die mit Paaren von Polysilizium-Gates 162, 163 bzw. 164, 165 zusammenwirken (Fig. 12 und 13). Die Gates 162, 163 und 164, 165 sind periodisch mit den Gate-Metallstreifen 1?0 bzw. 171 verbunden. The novel BOSFET structure can be implemented in other ways. Figs. 12 and 13 show a second Embodiment of the interface pattern that could be used to implement the BOSPET. The boundary layer pattern according to FIGS. 12 and 13 could with that of the 8, and like reference numerals identify identical parts. The main difference between the arrangement according to FIG. 8 and that according to FIGS. 12 and 13 is that the drain regions D1 and D2 completely in the shape of interlaced fingers. The P (+) region 72 of FIG. 8 is made up of two separate laterally spaced apart sections 150 and 151 in FIG. 13, wherein a single N (+) - region 152 is arranged in the middle between these and connected to the source strip 56 is. W (+) regions 160 and 161 are then formed in P regions 150 and 15I to form two channels in each of the Form P-regions 150 and 151 which cooperate with pairs of polysilicon gates 162, 163 and 164, 165, respectively (Figures 12 and 13). The gates 162, 163 and 164, 165 are periodically connected to the gate metal strips 10 and 171, respectively.

Fig. 14 zeigt eine Schaltung, die in das x^eiter oben be-.schriebene BOSFET-Plättchen einintegriert werden kann, wobei die Schaltung gegenüber der Schaltung nach Fig. 1 Vorteile hinsichtlich einer vergrößerten Abschaltgeschwindigkeit und einer Unabhängigkeit von einem unerwünschten Einschalten aufgrund eines hohen Wertes von dV/dt aufweist. Den Bauteilen nach Fig. 1 entsprechende Bauteile sind in Fig. 14 mit den gleichen Bezugsziffern bezeichnet.FIG. 14 shows a circuit which is incorporated into the above-described BOSFET platelets can be integrated, the circuit being compared to the circuit according to FIG Advantages in terms of an increased shutdown speed and independence from an undesired Switch on due to a high value of dV / dt. Corresponding to the components according to FIG Components are denoted by the same reference numerals in FIG.

Die Hochgeschwindigkeits-Abschaltschaltung nach Fig. 14 besteht aus einem NHT-Transistör 200, einem P-Kanal-MOSFET 201 lind einem Widerstand 202. Diese Bauteile bilden eine rückgekoppelte Abschaltschaltung, die sicherstellt, daß die Spannung an der parasitären Gate-Substrat-Eigenkapazität C. der Spannung des Stapels 19 folgt und diese sogar nach unten zieht, wenn die Leuchtdiode 21 abschaltet. Sobald die Spannung des Stapels auf ungefähr 0,5 V unter die Gate-Spannung des Bauteils 24 fällt, schaltet der P-Kanal-MOSFET 201 ein und C. entlädt sich über den MOSFET 201 und den Basis-Emitter-Kreis des NPN-Transistors 200. Hierdurch wird der Transistor 200 eingeschaltet, um den Stapel 19 zu entladen und um den MOSFET 201 während des Entladungsvorganges eingeschaltet zu halten. Es sei darauf hingewiesen, daß die Bauteile 35, 200, 201 und 202 in sehr einfacher Weise in das BOSFET-Plättchen integriert werden können.The high-speed switch-off circuit according to FIG. 14 consists of an NHT transistor 200, a P-channel MOSFET 201 and a resistor 202 . Follows the voltage of the stack 19 and even pulls it down when the light-emitting diode 21 switches off. As soon as the voltage of the stack falls to approximately 0.5 V below the gate voltage of component 24, P-channel MOSFET 201 switches on and C. discharges through MOSFET 201 and the base-emitter circuit of the NPN transistor 200. As a result, the transistor 200 is switched on in order to discharge the stack 19 and in order to keep the MOSFET 201 switched on during the discharge process. It should be pointed out that the components 35, 200, 201 and 202 can be integrated into the BOSFET chip in a very simple manner.

Die Abschaltgeschwindigkeit des Schalterkreises nach Fig. 14 entspricht der Abschaltgeschwindigkeit der Schaltung nach Fig. 1 mit einem Widerstand 37? der einen Widerstandswert von 470 kOhm aufweist. Die Schaltung nach Fig. 14 benötigt keinen derart niedrigen Widerstandswert für den Entladungswiderstand 37 und belastet daher den Photospannungs-Stapel nicht so stark. Hierdurch wird die Detektorempfindlichkeit und Einschaltgeschwindigkeit der Schaltung sowie die Abschaltgeschwindigkeit verbessert.The shutdown speed of the switch circuit according to FIG. 14 corresponds to the shutdown speed of the circuit according to Fig. 1 with a resistor 37? the one resistance value of 470 kOhm. The circuit according to Fig. 14 does not require such a low resistance value for the discharge resistor 37 and therefore stresses the photovoltage stack not so strong. This reduces the detector sensitivity and switch-on speed of the Circuit and shutdown speed improved.

Fig. 14 bildet weiterhin eine dynamische Wechselspannungs-Klemmschaltung zur dV/dt-Unterdrückung. Die verteilte Drain-Gate-Steuer- oder -Streukapazität C-nr. kann es einem ausreichend hohen Impulsstrom, der unter einemFigure 14 also forms an AC dynamic clamp circuit for dV / dt suppression. The distributed Drain-gate control or stray capacitance C-no. can there is a sufficiently high impulse current, which is below a

ausreichend hohen Wert von dV/dt zwischen den Anschlüssen 25 und 26 fließt, ermöglichen, den MOSFET 24 bei Fehlen eines Eingangssignals an den Anschlüssen 22 und 23 einzuschalten. Die Unterdrückungsschaltung schließt einen Widerstand 210, einen Kondensator 211 und einen NPF-Transistor 212 ein, die alle in das Leistungs-MOSFET-Plättchen integriert werden können. Der Widerstands-Kondensator-Teiler bewirkt ein Einschalten des Transistors 212 zum Erden des Verbindungsknotens zwischen den Kondensatoren C. und Cn p, wenn der Wert von dV/dt längs der An-Schlüsse 25 und 26 einen vorgegebenen Wert überschreitet. A sufficiently high value of dV / dt flows between the terminals 25 and 26, enable the MOSFET 24 to be switched on in the absence of an input signal at the terminals 22 and 23. The suppression circuit includes a resistor 210, a capacitor 211, and an NPF transistor 212, all of which can be incorporated into the power MOSFET die. The resistor-capacitor divider causes the transistor 212 to be switched on to ground the connection node between the capacitors C. and C n p when the value of dV / dt across the connections 25 and 26 exceeds a predetermined value.

In der Schaltung nach Fig. 14 betragen die Widerstandswerte der Widerstände 202 und 210 jeweils 1 megOhm und der Kondensator 211 weist eine Kapazität von 20 Picofarad auf.In the circuit of Fig. 14, the resistance values are the resistors 202 and 210 each have 1 megohm and the capacitor 211 has a capacitance of 20 picofarads on.

In den Fig. 15 und 16 ist die Ausgangs-Halbleiterscheibe zur Herstellung einer Photospannungs-Generator-Scheibe dargestellt, die in einem Stapel verwendet wird. Die relativen Abmessungen der Scheiben nach den Fig. 15 und 16 sowie in den weiteren Figuren sind unproportional vergrößert, um eine größere Klarheit zu erzielen. Die Scheibe nach Fig. 15 kann aus einem Material vom P-Typ mit hohem spezifischem Widerstand bestehen und die Scheibe ist so dünn wie möglich, xvobei sie jedoch noch ausreichend fest ist, um einem Brechen bei einer sorgfältigen Handhabung widerstehen zu können. Beispielsweise ist die Scheibe nach den Fig. I5 und 16 aus einem Block geschnitten, der durch Kristallzieh-Techniken aus einer Schwimmzone gebildet wurde und einen spezifischen Widerstand vom P-Typ vonIn Figs. 15 and 16 is the starting wafer for making a photovoltage generator disk to be used in a stack. The relative Dimensions of the disks according to FIGS. 15 and 16 and in the other figures are disproportionately enlarged, to get greater clarity. The disk of FIG. 15 may be made of a P-type material with a high resistivity and the disk is as thin as possible, but still strong enough is to be able to withstand breakage with careful handling. For example, the washer according to FIGS. 15 and 16 cut from a block formed by crystal pulling techniques from a swimming zone and a P-type resistivity of

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ungefähr 50 Ohm-cm aufweist. Dies ist ungefähr der höchste praktische Wert, der erzielt werden kann. Es können jedoch auch niedrigere spezifische Widerstände verwendet werden, wie sie "beispielsweise bei üblichem Solarzellen-Material vom P-Typ vorliegen, wie beispielsweise 1 bis 5 Ohm-cm. Die Verwendung eines Materials mit hohem spezifischem Widerstand verringert die Ausgangsspannung jeder Zelle, die schließlich aus der Scheibe hergestellt wird, doch steht ein höherer Kurzschlußstrom zur Verfugung.is approximately 50 ohm-cm. This is roughly the highest practical value that can be achieved. However, lower specific resistances can also be used as they "are present, for example, in conventional P-type solar cell material, such as 1 to 5, for example Ohm-cm. Using a high resistivity material will reduce the output voltage of each Cell that will eventually be made from the disk, but a higher short-circuit current is available.

Die verwendete Scheibe weist einen Durchmesser von ungefähr 50 mm und eine Dicke von ungefähr 0,1 mm auf, wobei diese Dicke die kleinste ist, deren Handhabung in einem kommerziellen Verfahren ohne übermäßiges Brechen möglich ist. Scheiben mit größerem Durchmesser, beispielsweise von 75 mm, könnten ebenfalls verwendet werden, doch müßte die Dicke größerer Scheiben ebenfalls vergrößert werden, beispielsweise auf 0,23 nim.The disc used has a diameter of approximately 50 mm and a thickness of approximately 0.1 mm, where this thickness is the smallest that can be handled in a commercial process without undue breaking is. Larger diameter disks, e.g. 75 mm, could also be used, but would have to the thickness of larger slices can also be increased, for example to 0.23 nm.

Die oberen und unteren Oberflächen der Scheibe 320 nach den Fig. 15 und 16 werden durch aufgewachsene Oxid-Schichten 321 und 322 oxidiert, die jeweils eine Dicke von ungefähr 0,4- /um aufweisen. Eine übliche Photolack-Maskierungsschicht 323 wird dann über der Oxid-Schicht 322 nach Fig. 17 ausgebildet. Die Scheibe wird dann in üblicher Weise geätzt, um die nicht-maskierten Oxid-Schichten 322 zu entfernen, während die Oxid-Schicht 321 intakt bleibt, wie dies in Fig. 18 gezeigt ist.The top and bottom surfaces of the disk 320 follow 15 and 16 are through grown oxide layers 321 and 322 oxidized, each one thickness of about 0.4 µm. A common photoresist masking layer 323 is then formed over oxide layer 322 of FIG. The disc will then be in usually etched to remove the unmasked oxide layers 322 while the oxide layer 321 remains intact as shown in FIG.

Danach wird ein Bor enthaltender Träger zumindest auf die untere freiliegende Oberfläche der Scheibe 320 nach Fig. 18 aufgebracht und das Bor wird dann in die ScheibeThereafter, a boron-containing carrier is applied to at least the lower exposed surface of the disk 320 according to FIG. 18 is applied and the boron is then put into the disc

eingetrieben, um den P(+)-Bereich 330 nach Fig. 19 zu bilden. Der verwendete Eintreibschritt erfolgt über 10 Stunden bei 1250 0C und bis das Bor bis zu einer Tiefe von ungefähr 0,025 mm eindiffundiert ist. Das Eintreiben in Fig. 19 wird durchgeführt, bis ein spezifischer Oberflächenwiderstand von ungefähr 50 Ohm pro Quadrat erreicht ist. Es sei bemerkt, daß die Oxid-Schicht 321 während der Borvorabscheidungs- und -eintreibschritte als Maske wirkt. Weiterhin wächst während des Eintreibens des Bors eine Oxid-Schicht 331 mit einer Stärke von ungefähr 1/um auf der unteren Oberfläche der Scheibe nach Fig. 19 auf.driven to form the P (+) region 330 of FIG. The driving-in step used takes place over 10 hours at 1250 ° C. and until the boron has diffused in to a depth of approximately 0.025 mm. The driving in Figure 19 is carried out until a surface resistivity of approximately 50 ohms per square is achieved. It should be noted that oxide layer 321 acts as a mask during the boron pre-deposition and drive-in steps. Furthermore, an oxide layer 331 with a thickness of approximately 1 / µm grows on the lower surface of the disk according to FIG. 19 while the boron is being driven in.

Danach, und wie dies in Fig. 20 gezeigt wird, wird eine Photolack-Schicht 332 auf die Oberfläche der Oxid-Schicht 331 aufgebracht und die nicht-maskierte Oxid-Schicht 321 wird von der oberen Oberfläche der Scheibe in Fig. 20 entfernt.Thereafter, and as shown in Fig. 20, a photoresist layer 332 is applied to the surface of the oxide layer 331 is applied and the unmasked oxide layer 321 is removed from the top surface of the wafer in FIG removed.

Danach wird eine äußerst starke E(+)-Vorabscheidung und ein Eintreibschritt unter "Verwendung einer POCl^-Quelle verwendet, um einen 1T( + )-Bereich 333 in der unmaskierten Oberfläche zu bilden. Um den N(+)-Bereich 333 in die obere Oberfläche der Scheibe 320 einzudiffundieren, wird ein phosphorhaltiges Quellenmaterial auf der Scheibe bei 1125 C für 2 Stunden vorabgeschieden, bis der Flächenwiderstand mit ungefähr 0,8 Ohm pro Quadrat gemessen wird. Danach wird die Verunreinigung für 10 Stunden bei ungefähr 1200 0C eingetrieben. Hierdurch wird der N(+)-Bereich 333 bis zu einer Tiefe von ungefähr 0,025 mm eingetrieben. Das Eintreiben wird unterbrochen, wenn der spezifische Widerstand an der N(+)-Oberfläche der ScheibeThereafter, an extremely heavy E (+) pre-deposition and drive-in step using a "POCl ^ source" is used to form a 1T (+) region 333 in the unmasked surface. Around the N (+) region 333 in FIG To diffuse the top surface of disk 320, a phosphorus-containing source material is pre-deposited on the disk at 1125 ° C. for 2 hours until the sheet resistance is measured to be approximately 0.8 ohms per square, after which the contaminant is driven in at approximately 1200 ° C. for 10 hours . range up to a depth of about 0.025 mm driven 333, the driving is interrupted, when the resistivity at the N (+) - - in this way, the N (+) is. surface of the disk

3502Ϊ603502Ϊ60

ungefähr 0,5 Ohm pro Quadrat beträgt. Es sei bemerkt, daß dieser spezifische Oberflachenwiderstand von 0,5 Ohm pro Quadrat äußerst hoch ist und durch das Vorhandensein vonis approximately 0.5 ohms per square. It should be noted that this specific surface resistance of 0.5 ohms per Square is extremely high and due to the presence of

20 320 3

mehr als ungefähr 1 χ 10 Phosphor-Ionen pro cur an der Scheibenoberfläche erzielt wird. Tatsächlich könnte diemore than about 1 χ 10 phosphorus ions per cur at the Disc surface is achieved. In fact, the

20 Phosphor-Ionen-Konzentration bis zu 2 χ 10 Ionen pro cnr betragen, was angenähert die Grenze fur eine feste Lösung darstellt.20 phosphorus ion concentration up to 2 χ 10 ions per cnr, which is approximately the limit for a solid solution.

Diese neuartige N(+)-Diffusion ruft eine Vergrößerung der Lebensdauer des P(-)-Bereiches 320 hervor, weil die Phosphor-Ionen als Getter für Metall-Ionen in dem Silizium-Körper wirken. Weiterhin ist der Schritt der Ausbildung des extrem stark dotierten N(+)-Bereiches 333 der letzte Verfahrensschritt für die Bildung des Grenzschichtmusters und ermöglicht die Verwendung einer Aluminiumfolie oder eines Aluminiumeutektikums als Mittel zum Zusammenlegieren einer großen Anzahl von Scheiben in einen Stapel. Das heißt, daß das Aluminium die N(+)-Schichten 333 nicht in einen P-Leitfähigkeitstyp umwandelt. Danach werden gemäß Fig. 22 alle Oxide von der Scheibe nach Fig. 21 entfernt, beispielsweise durch die Verwendung eines 6:1-Fluorwasserstoff-0xid-Ätzmittels.This novel N (+) diffusion causes an enlargement of the Lifetime of the P (-) - region 320 because the Phosphorus ions act as getter for metal ions in the silicon body. Furthermore, the step is the Formation of the extremely heavily doped N (+) region 333 is the last process step for the formation of the boundary layer pattern and enables an aluminum foil or an aluminum eutectic to be used as an agent for amalgamating a large number of disks into a stack. That is, the aluminum has the N (+) layers 333 does not convert to a P conductivity type. Thereafter, as shown in FIG. 22, all oxides are removed from the Fig. 21 wafer removed, for example by the use of a 6: 1 hydrogen fluoride oxide etchant.

Der nächste Schritt in dem Verfahren ist die Bildung des Stapels, wobei gemäß Fig. 23 zehn Scheiben unter Einschluß der Scheiben 340, 34-1 und 342 mit 0,025 mm starken Folien 3^3 zwischen den einzelnen Scheiben gestapelt werden. Unterschiedliche Anzahlen von Scheiben können gestapelt werden. Die Folien 343 sind vorzugsweise eutektische Aluminium-Silizium-Folien mit 88 Gew.-% Aluminium und 12 Gew.-% Silizium. 0,2 mm dicke Endplatten 344 und 3^5 sindThe next step in the process is to form the stack, as shown in FIG. 23, ten slices including of the discs 340, 34-1 and 342 with 0.025 mm thick Foils 3 ^ 3 are stacked between the individual discs. Different numbers of discs can be stacked. The foils 343 are preferably eutectic Aluminum-silicon foils with 88% by weight aluminum and 12 % Silicon by weight. 0.2mm thick end plates 344 and 3 ^ 5 are

auf den gegenüberliegenden Enden des Stapels aufgestapelt und können aus reinem Aluminium bestehen. Es ist darauf hinzuweisen, daß dann, wenn die Platten 34-4- und 34-5 aus einem eutektischen Aluminium-Silizium-Material bestehen, die unmittelbar benachbart zu den Platten 34-4 und 34-5 angeordneten Folien fortgelassen werden können. Die Platten und 34-5 können auch aus Silizium bestehen.stacked on opposite ends of the stack and can be made of pure aluminum. It's on it to point out that when panels 34-4- and 34-5 are off a eutectic aluminum-silicon material, which are arranged immediately adjacent to the plates 34-4 and 34-5 Slides can be omitted. The plates and 34-5 can also be made of silicon.

Der gesamte Stapel wird dann in irgendeiner geeigneten Weise unter leichtem Druck gehalten und in eine geeignete Vorrichtung zum Zusammenlegieren des Stapels gebracht. Beispielsweise kann der Stapel in einen Bandofen unter Verwendung einer Stickstoffgasspülung gebracht werden. Der Ofen könnte eine Temperatur aufweisen, die einen Spitzenwert von 800 0C für ungefähr 5 Minuten über die gesamte Bewegungszeit durch den Ofen von 4-5 Minuten hervorruft. Es können weiterhin übliche Legierungsoberflächen verwendet werden.The entire stack is then held under slight pressure in any suitable manner and placed in a suitable device for alloying the stack together. For example, the stack can be placed in a belt furnace using a nitrogen gas purge. The oven could have a temperature that causes a peak of 800 ° C. for approximately 5 minutes over the total time of movement through the oven of 4-5 minutes. Customary alloy surfaces can also be used.

Nach dem Legieren des Stapels wird dieser in Stäbe oder Stapel mit gewünschten Abmessungen getrennt, wobei diese Stäbe durch ein Schneiden durch den Stapel in einer Richtung parallel zu seiner Achse gebildet werden. Fig. 24-zeigt einen aus dem Stapel nach Fig. 23 gebildeten Stab, der mit Hilfe irgendeiner geeigneten üblichen Einfachoder Mehrfach-Klingensäge geschnitten wurde. Der Stab nach Fig. 24- weist typische Abmessungen mit einer Breite von ungefähr 0,5 mm und einer Länge von ungefähr 1,5 mm auf. Die Stabhähe ist durch die Gesamthöhe der zehn Siliziumscheiben und der Verbindungsfolien bestimmt, die den Stab bilden, und diese Höhe beträgt ungefähr 2,54-mm. After alloying the stack, it is separated into bars or stacks with the desired dimensions, these Rods are formed by cutting through the stack in a direction parallel to its axis. Fig. 24 shows a rod formed from the stack of FIG. 23, which can be formed by any suitable conventional simple or Multiple blade saw was cut. The rod 24- has typical dimensions of a width of approximately 0.5 mm and a length of approximately 1.5 mm on. The rod height is determined by the total height of the ten silicon wafers and the connecting foils form the rod, and this height is approximately 2.54-mm.

Andere Breiten- und Längenabmessungen und eine andere Anzahl von Scheiben pro Stapel könnten verwendet werden. Entsprechend könnten auch Stabeleraente von 1,0 χ 0,375 mm verwendet werden. Es sei insbesondere darauf hingewiesen, daß die Höhe von 2,54 mm für den Stab mit zehn Scheiben so klein ist, daß der Abstand von einer Leuchtdiode, die 0,76 mm von dem Mittelpunkt des Stapels entfernt angeordnet ist, für die einzelnen Scheibenelemente des Stapels nicht wesentlich unterschiedlich ist.Different width and length dimensions and different numbers of slices per stack could be used. Correspondingly, rods of 1.0 χ 0.375 mm could also be used be used. It should be particularly noted that the height of 2.54 mm for the rod with ten disks is so small that the distance from a light emitting diode is placed 0.76 mm from the center of the stack is, is not significantly different for the individual disc elements of the stack.

Ein Photospannungs-Stab nach Fig. 24 kann dann in eine Photospannungs-Trennschaltung eingebaut werden, wie dies in den Fig. 25 und 26 gezeigt ist. In den Fig. 25 und 26 ist eine Halterungsgrundplatte 350 gezeigt, die in geeigneter Weise den Stab 351 nach Fig. 24 haltert, wobei sich Elektroden 352 und 353 von den oberen und unteren Elektroden 3^5 bzw. 344 erstrecken. Eine übliche Leuchtdiode 360 mit Elektroden 361 und 362 ist vorzugsweise durch eine Infrarot-Leuchtdiode gebildet, die auf der Halterungsgrundplatte 35Ο allgemein gegenüber dem Stab zentriert, jedoch im Abstand von diesem angeordnet ist, wobei der Abstand beispielsweise 0,76 mm beträgt, um die gewünschte dielektrische Isolation (3750 V) zwischen den Elektroden der Leuchtdiode und den Elektroden des Stapels zu erzielen. In den Fig. 25 und 26 ist die Gehäusehöhe etwas größer als ungefähr 1,5 mm und der Durchmesser ist etwas größer als ungefähr 60 mm, wobei der Durchmesser am oberen Ende des Gehäuses ungefähr 3>175 mm beträgt.A photovoltage bar as shown in Fig. 24 can then be incorporated into a photovoltage isolation circuit such as this is shown in Figs. 25 and 26, there is shown a mounting base 350 which may be used in a suitable manner 24, with electrodes 352 and 353 extending from the upper and lower electrodes 3 ^ 5 or 344 extend. A common light emitting diode 360 with electrodes 361 and 362 is preferably formed by an infrared light-emitting diode, which is on the mounting base plate 35Ο is generally centered with respect to the rod, but is arranged at a distance from it, where the distance is, for example, 0.76 mm in order to achieve the desired dielectric isolation (3750 V) between the To achieve electrodes of the light emitting diode and the electrodes of the stack. In Figs. 25 and 26, the case height is slightly larger than about 1.5mm and the diameter is slightly larger than about 60 mm, with the diameter at the top of the housing being about 3> 175 mm.

Die Baugruppe wird dann mit einem lichtdurchlässigen isolierenden Silikonkörper 370 abgedeckt, der für die Leuchtdiodenstrahlung durchlässig ist. Der SilikonkörperThe assembly is then covered with a translucent insulating silicone body 370 that is used for the LED radiation is permeable. The silicone body

370 wird dann mit einem reflektierenden Überzug 371 versehen. Vorzugsweise besteht der Überzug 371 aus Silikon mit der gleichen Zusammensetzung wie der Körper 370, enthält jedoch ein weißes reflektierendes Material, beispielsweise ein Titandioxid-Pulver, das in dem Silikonmaterial suspendiert ist. Die Verwendung von Silikon zum Suspendieren des Pulvers stellt ein Anhaften des Überzuges 371 an dem Silikonkörper 370 sicher.370 is then provided with a reflective coating 371. The coating 371 is preferably made of silicone of the same composition as body 370 but containing a white reflective material, for example a titanium dioxide powder suspended in the silicone material. The use of silicone for Suspending the powder ensures that the coating 371 adheres to the silicone body 370.

Fig. 27 zeigt eine Einzelheit des Stapels nach den Fig. 24, 25 und 26 und zeigt, wie Schaden durch die Trennsäge eine Änderung des Umrisses der Endplatten 3^4 und 345 herbeiführen. Insbesondere weisen diese Platten grob abgeschrägte und aufgerauhte Kanten, wie beispielsweise die Kanten 401 und 402 in der Platte 344, und Kanten 403 und 404 in der Platte 345, auf. Die Platten 344 und 345 sind dick genug, um alle Sägeschäden aufzunehmen, und die Sägeschäden erstrecken sich nicht bis zu den Grenzschichten in den den Endplatten benachbarten Scheiben. Die Platten 344 und 345 weisen weiterhin eine ausreichende Dicke oder einen Abstand auf, um leitende Epoxy-Massen 410 bzw. 411 aufzunehmen, die dazu verwendet v/erden können, den Stapel an den Endkanten von mit Abstand angeordneten Leiterrahmenelementen oder anderen Elektroden 412 bzw. 413 zu verkleben, ohne daß die Gefahr eines Kurzschlusses über die aktiven Grenzschichten benachbart zu den Endplatten besteht.27 shows a detail of the stack according to FIGS. 24, 25 and 26 and shows how damage from the cutoff saw a change in the outline of the endplates 3 ^ 4 and 345 bring about. In particular, these panels have roughly beveled and roughened edges, such as the Edges 401 and 402 in panel 344, and edges 403 and 404 in panel 345. Plates 344 and 345 are thick enough to take up any saw damage and the saw damage does not extend to the boundary layers in the disks adjacent to the end plates. The plates 344 and 345 also have sufficient Thick or spaced to make conductive epoxy compounds 410 and 411, respectively, which can be used to v / ground the stack at the end edges of spaced apart To glue lead frame elements or other electrodes 412 or 413 without the risk of a short circuit exists across the active boundary layers adjacent to the end plates.

Claims (1)

Patentanwälte Dipl.-lng. Curt WallachPatent attorneys Dipl.-lng. Curt Wallach Europäische Patentvertreter Dipl.-lng. Günther KochEuropean patent representative Dipl.-lng. Günther Koch European Patent Attorneys 3 5 Q ? 1 R 0 DiP'--Phys· DrTino HaibachEuropean Patent Attorneys 3 5 Q? 1 R 0 Di P '- Ph y s DrTino Haibach oju^iou Dipl.-lng. Rainer Feldkampoju ^ iou Dipl.-lng. Rainer Feldkamp D-8000 München 2 · Kaufingerstraße 8 · Telefon (O 89) 2 60 80 78 · Telex 5 29 513 wakai dD-8000 Munich 2 Kaufingerstraße 8 Telephone (O 89) 2 60 80 78 Telex 5 29 513 wakai d Datum:Date: Unser Zeichen: 18 082Our reference: 18 082 FestkörperrelaisSolid state relay Patentansprüche:Patent claims: Festkörperrelais mit Photospannungsbetätigung, mit einer Photοspannungs-Trennschaltung, die eine Leuchtdiode mit Ansteuer-Eingangsanschlüssen und eine Photοspannungssäule aufweist, die optisch mit der Leuchtdiode gekoppelt und elektrisch von dieser isoliert ist, wobei die Photοspannungssäule positive und negative Ausgangsanschlüsse aufweist, zwischen denen bei Beleuchtung durch die Leuchtdiode eine Spannung erzeugt wird, dadurch gekennzeichnet , daß ein bidirektionaler Ausgangs-Halbleiter-Feldeffekttransistor (24-) mit ersten und zweiten Leistungs-Ausgangsanschlüssen (25? 26), einem Gate-Anschluß und einem Substrat-Anschluß vorgesehen ist, der mehr als ungefähr 50 V zwischen seinen Ausgangsanschlüs-1 sen (25, 26) aushalten kann und bei Anlegen einer Spannung von mehr als ungefähr 1 V zwischen den Gate- und den Substrat-Anschlüssen in den leitfähigen Zustand geschaltet wird, daß ein Widerstand (37) mit einem Wert von mehr als ungefährSolid-state relay with photo voltage actuation, with a photo voltage isolating circuit, which has a light-emitting diode with control input connections and a photo voltage column that is optically coupled to the light-emitting diode and electrically isolated from it, the photo voltage column having positive and negative output connections, between which when illuminated by the A light-emitting diode generates a voltage, characterized in that a bidirectional output semiconductor field effect transistor (24-) with first and second power output connections (25-26), a gate connection and a substrate connection is provided which is more than approximately 50 V between its output connections 1 sen (25, 26) can withstand and when a voltage of more than approximately 1 V is applied between the gate and the substrate connections in the conductive state that a resistor (37) with a Worth more than about 100 kOhm längs der positiven und negativen Ausgangsanschlüsse der Photοspannungssäule (19) angeschaltet ist, daß eine Diode (35) mit ihrer Anode an den positiven Ausgangsanschluß der Photοspannungssäule und mit ihrer Kathode an den Gate-Anschluß angeschaltet ist, und daß ein eine hohe Verstärkung aufweisender Transistor (36) mit seiner Basis mit der Anode der Diode, mit seinem Emitter mit der Kathode der Diode (35) und mit seinem Kollektor mit dem Substrat-Anschluß verbunden ist, so daß die Erzeugung eines Ausgangssignals von der Photospannungssäule (19) eine ausreichende Leistung erzeugt, um den Feldeffekttransistor (24) mit hoher Geschwindigkeit einzuschalten, während, wenn die Ausgangsspannung der Photοspannungssäule (19) unter einen vorgegebenen Wert absinkt, der Transistor (36) mit hoher Verstärkung eingeschaltet wird, um die Eingangsimpedanz der Relaisschaltung zu verringern.100 kohms across the positive and negative output terminals the photo voltage column (19) is switched on is that a diode (35) with its anode on the positive output connection of the photo voltage column and its cathode is connected to the gate terminal, and that a high gain having transistor (36) with its base with the anode of the diode, with its emitter with the Cathode of the diode (35) and with its collector is connected to the substrate terminal, so that the generation of an output signal from the photovoltage column (19) generates sufficient power to power the field effect transistor (24) at high speed switch on, while when the output voltage of the photo voltage column (19) falls below a predetermined value decreases, the transistor (36) with high gain is turned on to reduce the input impedance the relay circuit to decrease. Festkörperrelais nach Anspruch 1, dadurch gekennzeichnet , daß der eine hohe Verstärkung aufweisende Transistor (36) ein PNP-Transistor ist.Solid-state relay according to Claim 1, characterized in that the one high Gain transistor (36) is a PNP transistor. Festkörperrelais nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Feldeffekttransistor (24), die Diode (35) und der PNT-Transistor (36) sowie der Widerstand (37) Bauteile sind, die in einem einzigen Siliziumplättchen integriert sind.Solid-state relay according to Claim 1 or 2, characterized in that the Field effect transistor (24), the diode (35) and the PNT transistor (36) and the resistor (37) components that are integrated in a single silicon wafer. 4-. Festkörperrelais nach Anspruch 1, 2 oder 3> dadurch gekennzeichnet, daß der Feldeffekttransistor (24) ein Metalloxid-Halbleiter-Feldeffekttransistor-Bauteil ist, das einen vernachlässigbaren Leckstrom im abgeschalteten Zustand und einen Durchlaßwiderstand zwischen den Leistungsanschlüssen (255 26) von weniger als ungefähr 25 Ohm aufweist.4-. Solid state relay according to claim 1, 2 or 3> characterized in that the field effect transistor (24) is a metal oxide semiconductor field effect transistor component which has a negligible leakage current when switched off and a forward resistance between the power connections (25 5 26) of less than approximately 25 ohms. 5· Feldeffekttransistor mit bidirektionaler Leitfähigkeit und isoliertem Gate, mit einem einen hohen spezifischen Widerstand aufweisenden Körper von einem ersten Leitfähigkeitstyp, dadurch gekennzeichnet , daß ein flacher, einen hohen spezifischen Widerstand aufweisender implan- * tierter Bereich vom entgegengesetzten Leitfähig- *'5 · Field effect transistor with bidirectional conductivity and insulated gate, with a high resistivity body of one first conductivity type, characterized in that a flat, high specific resistance having implant * tated area from the opposite conductivity * ' keitstyp durch Implantation und Eintreiben in eine * Oberfläche des Körpers gebildet ist, daß erste und zweite mit seitlichem Abstand angeordnete Drain-Bereiche des entgegengesetzten Leitfähigkeitstyps in dem implantierten Bereich ausgebildet sind, daß ein Mittelbereich des ersten Leitfähigkeitstyps in dem implantierten Bereich ausgebildet ist und in der Mitte zwischen den Drain-Bereichen in Abstand von diesen liegt und sich vollständig durch den implantierten Bereich hindurch erstreckt, daß Source-Bereiche des entgegengesetzten Leitfähigkeitstyps in der Oberfläche des Mittelbereichs ausgebildet sind und Kanalelemente in dem Mittelbereich bilden, die vom ersten Leitfähigkeitstyp zum entgegengesetzten Leitfähigkeitstyp invertiert werden können, daßtype by implantation and driving into a * Surface of the body is formed that first and second laterally spaced drain regions of the opposite conductivity type in the implanted region are formed that a central region of the first conductivity type in the implanted region is formed and in the middle between the drain regions at a distance of this lies and extends completely through the implanted area, the source areas of the opposite conductivity type are formed in the surface of the central region and forming channel elements in the central region which are of the first conductivity type to the opposite Conductivity type can be inverted that t. ■< t. ■ < isolierte Gate-Elemente oberhalb der Oberfläche des implantierten Bereiches angeordnet und mit den Kanalelementen ausgerichtet sind, daß eine Gate-Isolationsschicht zwischen den Kanalelementen und den Gate-Eiernenten angeordnet ist, daß erste und zweite Drain-Elektrodenelemente mit den ersten bzw. zweiten Drain-Bereichen verbunden sind, daß Source-Elektrodenelemente mit den Source-Bereichen und mit dem Mittelbereich verbunden sind und daß die Source-Elektrodenelemente benachbart zu den Gate-Elementen und von diesen isoliert angeordnet sind, so daß ein Strom bidirektional zwischen den Drain-Elektrodenelementen und durch die Source-Elektrode fließen kann, wenn die Kanalelemente durch eine Spannung an den Gate-Elementen invertiert sind.isolated gate elements above the surface of the implanted area and aligned with the channel elements that a gate insulation layer is arranged between the channel elements and the gate eggs that first and second Drain electrode elements are connected to the first and second drain regions, respectively, that source electrode elements are connected to the source regions and to the central region and that the source electrode elements adjacent to the gate elements and are arranged isolated therefrom, so that a current is bidirectional between the drain electrode elements and can flow through the source electrode when the channel elements are applied by a voltage the gate elements are inverted. 6. Bidirektionaler Feldeffekttransistor nach Anspruch 5, dadurch gekennzeichnet, daß der erste Leitfähigkeitstyp der P-Typ ist und daß der entgegengesetzte Leitfähigkeitstyp der N-Typ ist.6. Bidirectional field effect transistor according to claim 5, characterized in that the first conductivity type is P-type and that the opposite conductivity type is the N-type is. 7· Bidirektionaler Feldeffekttransistor nach den Ansprüchen 5 und 6, dadurch gekennzeichnet , daß der implantierte Bereich eine Tiefe von ungefähr 5/um aufweist.7 · Bidirectional field effect transistor according to the claims 5 and 6, characterized in that the implanted area has a depth of approximately 5 µm. 8. Bidirektionaler Feldeffekttransistor nach einem der Ansprüche 5 his 7? dadurch gekennzeichnet , daß die Gate-lsolationsschicht eine Dicke von ungefähr 700 A aufweist.8. Bidirectional field effect transistor according to one of claims 5 to 7? characterized that the gate insulation layer has a thickness of about 700 Å. 9. Bidirektionaler Feldeffekttransistor nach einem der Ansprüche 5 bis 8, dadurch gekennzeichnet , daß die Source-Elemente zwei mit Abstand angeordnete Source-Bereiche einschließen, die erste und zweite jeweilige Kanäle in dem Mittelbereich definieren.9. Bidirectional field effect transistor according to one of claims 5 to 8, characterized that the source elements have two Include spaced source regions, the first and second respective channels define in the central region. 10. Bidirektionaler Feldeffekttransistor nach Anspruch 9, dadurch gekennzeichnet, daß die lateralen Kanten des eine niedrigere Leitfähigkeit aufweisenden Teils des Mittelbereiches durch das gleiche Diffusionsfenster definiert werden wie die Source-Bereichselemente und damit mit den Source-Bereichselementen selbsttätig ausgerichtet sind.10. Bidirectional field effect transistor according to claim 9, characterized in that that the lateral edges of the lower conductivity part of the central region can be defined by the same diffusion window like the source area elements and thus automatically aligned with the source area elements are. 11. Bidirektionaler Feldeffekttransistor nach einem der Ansprüche 5 bis 10, dadurch gekennzeichnet , daß die Drain-Bereiche, der Mitterbereich und die Source-Bereichselemente parallele langgestreckte Streifen einschließen, die in Abstand voneinander angeordnet sind.11. Bidirectional field effect transistor according to one of claims 5 to 10, characterized that the drain regions, the central region and the source region elements are parallel include elongated strips that are spaced apart. 12. Bidirektionaler Feldeffekttransistor nach Anspruch 11, dadurch gekennzeichnet, daß dritte und vierte Drain-Bereiche auf entgegengesetzten Seiten des Mittelbereiches angeordnet und in Axialrichtung gegenüber den ersten und zweiten Drain-Bereichen versetzt sind, daß ein erster Teil der Länge des Mittelbereiches und seiner Source-Bereichselemente sich von einem Ende des12. Bidirectional field effect transistor according to claim 11, characterized in that that third and fourth drain regions are arranged on opposite sides of the central region and in Axial direction with respect to the first and second drain regions are offset that a first part the length of the central region and its source region elements extends from one end of the Mittelbereichs aus erstreckt, der zwischen den ersten und zweiten Drain-Bereichen angeordnet ist, während ein zweiter Teil dieser Länge sich von dem gegenüberliegenden Ende der Länge aus erstreckt, die zwischen den dritten und vierten Drain-Bereichen angeordnet ist, und daß dritte und vierte Drain-Elektrodenelemente mit den dritten und vierten Drain-Bereichen verbunden sind, wobei die ersten und zweiten Drain-Elektrodenelemente miteinander verbunden sind, um einen ersten gemeinsamen Leistungsanschluß zu bilden, während die dritten und vierten Drain-Bereiche miteinander verbunden sind, um einen zweiten gemeinsamen Leistungsanschluß zu bilden, so daß ein bidirektionaler Strom zwischen den ersten und zweiten Leistungsanschlüssen fließen kann, wenn die Kanalelemente invertiert sind.Extending central region disposed between the first and second drain regions, while a second portion of that length extends from the opposite end of the length which is arranged between the third and fourth drain regions, and that third and fourth drain electrode elements connected to the third and fourth drain regions, the first and second Drain electrode elements are connected to one another in order to have a first common power connection form, while the third and fourth drain regions are connected to each other to a second common Form power connection so that a bidirectional flow between the first and second Power connections can flow when the channel elements are inverted. 13· Bidirektionaler Feldeffekttransistor nach Anspruch 12, dadurch gekennzeichnet, daß die ersten und zweiten Drain-Bereiche Elemente eines ersten fingerförmigen Drain-Bereiches mit einer Vielzahl von Fingern sind, deren Querschnitt im wesentlichen identisch zu den ersten und zweiten Drain-Bereichen ist, daß die dritten und vierten Drain-Bereiche Elemente eines zweiten fingerförmigen Drain-Bereiches mit einer Vielzahl von Fingern sind, die im wesentlichen identisch zu den dritten und vierten Drain-Bereichen sind, und daß ein jeweiliger Mttelbereich und Source-Elemente und Kanal-Elemente zwischen jeweiligen Paaren von Fingern der ersten und zweiten fingerförmigen Drain-Bereiche13 · Bidirectional field effect transistor according to claim 12, characterized in that the first and second drain regions have elements a first finger-shaped drain region with a plurality of fingers, the cross section of which is essentially identical to the first and second drain regions that the third and fourth Drain areas are elements of a second finger-shaped drain area with a large number of fingers, which are substantially identical to the third and fourth drain regions, and that a respective one Middle area and source elements and channel elements between respective pairs of fingers of the first and second finger-shaped drain regions angeordnet sind.are arranged. 14-. Bidirektionaler Feldeffekttransistor nach einem der Ansprüche 5 his 13» dadurch gekennzeichnet , daß eine Diode und ein PNP-Transistor mit dem Halbleiterkörper integriert sind, daß die Diode einen in dem implantierten Bereich ausgebildeten Dioden-Bereich vom P-Typ und einen N-Typ-Bereich umfaßt, der in dem Dioden-Bereich vom P-Typ ausgebildet ist, daß der PNP-Transistor einen in dem implantierten Bereich ausgebildeten Transistor-Emitter-Bereich vom P-Typ aufweist, wobei der Basis-Bereich des PNP-Transistors aus dem implantierten Bereich besteht, und daß der Kollektorbereich des PNT-Transistors aus dem Körper vom P-Typ besteht.14-. Bidirectional field effect transistor according to one of the Claims 5 to 13 »characterized that a diode and a PNP transistor are integrated with the semiconductor body, that the diode, a P-type diode region and an N-type region formed in the implanted region which is formed in the P-type diode region that the PNP transistor is one in the implanted region having formed transistor emitter region of the P-type, wherein the base region of the PNP transistor from the implanted Area and that the collector area of the PNT transistor is made of the P-type body. 15· Bidirektionaler Feldeffekttransistor nach Anspruch 14, dadurch gekennzeichnet, daß ein Widerstand in den Körper integriert ist und daß der Widerstand aus einem isolierten, einen hohen spezifischen Widerstand aufweisenden Streifen besteht, der sich um zumindest einen Teil des Außenumfangs der Oberfläche des Körpers erstreckt.15 · Bidirectional field effect transistor according to claim 14, characterized in that a resistor is integrated into the body and that the resistor consists of an insulated, high resistivity strip, which extends around at least a portion of the outer periphery of the surface of the body. 16. Feldeffekttransistor mit bidirektionaler Leitfähigkeit und isoliertem Gate, gekennzeichnet durch einen Körper mit hohem spezifischem Widerstand von einem ersten Leitfähigkeitstyp, eine flache, einen hohen spezifischen Widerstand aufweisende Verarmungsschicht vom entgegengesetzten Leitfähigkeitstyp auf der Oberseite des Körpers,16. Field effect transistor with bidirectional conductivity and insulated gate, marked by a body with high resistivity of a first conductivity type, a flat, high resistivity depletion layer from the opposite Conductivity type on the top of the body, erste und zweite kolineare langgestreckte Drain-Bereiche vom entgegengesetzten Leitfähigkeitstyp, die in der Oberfläche der Verarmungsschicht ausgebildet sind, wobei ihre benachbarten Enden mit Abstand voneinander angeordnet sind, einen langgestreckten Mittelbereich vom ersten Leitfähigkeitstyp, der in der Oberfläche der Verarmungsschicht ausgebildet ist und sich parallel zu den ersten und zweiten Drain-Bereichen mit lateralem Abstand erstreckt und diese voneinander trennt, einen Source-Bereich vom ersten Leitfähigkeitstyp, der in der Oberfläche des Mittelbereiches ausgebildet ist und sich mit gleicher Strecke zu diesem erstreckt, wobei eine Kante des Source-Bereiches mit Abstand von einer Kante des Mittelbereiches angeordnet ist, um langgestreckte Kanal-Elemente zu bilden, die von dem entgegengesetzten Leitfähigkeitstyp zum ersten Leitfähigkeitstyp hin invertiert werden können, eine Gate-Isolationsschicht auf der Oberfläche des Körpers über den langgestreckten Kanal-Elementen, eine Gate-Elektrode, die oberhalb der Gate-Isolationsschicht angeordnet ist, und erste und zweite Drain-Elektroden, die mit den ersten und zweiten Drain-Bereichen verbunden sind, so daß ein Strom bidirektional zwischen den ersten und zweiten Drain-Elektroden fließen kann, wenn die Kanal-Elemente invertiert sind.first and second collinear elongate drain regions of opposite conductivity type, the are formed in the surface of the depletion layer with their adjacent ends spaced from each other are arranged, an elongated central region of the first conductivity type, which in of the surface of the depletion layer and is parallel to the first and second drain regions extends at a lateral distance and separates them from one another, a source region from the first Conductivity type which is formed in the surface of the central region and which is the same Distance to this extends, with an edge of the source region at a distance from an edge of the Central region is arranged to form elongate channel members leading from the opposite Conductivity type can be inverted to the first conductivity type, a gate insulation layer on the surface of the body over the elongated channel elements, a gate electrode, which is arranged above the gate insulating layer, and first and second drain electrodes, the are connected to the first and second drain regions so that a current is bidirectional between the first and second drain electrodes can flow when the channel elements are inverted. 17· Feldeffekttransistor nach Anspruch 16, dadurch gekennzeichnet, daß eine langgestreckte Source-Elektrode mit den Source-Bereichselementen verbunden ist, und daß die17 · Field effect transistor according to claim 16, characterized in that one elongated source electrode is connected to the source region elements, and that the Source-Elektrode benachbart zur Gate-Elektrode, jedoch von dieser isoliert, angeordnet ist.Source electrode adjacent to the gate electrode, but isolated from this, is arranged. 18. Feldeffekttransistor nach Anspruch 16, dadurch gekennzeichnet, daß die ersten und zweiten Drain-Bereiche Elemente von ersten und zweiten fingerförmigen Drain-Bereichen sind, die jeweils eine Vielzahl von parallelen Fingern aufweisen, die im Querschnitt identisch zu den ersten bzw. zweiten Bereichen sind, und daß langgestreckte Mittelbereiche und Source-Bereiche, die identisch zu dem Mittelbereich und den Source-Bereichselementen sind, zwischen benachbarten Paaren von Drain-Bereichsfingern in jedem der ersten und zweiten fingerförmigen Drain-Bereiche angeordnet sind.18. Field effect transistor according to claim 16, characterized in that the first and second drain regions elements of first and second finger-shaped drain regions are, each having a plurality of parallel fingers that are identical in cross-section to the first and second regions, respectively, and that elongated central regions and source regions, the are identical to the central region and the source region elements, between adjacent pairs of drain region fingers disposed in each of the first and second finger-shaped drain regions are. 19- Photospannungs-Trennvorrichtung mit einer Leuchtdioden-Strahlungsquelle und einem Photospannungs-Stapel, dadurch gekennzeichnet, daß der Photospannungs-Stapel die Form eines rechtwinkligen Parallelepipeds aufweist und in Serie geschaltete Grenzschichten enthält, die sich zur vertikalen Seite des Stapels hin erstrecken, daß ein Gehäuse zur Aufnahme der Leuchtdiode und des Photospannungs-Stapels vorgesehen ist, daß die Leuchtdiode von dem Photospannungs-Stapel einen Abstand von mehr als ungefähr 0,5 mm aufweist, um eine gewünschte dielektrische Isolation zwischen der Leuchtdiode und dem Photospannungs-Stapel zu erzielen, daß die Leuchtdiode am Mittelpunkt einer19- Photo voltage separator with a light emitting diode radiation source and a photovoltage stack, characterized in that that the photovoltage stack is in the shape of a right-angled parallelepiped and in Contains series connected boundary layers extending to the vertical side of the stack that a housing for receiving the light emitting diode and the photo voltage stack is provided that the The light emitting diode from the photovoltage stack is spaced more than about 0.5 mm apart by a to achieve the desired dielectric isolation between the light-emitting diode and the photovoltage stack, that the light emitting diode at the center of a vertikalen Seite des Stapels angeordnet ist und die zumindest eine vertikale Seite des Stapels beleuchtet, daß der Stapel eine relativ, geringe Höhe aufweist, die kleiner als ungefähr 3)8 mm ist, um die Gleichförmigkeit der Bestrahlung der zumindest einen vertikalen Seite des Stapels durch die Leuchtdiode zu verbessern, daß der Stapel aus einem vertikalen Stapel einer Vielzahl von identischen monokristallinen Siliziumplattchen gebildet ist, daß jedes Plättchen aus einem dünnen Körper mit ebenen ersten und zweiten parallelen Oberflächen besteht, daß jedes Plättchen einen Hauptteil aus einem Material vom P-Leitfähigkeitstyp aufweist, daß jedes Plättchen eine flache Diffusion vom N-Leitfähigkeitstyp aufweist, die sich in die erste Oberfläche bis zu einer gleichförmigen Tiefe im wesentlichen über die gesamte Oberfläche von der ersten Oberfläche aus erstreckt, daß jedes Plättchen eine flache P(+)-Schicht aufweist, deren Leitfähigkeit wesentlich höher als die des Körpers vom P-Typ ist und die sich in die zweite Oberfläche des Körpers bis zu einer gleichförmigen Tiefe im wesentlichen über den gesamten Flächenbereich der zweiten Oberfläche erstreckt, daß eine Vielzahl von eine hohe Leitfähigkeit aufweisenden Schichten zwischen benachbarten Plättchen des Stapels angeordnet ist, um den Stapel mechanisch und elektrisch zusammenzuverbinden, wobei die Durchlaßrichtung jedes Plättchens in der gleichen Richtung liegt, daß die Kante der Grenzschichten zwischen dem Körper vom P-Typ und der Schicht vom N-Typ jedes der Plättchen entlang zumindest eines Teils einer Oberfläche der vertikalen Seiten des Stapels freiliegt,vertical side of the stack is arranged and illuminates the at least one vertical side of the stack, that the stack has a relatively small height, which is less than about 3) 8 mm to the Uniformity of the irradiation of the at least one vertical side of the stack by the light-emitting diode to improve that the stack of a vertical stack of a plurality of identical monocrystalline Silicon plate is formed in that each plate consists of a thin body with flat first and second parallel surfaces consists that each plate a main part of a material from P conductivity type has that each plate has a shallow diffusion of N conductivity type, extending into the first surface to a uniform depth across substantially the entire surface Surface extends from the first surface, so that each platelet has a flat P (+) - layer has, the conductivity of which is much higher than that of the P-type body and which is in the second surface of the body to a substantially uniform depth throughout Surface area of the second surface extends that a plurality of high conductivity Layers between adjacent platelets of the stack is arranged to mechanically and the stack electrically connected together, with the forward direction of each plate in the same direction lies that the edge of the boundary layers between the P-type body and the N-type layer of each of the Platelets are exposed along at least a portion of a surface of the vertical sides of the stack, um eine Kantenbeleuchtung des Stapels zu ermöglichen, und daß erste und zweite Elektroden an gegenüberliegenden Enden des Stapels angeordnet sind.to enable edge lighting of the stack, and that first and second electrodes are disposed at opposite ends of the stack are. 20. Photospannungs-Trennvorrichtung nach Anspruch 19, dadurch gekennzeichnet, daß die Dicke jedes Plättchens kleiner als die mittlere Diffusionslänge von Minoritätsträgern ist, die in dem Körper bei Bestrahlung der vertikalen Seiten des Plättchens erzeugt werden, und daß die P(+)-Schicht als Reflektor wirkt, um Minoritätsaustauschträger in Richtung auf die Auffang-Grenzschicht zurückzureflektieren, die durch den Körper vom P-Typ und die Schicht vom N-Typ gebildet ist.20. Photo voltage separator according to claim 19, characterized in that the thickness of each platelet is less than the mean diffusion length of minority carriers contained in the body when the vertical sides of the platelet are irradiated, and that the P (+) layer acts as a reflector to reflect minority exchange carriers back towards the intercepting boundary layer, which is formed by the P-type body and the N-type layer. 21. Photospannungs-Stapel zur Steuerung von Halbleiterbauteilen, wobei der Stapel aus einem vertikalen Stapel aus einer Vielzahl von identischen monokristallinen Siliziumplättchen besteht, die jeweils einen dünnen Körper mit ebenen ersten und zweiten parallelen Oberflächen aufweisen, dadurch gekennzeichnet , daß jedes Plättchen einen Hauptkörperteil aus einem Material vom P-Leitfähigkeitstyp mit hoher Lebensdauer aufweist, daß jedes Plättchen eine flache N(+)-Diffusionsschicht aufweist, die sich in die erste Oberfläche des Hauptkörperteils bis zu einer gleichförmigen Tiefe über im wesentlichen den gesamten Oberflächenbereich der ersten Oberfläche erstreckt, daß eine Vielzahl von eine hohe Leitfähigkeit aufweisenden Schichten21. Photo voltage stack for controlling semiconductor components, the stack consisting of a vertical Stack consists of a large number of identical monocrystalline silicon wafers, each one having a thin body with planar first and second parallel surfaces thereby characterized in that each lamina has a main body portion made of a P conductivity type material has a long service life that each platelet has a shallow N (+) diffusion layer which extends into the first surface of the main body portion to a uniform depth that a plurality extends over substantially the entire surface area of the first surface of high conductivity layers zwischen benachbarten Plättchen des Stapels angeordnet ist, um den Stapel mechanisch und elektrisch zusammenzuverbinden, wobei die Durchlaßrichtungen jedes der Plättchen in der gleichen Richtung liegen, daß die Kante der Grenzschichten zwischen dem Körper vom P-Typ und der Schicht vom N(+)-Typ jedes Plättchens entlang zumindest eines Teils einer Oberfläche der vertikalen Seiten des Stapels freiliegt, um eine Kantenbeleuchtung des Stapels zu ermöglichen, und daß erste und zweite Elektroden auf gegenüberliegenden Enden des Stapels angeordnet sind.is arranged between adjacent plates of the stack in order to mechanically and electrically connect the stack together, the directions of passage of each of the platelets being in the same direction, that the edge of the boundary layers between the P-type body and the N (+) -type layer of each lamina exposed along at least a portion of a surface of the vertical sides of the stack to a To enable edge lighting of the stack, and to have first and second electrodes on opposite sides Ends of the stack are arranged. 22. Photospannungs-Stapel nach Anspruch 21, dadurch gekennzeichnet, daß jedes Plättchen eine flache P(+)-Diffusionsschicht aufweist, deren Leitfähigkeit wesentlich höher als die des Körpers vom P-Typ ist und die sich in die zweite Oberfläche des Körpers bis zu einer gleichförmigen Tiefe über im wesentlichen den gesamten Oberflächenbereich der zweiten Oberfläche erstreckt. 22. Photo voltage stack according to claim 21, characterized in that each Platelets have a flat P (+) diffusion layer, the conductivity of which is significantly higher than that of the body is of the P-type and that extends into the second surface of the body up to a uniform one Depth extends over substantially the entire surface area of the second surface. 23· Photospannungs-Stapel nach Anspruch 21 oder 22, dadurch gekennzeichnet, daß die Dicke jedes Plättchens kleiner als die mittlere Diffusionslänge von Minoritätsträgern ist, die in den Körpern bei einer Bestrahlung der vertikalen Seiten der Plättchen erzeugt werden, und daß die P(+)-Schicht als Reflektor zur Reflexion von Minoritätsaustauschträgern in Richtung auf die Auffang-Grenzschicht wirkt, die durch den Körper vom P-Typ23 · photo voltage stack according to claim 21 or 22, characterized in that the thickness of each platelet is less than the mean diffusion length of minority carriers, which in the bodies are generated when the vertical sides of the platelets are irradiated, and that the P (+) - layer as a reflector for the reflection of minority exchange carriers acts towards the trapping boundary layer passing through the P-type body und die Schicht vom N(+)-Typ gebildet ist.and the N (+) type layer is formed. 24. Photospannungs-Stapel nach einem der Ansprüche 21 bis 23, dadurch gekennzeichnet, daß die N(+)-Schicht eine Leitfähigkeit aufweist, die durch das Vorhandensein von ungefähr24. Photo voltage stack according to one of claims 21 to 23, characterized in that the N (+) - layer has a conductivity by the presence of approximately PO PO 'SPO PO 'S 1 χ 10 bis 4 χ 10 Verunreinigungsatomen pro cnr an der ersten Oberfläche definiert ist, so daß die F(+)-Schicht nicht in den P-Leitfähigkeitstyp umgewandelt wird, wenn sie an einer Aluminiumfolie anlegiert wird.1 χ 10 to 4 χ 10 impurity atoms per cnr is defined on the first surface so that the F (+) layer is not converted to the P conductivity type when it is alloyed to an aluminum foil. 25· Photospannungs-Stapel nach einem der Ansprüche 21 bis 24, dadurch gekennzeichnet, daß die Vielzahl von eine hohe Leitfähigkeit aufweisenden Schichten aus einer Folie besteht, die eine Dicke von ungefähr 0,025 mm aufweist und aus einem Material besteht, das aus der Gruppe ausgewählt ist, die aus Aluminium, Aluminiumlegierungen und einem Aluminium-Silizium-Eutektikum ausgewählt ist.25 photo voltage stack according to one of claims 21 up to 24, characterized that the plurality of layers having a high conductivity consists of a film, which has a thickness of about 0.025 mm and consists of a material selected from the group is selected from aluminum, aluminum alloys, and an aluminum-silicon eutectic is. 26. Photospannungs-Stapel nach einem der Ansprüche 21 bis 25, dadurch gekennzeichnet, daß die Plättchen eine Dicke von weniger als ungefähr 0,23 mm aufweisen und daß der Stapel aus weniger als ungefähr 15 Plättchen besteht.26. Photo voltage stack according to one of claims 21 to 25, characterized in that that the platelets are less than about 0.23 mm thick; and that the stack consists of less than about 15 platelets. 27« Photospannungs-Stapel nach Anspruch 26, dadurch gekennzeichnet, daß die 27 «photo voltage stack according to claim 26, characterized in that the N(+)-Schicht aus einer diffundierten Phosphor-Verunreinigung gebildet ist, und daß die Phosphor-Verunreinigung als Getter für Metall-Ionen in dem Körper vom P-Typ wirkt, um auf diese Weise die Lebensdauer des Körpers vom P-Typ zu vergrößern.N (+) layer from a diffused phosphorus impurity is formed and that the phosphorus impurity acts as a getter for metal ions in the body P-type acts to thereby extend the life of the P-type body. 28. Schalterkreis zum schnellen Ein- und Ausschalten eines Leistungs-Metalloxid-Halbleiter-Feldeffekttransistors, der Drain-, Source- und Gate-Elektroden aufweist, wobei der Schalterkreis eine einseitig gerichtete Eingangsspannungsquelle mit ersten und zweiten Anschlüssen, die zwischen einer hohen und einer niedrigen Eingangsspannung umschaltbar sind, eine Diode und einen Schaltertransistor mit ersten und zweiten Elektroden und einer Steuerelektrode einschließt, dadurch gekennzeichnet , daß die ersten und zweiten Anschlüsse der Spannungsquelle, die Diode und die Gate- und Source-Elektroden des Leistungstransistors in einen geschlossenen Serienkreis mit einer derartigen Polarität geschaltet sind, daß ein Strom von der Spannungsquelle durch die Diode fließen kann, um die Gate-Kapazität des Leistungstransistors zu laden, wenn die Spannungsquelle auf die hohe Spannung geschaltet ist, daß die ersten und zweiten Elektroden des Schaltertransistors mit der Gatebzw, der Source-Elektrode des Leistungstransistors verbunden sind, und daß die Steuerelektrode mit dem ersten Anschluß der Spannungsquelle verbunden ist, so daß der Schaltertransistor eingeschaltet wird, um einen Entladungsweg längs der Gate-Kapazität zu28.Switch circuit for quickly switching a power metal-oxide-semiconductor field-effect transistor on and off, the drain, source and gate electrodes having, wherein the switch circuit has a unidirectional input voltage source with first and second connections that can be switched between a high and a low input voltage, a diode and a switch transistor having first and second electrodes and a control electrode includes, characterized in that the first and second terminals of the voltage source, the diode and the Gate and source electrodes of the power transistor in a closed series circuit with such Polarity are switched so that a current from the voltage source can flow through the diode the gate capacitance of the power transistor to load when the voltage source on the high voltage is connected that the first and second electrodes of the switch transistor with the Gatebzw, the source electrode of the power transistor are connected, and that the control electrode is connected to the first terminal of the voltage source, so that the switch transistor is turned on to provide a discharge path along the gate capacitance bilden, wenn die Spannung der Spannungsquelle von der hohen Spannung auf die niedrige Spannung verringert wird.form when the voltage of the voltage source decreases from the high voltage to the low voltage will. 29. Schalterkreis nach Anspruch 28, dadurch gekennzeichnet , daß eine dynamische Klemmschaltung zwischen den Gate- und Source-Elektroden des Ausgangstransistors angeschaltet ist, daß die dynamische Klemmschaltung einen Nebenstromweg für den Miller-Strom in dem Drain-Gate-Streukondensator des Ausgangstransistors bildet, wenn der Wert von dV/dt einer Spannung zwischen den Drain- und Source-Elektroden einen vorgegebenen Wert überschreitet. 29. Switching circuit according to claim 28, characterized in that a dynamic Clamping circuit is connected between the gate and source electrodes of the output transistor, that the dynamic clamp circuit provides a bypass path for the Miller current in the leakage drain-gate capacitor of the output transistor forms when the value of dV / dt of a voltage between the drain and Source electrodes exceeds a predetermined value. 30. Schalterkreis nach Anspruch 29, dadurch gekennzeichnet , daß die dynamische Klemmschaltung die Serienschaltung aus einem Widerstand und einem Kondensator sowie einem parallel zu dem Widerstand und dem Kondensator angeschalteten Transistor einschließt, und daß der Transistor eine Steuerelektrode aufweist, die mit dem Verbindungspunkt zwischen dem Widerstand und dem Kondensator verbunden ist.30. Switch circuit according to claim 29, characterized in that the dynamic Clamping circuit, the series circuit of a resistor and a capacitor and a parallel to it includes the resistor and the capacitor connected transistor, and that the transistor a Has control electrode, which is connected to the connection point between the resistor and the capacitor connected is.
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