DE3429112C2 - - Google Patents

Description

Die Erfindung betrifft ein Verfahren und eine Schaltungsan­ ordnung zur Durchführung desselben zur Generierung von Steuer­ informationen aus Statussignalen eines Mikroprozessors zwecks Steuerung von Zähleinrichtungen zur Ermittlung und Darstellung von programmindividuellen Rechenzeiten durch eine Logik-Ana­ lysiereinrichtung.

In Mikroprozessorschaltungen werden je nach Anwendungsbereich durch die Software festgelegte Programmschritte bearbeitet, die zusammengefaßt zu öfter wiederkehrenden sogenannten Unter­ programmen die Rechenzeit und damit die Leistungsfähigkeit des Mikroprozessors bestimmen. Um die Verarbeitungszeiten bei Mikroprozessoren zu erhöhen, sind neben der Schaffung von Ein-Chip-Prozessoren mit Wortlängen von 16 bit zunehmend spezielle Arithmetik-Prozessoren geschaffen worden. Weiterhin sind bereits Prozessoren auf dem Markt, die entweder die Be­ fehlslisten von Minicomputern emulieren oder direkt auf eine höhere Programmiersprache zugeschnitten sind.

Durch die Fortschritte bei der Weiterentwicklung konnten so­ wohl die Bauelemente-Dichten als auch die Taktraten beträcht­ lich vergrößert werden. Die Verarbeitungsleistung in den neuen 16-bit-Prozessoren ist gegenüber den klassischen 8-bit-Prozessoren im Durchschnitt um den Faktor 10 erhöht worden.

Für die Softwareentwicklung ist es nach wie vor wichtig, Er­ kenntnisse über den Zeitaufwand eines Programms zu gewinnen, um gegebenenfalls dort Korrekturen im Programmablauf vorzuneh­ men, wo der Zeitablauf die Verarbeitungsleistung des Mikropro­ zessors unnötigerweise einschränkt.

Bekannt ist in diesem Zusammenhang, bestimmte Statusinforma­ tionen des Mikroprozessors, die dieser als Ausgangssignale für andere funktionsverknüpfte Schalteinrichtungen, wie Spei­ cher oder Kontrolleinrichtungen, zur Verfügung stellt, abzufragen und so nachzubilden, daß mit entsprechend gewonne­ nen Steuersignalen der Rechengang des Mikroprozessors unter­ brochen werden kann. Die zu diesem Zeitpunkt jeweils anste­ henden Dateninhalte innerhalb der Register können dann durch entsprechende manuelle Auswertung Aufschlüsse über die Pro­ grammstruktur und den Zustand des gerade ablaufenden Programms vermitteln. Aus dem Aufsatz der Intel Corporation Manual Order No. 98007171, 1979, ist hierzu bekannt, mit einem so­ genannten ICE-86 IN-Circuit Emulator Statussignale dahingehend auszuwerten, daß man die zur Überwachung gewünschten Daten als Referenzadressen einem Vergleicher überträgt, dem gleich­ zeitig die über den Datenbus des Mikroprozessors übertragenen Befehlsadressen zugehen. Bei Adressengleichheit wird dann eine taktweise gesteuerte Rückzähleinrichtung wirksam, die bei Übereinstimmung mit der bei dem entsprechenden Status­ signal in der Warteschlange anliegenden Adresse mit der Referenzadresse den Programmablauf des Mikroprozessors unter­ bricht, so daß manuell durch Ablesen der Daten von einer Bedienungsperson der gewünschte Programmteil beispielsweise auf die Registerinhalte überprüft werden kann. Bei dieser Funktionsweise wird praktisch der Zustand des Mikroprozessors im Hinblick auf die in der Warteschlange stehenden Adressen nachgebildet und der Programmablauf gezielt an der durch die Referenzadresse vorgegebenen Stelle des Programms unter­ brochen. Somit können an beliebiger Stelle in beliebigen Pro­ grammteilen Haltepunkte vorgegeben werden, um beispielsweise bestimmte Unterprogrammfolgen im Hinblick auf ihre Häufigkeit innerhalb eines bestimmten Programms zu überwachen und in Verbindung zu dem prozentualen Anteil an dem gesamten Pro­ grammablauf die Zeitdauer des Unterprogrammes ermittelt werden. Die Eingabe der Referenzadressen und die nach erfolg­ ter Überprüfung der Registerinhalte zu vollziehenden Startbe­ fehle werden von einer Bedienungsperson manuell eingegeben.

Aus der DE-OS 32 38 566 ist außerdem eine Anordnung zur Vorhersage von Abrufvorgängen in Mikroprozessoren bekannt, bei der die über den Mikroprozessor-Bus übertragenen kompletten Befehlsdaten mittels Pufferspeicher und ent­ sprechenden Zählereinrichtungen analysiert werden, um die für eine statistische Auswertung notwendigen Informationen durch einen Abrufbefehl in einen Analysator zu übertragen. Ein wesentlicher Nachteil dieser Anordnung ist in der aufwendigen Datenanalyse zu sehen, die, insbesondere bei schnellen Übertragungsraten mit sehr hoher Datendichte, einen erheblichen Aufwand an Auswerteeinrichtungen bedarf und außerdem erhebliche Zeitverzögerungen im Programmablauf verursacht.

Die der Erfindung zugrunde liegende Aufgabe besteht darin, ein Verfahren und eine Schaltungsanordnung zur Durchführung desselben anzugeben, bei der eine automatische Programmüber­ wachung ohne Zeitverzögerungen des eigentlichen Programmab­ laufs gewährleistet ist und bei der die Ermittlung der programmindividuellen Rechenzeiten im Echtzeitbetrieb erfolgt. Erfindungsgemäß wird dies durch die Kombination der Merkmale 1.1 bis 1.2 erreicht.

Der Erfindung liegt also die Erkenntnis zugrunde, zur Pro­ grammüberwachung nicht die Warteschlange des Mikroprozessors nachzubilden, sondern die Programmschrittschalteinrichtung stets mit den Befehlsadressen aufzufüllen, die gerade aktuell von dem Mikroprozessor verarbeitet werden, unabhängig davon, ob der zu überwachende Programmablauf durch sogenannte Interrupts oder Programmsprünge bestimmt ist. Mit diesem Verfahren wird also unabhängig von der Art der Programmfolge stets eine lineare Programmfolge nachgebildet und der Pro­ grammschrittschalteinrichtung zur Übertragung an die Logik- Analysiereinrichtung weitergeleitet. Durch die Verknüpfung der Statussignale der Warteschlange mit den Statussignalen der Buskontrolleinrichtung wird erfindungsgemäß der Über­ nahmebefehl und der Steuertakt gebildet, die im Zusammenwir­ ken miteinander auch bei Programmsprüngen bzw. Unterbrechun­ gen stets die neue, gerade im Mikroprozessor verarbeitete Be­ fehlsadresse zur Auswertung verfügbar machen.

Die Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch 1 enthält die Kombination der Merkmale 2.1 bis 2.5.

Die Erfindung wird durch ein Ausführungsbeispiel näher erläutert, wobei in

Fig. 1 das gesamte Blockschaltbild zur Steuerung der Logik-Analysiereinrichtung dargestellt ist und aus

Fig. 2 bzw. aus Fig. 3 nähere Einzelheiten der Programm­ nachbildungseinrichtung bzw. der Programmschrittschaltein­ richtung zu entnehmen sind.

In der Fig. 1 sind Baugruppen des Mikroprozessors 8086 aus­ zugsweise dargestellt, wobei die Zentraleinheit CPU mit den Ausgängen der Statussignale der Buskontrolleinrichtung S 0, S 1, S 2 und den Ausgängen der Statussignale für die Warte­ schlange QS 0, QS 1 an die entsprechenden Eingänge der Pro­ grammnachbildungseinrichtung PAL geführt sind. Weiterhin ist der Zeittaktgenerator CLG dargestellt, der seinen Zeittakt CLK sowohl der Zentraleinheit CPU des Mikroprozessors als auch der Buskontrolleinrichtung BCT überträgt. Für den Fall, daß mehrere Zentraleinheiten CPU vorhanden sind, sorgt die Buskontrolleinrichtung BCT dafür, daß der Mikroprozessorbus MP-Bus stets an die Einrichtungen weitergeschaltet wird, die mit der entsprechenden Zentraleinheit CPU zusammenarbeiten. Die Buskontrolleinrichtung BCT weist die Signalleitungen BUS REQ und BUS GRANT auf, wobei die erste Signalleitung die An­ forderung des Bussystems bewirkt und die zweite Signalleitung die zentralgesteuerte Buszuteilung bildet. Innerhalb der Pro­ grammnachbildungseinrichtung PAL, deren logische Verknüpfung im einzelnen in der Fig. 2 dargestellt ist, werden die Statussignale der Buskontrolleinrichtung S 0, S 1, S 2 und die Statussignale der Warteschlange QS 0, QS 1 derart miteinander verknüpft, daß der Datenübernahmebefehl LOAD und der Steuer­ takt TAKT an die Programmschrittschalteinrichtung STL, die im einzelnen in der Fig. 3 dargestellt ist, übertragen werden kann. Die Programmschrittschalteinrichtung STL steht mit der bekannten Logik-Analysiereinrichtung LAN in Verbindung, die beispielsweise durch den HP-16130 A/D-Logikanalysator reali­ siert sein kann. Zur Vereinfachung ist lediglich der Auszug eines Prüfprotokolls der Logik-Analysiereinrichtung LAN dar­ gestellt, in dem die Unterprogramme PRA, PRB in der Anzahl ihrer Häufigkeit innerhalb eines bestimmten Programmanlaufes als Prozentwert ausgegeben wird. Mit dem entsprechenden Übernahmebefehl LOAD und dem anliegenden Steuertakt TAKT wird der Mikroprozessorbus MP-BUS an die Programmschrittschalt­ einrichtung STL angeschaltet, die die Befehlsadressen zur Auswertung an die Logik-Analysiereinrichtung LAN zur Bewer­ tung anlegt. Weiterhin wird vom Zeittaktgenerator CLG das Rücksetzsignal RESET sowohl an die Zentraleinheit CPU des Mikroprozessors als auch an die Programmnachbildungseinrich­ tung PAL übertragen, um das taktweise Durchschalten der Befehlsadressen, die bei bestimmten Statussignalen von der Zentraleinheit CPU des Mikroprozessors über den Mikropro­ zessorbus MP-BUS übertragen werden, zu ermöglichen.

Die Fig. 2 läßt Einzelheiten der Programmnachbildungsein­ richtung PAL erkennen, in der die Statussignale der Warte­ schlange QS 0, QS 1 mit den Statussignalen der Buskontrollein­ richtung S 0, S 1, S 2 über logische Verknüpfungsglieder derart miteinander verbunden sind, daß die Statussignale der Warte­ schlange QS 0, QS 1 ein erstes Steuersignal A und die Status­ signale der Buskontrolleinrichtung S 0, S 1, S 2 ein zweites Steuersignal B bilden, wobei das erste Steuersignal A das Löschen der Warteschlange des Mikroprozessors innerhalb der Zentraleinheit CPU und das zweite Steuersignal B den Daten­ zugriff des Mikroprozessors durch die Zentraleinheit CPU bei gleichzeitiger Löschung der Warteschlange repräsentiert. Weitere Verknüpfungsglieder sind derart miteinander ver­ knüpft, daß mit dem ersten aktiven Steuersignal A und dem inaktiven zweiten Steuersignal B in Verbindung mit den akti­ vierten Steuersignalen der Buskontrolleinrichtung S 0, S 1, S 2, die den aktuellen Datenzugriff der Zentraleinheit des Mikro­ prozessors CPU markieren, ein drittes Steuersignal L erzeugt ist, das im Zusammenwirken mit dem getakteten vierten Steuer­ signal D der Programmschrittsteuereinrichtung STL übertragen wird. Der Steuertakt TAKT, der gleichermaßen der Programm­ schrittschalteinrichtung STL übertragen wird, ist aus dem aktivierten vierten Steuersignal D oder dem nicht aktiven dritten Steuersignal L in Verbindung mit dem aus der Warte­ schlange die Adressenübernahme markierenden Statussignal QS 0 gebildet.

Die Fig. 3 zeigt die Programmschrittschalteinrichtung STL, die im wesentlichen aus der Kaskadenzähleinrichtung KZE besteht, welche durch den Übernahmebefehl LOAD und den Steuer­ takt TAKT derart gesteuert wird, daß die über den Mikropro­ zessoreingangsbus MP-BUSI anliegenden Befehlsadressen von der Bus-Treibereingangsschaltung BTE zu der Bus-Treiberausgangs­ schaltung BTA taktweise übertragen werden. Die Programm­ schrittschalteinrichtung STL enthält weiterhin die Taktsyn­ chronisiereinrichtung TSY, die mit Hilfe des Steuertaktes TAKT und des inaktiven Datenübernahmebefehls LOAD den Über­ nahmetakt CLK′ für die Logik-Analysiereinrichtung LAN er­ zeugt. Mit dem vorhandenen Übernahmetakt CLK′ werden die Daten am Mikroprozessorausgangsbus MP-BUSO von der Logik- Analysiereinrichtung LAN in bekannter Weise gespeichert und ausgewertet.

Die nicht näher dargestellte Logik-Analysiereinrichtung LAN erlaubt Übersichtsmessungen, mit denen die Effektivität der Software ermittelt werden kann. Mit den Übersichtsmessungen vergleicht man die relative Leistungsfähigkeit von Software- Routinen. Die Anzeigeformen der Übersichtsmessungen sind in Form von Balken-Diagrammen, sogenannten Histogrammen, so dargestellt, daß die Häufigkeitsverteilung von Programmteilen innerhalb eines definierten Programmbereichs abgebildet wer­ den kann. Die Logik-Analysiereinrichtung LAN kann in bekann­ ter Weise so eingestellt werden, daß Zeitintervallmessungen ausführbar sind, wobei die über den Mikroprozessorausgangsbus MP-BUSO übertragenen Daten von einem definierten Startwort bis zu einem definierten Stop-Ereignis verglichen werden. Dazu werden die Daten in den Speicher der Logik-Analysier­ einrichtung eingelesen und mit den Titelbereichen, die durch Einstellung frei wählbar sind, verglichen. Fällt ein Daten­ meßwert in einen der genannten Bereiche, so wird ein für diesen Bereich zuständiger Zähler erhöht. Im Laufe der Messun­ gen wird somit ein Histogramm der Datenwerte erstellt, das anzeigt, in welcher relativen Häufigkeit die gewählten bzw. eingestellten Titelbereiche bzw. die Programmteile oder Pro­ grammroutinen innerhalb eines bestimmten Programmes abgear­ beitet werden. Da diese Messungen kontinuierlich erfolgen, sind die Aussagen dieses Histogrammes als eine statistische Repräsentation zu verstehen, aus der unmittelbar die Häufig­ keit des statistisch erfaßten Programmteils als prozentualer Anteil im Verhältnis zu einem Gesamtprogramm abzulesen ist.

Claims (2)

1. Verfahren zur Generierung von Steuerinformationen aus Statussignalen eines Mikroprozessors zwecks Steuerung von Zähleinrichtungen zur Ermittlung und Darstellung von pro­ grammindividuellen Rechenzeiten durch eine Logik-Analysier­ einrichtung, gekennzeichnet durch die Kombination der Merkmale:

• 1.1 Statussignale der Warteschlange (QS 0, QS 1) und Status­ signale der Buskontrolleinrichtung (S 0, S 1, S 2) des Mikroprozessors (CPU) sind durch eine Programmnachbil­ dungseinrichtung (PAL) derart miteinander verknüpft, daß ein Datenübernahmebefehl (LOAD) und ein Steuertakt (TAKT) immer dann erzeugt sind, wenn der Mikroprozessor (CPU) eine aktuelle Befehlsadresse abarbeitet,
• 1.2 die aktuellen Befehlsadressen sind taktweise mittels einer Programmschrittschalteinrichtung (STL) der Logik-Analysiereinrichtung (LAN) übertragbar.

2. Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch 1, gekennzeichnet durch die Kombination der Merkmale

• 2.1 die Programmnachbildungseinrichtung (PAL) weist Ver­ knüpfungsglieder (&) auf, die die Statussignale der Warte­ schlange (QS 0, QS 1) in ein erstes Steuersignal (A) und die Statussignale der Buskontrolleinrichtung (S 0, S 1, S 2) in ein zweites Steuersignal (B) umwandeln, wobei das erste Steuersignal (A) das Löschen der Warteschlange des Mikro­ prozessors (CPU) und das zweite Steuersignal (B) den Daten­ zugriff des Mikroprozessors (CPU) bei gleichzeitiger Löschung der Warteschlange anzeigt,
• 2.2 das erste und das zweite Steuersignal (A, B) sind derart miteinander verknüpft, daß mit dem aktiven ersten Steuer­ signal (A) und dem inaktiven zweiten Steuersignal (B) in Verbindung mit den aktivierten Statussignalen der Bus­ kontrolleinrichtung (S 0, S 1, S 2), die den vollzogenen Datenzugriff des Mikroprozessors (CPU) markieren, ein drittes Steuersignal (L) erzeugt ist, das im Zusammenwirken mit einem getakteten vierten Steuersignal (D) der Programm­ schrittschalteinrichtung (STL) übertragbar ist,
• 2.3 das aktivierte vierte Steuersignal (D) oder das nicht aktive dritte Steuersignal (L) in Verbindung mit einem aus der Warteschlange die Adressenübernahme markierenden Status­ signal (QS 0) bildet den Steuertakt (TAKT) und das aktive dritte Steuersignal (L) bildet den Datenübernahmebefehl (LOAD) für die Programmschrittschalteinrichtung (STL),
• 2.4 die Programmschrittschalteinrichtung (STL) enthält eine Kaskadenzähleinrichtung (KZE), die derart steuerbar ist, daß mit dem aktiven Steuertakt (TAKT) und dem aktiven Datenüber­ nahmebefehl (LOAD) die Daten von einer Bus-Treibereingangs­ schaltung (BTE) zu einer Bus-Treiberausgangsschaltung (BTA) übertragbar sind,
• 2.5 die Programmschrittschalteinrichtung (STL) enthält eine Taktsynchronisiereinrichtung (TSY), die den Steuertakt (TAKT) beim inaktiven Datenübernahmebefehl (LOAD) als Übernahmetakt (CLK′) der Logik-Analysiereinrichtung (LAN) überträgt.