DE3306702A1

DE3306702A1 - METHOD FOR FORMING A SEMICONDUCTOR STRUCTURE ON SEMICONDUCTOR COMPONENTS

Info

Publication number: DE3306702A1
Application number: DE19833306702
Authority: DE
Inventors: Wolfgang M. Burlington Mass. Feist
Original assignee: Raytheon Co
Current assignee: Raytheon Co
Priority date: 1982-02-25
Filing date: 1983-02-25
Publication date: 1983-09-01
Also published as: GB8304462D0; JPS58158943A; GB2115609A; GB2115609B

Description

DOFTN¹HR & HUFNAGEL PATENTANWÄLTEDOFTN ¹ HR & HUFNAGEL PATENT Attorneys

UkNOWEHRSTn. »Τ «O0O MÜNCHEN *UkNOWEHRSTn. »Τ« O0O MUNICH *

München, den 25. Februar 1983 /JMunich, February 25, 1983 / J

j Anwaltsaktenz.: 27 - Pat. 331j Lawyer file: 27 - Pat. 331

Raytheon Company, 141 Spring Street, Lexington, Mass. 02173, J Vereinigte Staaten von AmerikaRaytheon Company, 141 Spring Street, Lexington, Mass. 02173, J United States of America

Verfahren zur Bildung eines Halbleiteraufbaus an Halbleiter-Bauteilen. Method for forming a semiconductor structure on semiconductor components.

Die Erfindung bezieht sich allgemein auf Verfahren zur Herstellung eines bestimmten Halbleiteraufbaus und im einzelnen auf Verfahren zur Bildung isolierter Bereiche innerhalb eines Halbleiteraufbaus. Es ist bekannt, daß bei monolithischen integrierten Schaltungen auf Halbleiterchips der MOS-Art (Metalloxidhalbleiter) oder bei Halbleiteraufbauten vorgeschlagen wurde, zur elektrischen Isolation zwischen den einzelnen, auf dem Chip hergestellten Bauelementen eine Oxidisolation oder dielektrische Isolation im Unterschied von einer Isolation durch übergänge vorzusehen. Der wesentliche Vorteil der Oxidisolation, nämlich niedrigere parasitäre Schaltungskapazitäten und eine mögliche qrössere Packungsdichte, führt zu schnelleren Schaltkreisen und qrösserer Rechenkapazität bei vorgegebener Chipgröße als dies bei Einsatz der Isolation durch Übergänge möglich ist.The invention relates generally to methods of manufacture a particular semiconductor structure and, in particular, methods of forming isolated areas within a semiconductor structure. It is known that in monolithic integrated circuits on semiconductor chips of the MOS type (metal oxide semiconductor) or in the case of semiconductor structures, it has been proposed to provide electrical insulation between the individual components produced on the chip Components must be provided with oxide insulation or dielectric insulation as opposed to insulation through transitions. The main advantage of oxide insulation, namely lower parasitic circuit capacitances and a possible larger one Packing density, leads to faster circuits and larger computing capacity for a given chip size than this Use of isolation through transitions is possible.

Es ist bereits eine Vielzahl von Verfahren vorgeschlagen worden, um eine Oxidisolation in einem Halbleiteraufbau zu bilden. Diesen Verfahren ist die Verwendung einer zusammengesetzten Siliziumdioxid-Siliziumnitrid-Schicht als Maske zur selektiven Oxidation der freiliegenden Oberflächen eines Siliziumaufbaus gemeinsam. Die thermisch aufgewachsene ober abgelagerte Silizium-A variety of methods have been proposed for forming oxide isolation in a semiconductor structure. This one The method is the use of a composite silicon dioxide-silicon nitride layer as a mask for the selective oxidation of the exposed surfaces of a silicon structure. The thermally grown and deposited silicon

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dioxidschicht (40 nm bis 250 nm dick) ist unter einer später abgelagerten Siliziumnitridschicht (50 nm bis 200 nm dick) gebildet. Die Siliziumdioxidschicht dient als Pufferschicht zur Absorption eines Teiles der Spannungen, die sich zwischen der Siliziumnitrid-, schicht und dem Siliziumsubstrat aufgrund einer Ungleichheit der thermischen Ausdehnungskoeffizienten entwickeln. Zur Herstellung ι der Oxidisolation werden Durchbrüche oder Fenster mittels herkömmlicher Photolithographietechnik und Verwendung eine's flüssigen Ätzmittels oder einer Plasmaätztechnik in die zusammengesetzte Siliziumdioxid-Siliziumnitrid-Schicht eingeätzt, um diejenigen Bereich« zu umgrenzen, in denen die Isolationsbereiche gebildet werden sollen. Hierauf wird der freigelegte Teil des Siliziumsubstrates durch isotrope oder anisotrope Ätzung auf eine Tiefe entsprechend etwa der halben Dicke der gewünschten Siliziumdioxid-Isolation (beispielsweise 300 nm bis 2000 nm) abgeätzt, so daß eine nahezu planare Oberfläche nach dem anschließenden Verfahrensschritt erhalten wird, nämlich der thermischen Oxidation des freiliegenden Siliziums. Die nahezu ebene Oberfläche erhält man, weil beim Oxidationsvorgang etwa das Doppelte an Siliziumdioxid aus dem bei der Oxidation verbrauchten Silizium entsteht. Der Verfahrensschritt des Abätzens des Siliziums kann dann weggelassen werden, wenn eine Form des Bauteils toleriert werden kann, bei der sich etwa die Hälfte der Dicke der Oxidisolation über die ursprüngliche Oberfläche des Substrates erhebt. Nach der Oxidation wird die zusammengesetzte Siliziumdioxid-Siliziumnitrid-Maskenschicht oder der Siliziumnitrid-Bestandteil allein, entfernt und Bauteile wie Transistoren, Widerstände und eindiffundierte Verbindungen können in den Inselbereichen gebildet werden, die durch die Siliziumnitridmaske bestimmt worden sind.Dioxide layer (40 nm to 250 nm thick) is deposited under a later Silicon nitride layer (50 nm to 200 nm thick) is formed. The silicon dioxide layer serves as a buffer layer for absorption part of the stresses that exist between the silicon nitride, layer and the silicon substrate develop due to an inequality of the thermal expansion coefficient. To produce ι of the oxide insulation, openings or windows are made using conventional photolithography technology and the use of a liquid etchant or a plasma etching technique into the composite silicon dioxide-silicon nitride layer etched in to delimit those areas in which the isolation areas are to be formed. The exposed part of the silicon substrate is then etched to a corresponding depth by isotropic or anisotropic etching about half the thickness of the desired silicon dioxide insulation (for example 300 nm to 2000 nm), so that a nearly planar surface obtained after the subsequent process step namely the thermal oxidation of the exposed silicon. The almost flat surface is obtained because of the oxidation process About twice as much silicon dioxide is produced from the silicon consumed in the oxidation. The process step of etching off the silicon can then be omitted, if a shape of the component can be tolerated in which approximately half the thickness of the oxide insulation extends over the original Surface of the substrate rises. After the oxidation, the composite silicon dioxide-silicon nitride mask layer or the silicon nitride component alone is removed and components such as transistors, resistors and diffused connections can be used are formed in the island regions determined by the silicon nitride mask.

Während die soeben beschriebene Art und Weise der Bildung einer seitlichen Oxidisolation im allgemeinen zufriedenstellend ist, wenn Oxidisolationsbereiche in epitaktisch aufgewachsenen, p-leitiinden Siliziumschichten hergestellt werden sollen, welche auf η-leitenden Siliziumsubstraten gebildet sind, so ist eine Modifizierung erforderlich, wenn Isolationsbereiche in n-leitenden,While the manner just described of forming a lateral oxide insulation is generally satisfactory, when oxide isolation areas in epitaxially grown, p-conductors Silicon layers are to be produced, which on η-type silicon substrates are formed, so is a modification required if isolation areas in n-conductive,

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schicht aufwächst. Die Oberfläche wird durch Ätzung abgetragen, bevor die Dotierung stattfindet, wenn eine im wesentlichen ebene Oberfläche nach dem Oxidationsvorgang gewünscht wird.layer grows up. The surface is removed by etching before the doping takes place, if a substantially flat surface is desired after the oxidation process.

3) Dieses Verfahren stellt eine Modifikation des Verfahrens gemäß Abschnitt 2) dar und sieht eine automatische selbsttätige Ausrichtung der Bereiche erhöhter Dotierung unter der Unterseite der Oxidisolation vor, während die Seitenwände des Oxidisolationsbereiches dagegen abgeschirmt sind. Dies wird vermittels einer Maske erreicht, welche an den Rändern übersteht, wozu man in das Substrat mit einem isotropen Ätzmittel oder einem kombinierten anisotrop-isotropen Ätzmittel einätzt und dann das Dotierunqsmittel durch Implantation einbringt, wobei die überhängenden Maskenbereiche als Abdeckung oder Abschirmung dienen, wie dies in der US-Patentschrift 4 187 125 beschrieben ist.3) This procedure represents a modification of the procedure according to section 2) and is automatic automatic alignment of the areas of increased doping under the underside of the oxide insulation, while the side walls of the oxide insulation area are shielded from it. This is done by means of a Mask reached, which protrudes at the edges, for which purpose one in the substrate with an isotropic etchant or a combined anisotropic-isotropic etchant and then the dopant by implantation introduces, with the overhanging mask areas serving as a cover or shield, as in the US patent 4,187,125.

Durch Beseitigung der Schwierigkeiten hinsichtlich der Ausrichtun< erweisen sich die Verfahren 2) und 3) als besonders attraktiv für die Herstellung von integrierten Schaltkreisen hohen Integrationsgrades wegen der hier zu berücksichtigenden qeringen Abmessungen. Werden aber die epitaktischen Schichten und die Oxidisolation dünner (weniger als 2 Mikron dick) gemacht, um rascher arbeitende unkleinere Schaltkreise zu bauen, so ergeben sich Schwierigkeiten bezüglich einer niedrigeren Durchbruchsspannunn und verhältnismäs· sig großer parasitärer Kapazitäten aufgrund des geringen Abstandes zwischen den stark dotierten Quellen- und Ableitungsbereichen von MOS-Transistoren bzw. dem Basisbereich von Bipolartransistoren und der ziemlich stark dotierten Antiinversionszone. Wahrend bei dem Verfahren 3) diese Schwierigkeiten beträchtlich verminder werden, können die erzielbaren Abstände für bestimmte Anwendunqsfälle nicht groß genuq sein, beispielsweise bei der Herstellung von programmierbaren Festwertspeichern (PROM), von A/D-Umsetr.ern oder Pufferstufen, bei denen verhältnismäßig große Durchbruchs-By eliminating the alignment difficulties Processes 2) and 3) prove to be particularly attractive for the production of integrated circuits with a high degree of integration because of the small dimensions to be taken into account here. But the epitaxial layers and the oxide insulation become thinner (less than 2 microns thick) to build smaller circuits that operate faster, difficulties arise with regard to a lower breakdown voltage and relatively sig large parasitic capacitances due to the small distance between the heavily doped source and discharge areas of MOS transistors or the base region of bipolar transistors and the rather heavily doped anti-inversion zone. While in method 3), these difficulties are considerably reduced can be the achievable distances for certain applications not be large enough, for example in the production of programmable read-only memories (PROM), of A / D converters or buffer levels where relatively large breakthrough

epitaktisch aufgewachsenen Schichten erzeugt werden sollen, die sich auf p-leitenden Siliziumsubstraten befinden, was auf den po-, sitiven Ladungen beruht, die stets im Siliziumdioxid auf dem SiIizium, wenn auch je nach den Verfahrensbedingungen in unterschied-• lichem Maße, vorhanden sind. Wenn die Dotierungskonzentration des Substrates, wie dies im allgemeinen der Fall ist, weniger als 17 "?
10 Atome/cm ist, so kann die positive Ladung im Oxid zu einer : elektrischen Inversion der Oberfläche des p-leitenden Substrates ί führen, das somit η-leitend wird. Dieser sogenannte η-Typ—Kanal ! verbindet elektrisch die η-Bereiche der Schaltungsbauteile miteinander, die anderenfalls gegeneinander durch die Oxidisolation in ' seitlicher Richtung isoliert werden sollten, sowie in Vertikalrichtung mit darunterliegenden Bereichen über einen gegenvorge-■ spannten p-n-Ubergang. Zusätzlich zu den Ladungen im Oxid können Verbindungen, welche die Oxidisolation überqueren, eine Inversion in Substraten sowohl des η-Typs als auch des p-Typs herbeiführen, je nach Vorzeichen und Größe ihrer elektrischen Potentiale.epitaxially grown layers are to be produced which are located on p-conducting silicon substrates, which is based on the positive charges that are always present in the silicon dioxide on the silicon, albeit to different degrees depending on the process conditions. If, as is generally the case, the doping concentration of the substrate is less than 17 "?
10 atoms / cm, the positive charge in the oxide can lead to an electrical inversion of the surface of the p-conducting substrate ί, which thus becomes η-conducting. This so-called η-type channel! electrically connects the η areas of the circuit components with one another, which otherwise should be insulated from one another by the oxide insulation in the lateral direction, as well as in the vertical direction with the areas below via a counter-biased pn junction. In addition to the charges in the oxide, compounds crossing the oxide insulation can cause inversion in both η-type and p-type substrates, depending on the sign and magnitude of their electrical potentials.

Um einen Verlust der Isolationswirkung durch Inversion zu verhindern, erhöht man im allgemeinen die Dotierung des Substrates in einem flachen Bereich unterhalb der Oxidisolation. Dies kann unter Einsatz folgender Verfahren geschehen:To prevent a loss of insulation through inversion, one generally increases the doping of the substrate in a flat area below the oxide insulation. This can be done under The following procedures are used:

1) Die zusätzliche Dotierung wird selektiv in die Substratoberfläche durch thermische Diffusion oder durch Ionenimplantation eingebracht. Eine epitaktisch aufgewachsene Schicht wird dann abgelagert, in welcher Oxidisolationsbereiche gebildet werden, wie dies oben beschrieben wurde, wobei diese Bereiche mit dem Muster der Bereiche erhöhter Dotierung fluchten.1) The additional doping is selectively introduced into the substrate surface introduced by thermal diffusion or by ion implantation. An epitaxially grown one Layer is then deposited in which oxide isolation regions are formed, as above has been described, these areas being aligned with the pattern of the areas of increased doping.

2) NachBildung der Oxid-Nitrid-Maske für die selektive Oxidation wird die freiliegende Substratoberfläche selektiv durch Implantation oder durch thermische Diffusion mit einer Anti inversionsschicht versehen, bevor auf denselben Bereichen die Isolationsoxid-2) After forming the oxide-nitride mask for the selective Oxidation is the exposed substrate surface selectively by implantation or by thermal Provide diffusion with an anti-inversion layer before the insulation oxide

spannungen, beispielsweise 15 bis 50 Volt, mitunter erforderlich sind.voltages, for example 15 to 50 volts, are sometimes required.

Durch die Erfindung soll die Aufgabe gelöst werden, Isolationsbereiche innerhalb eines Halbleiteraufbaus auch bei hohem Integrationsgrad einer integrierten Schaltung und entsprechend geringen Abmessungen unter Vermeidung von Ausrichtungsproblemen in solcher Weise bilden zu können, daß insbesondere hinsichtlich der parasitären Kapazitäten sowie der Durchbruchsspannungen verbesserte elektrische Eigenschaften erreicht werden.The object of the invention is to be achieved, isolation areas within a semiconductor structure even with a high degree of integration of an integrated circuit and correspondingly low To be able to form dimensions while avoiding alignment problems in such a way that, in particular with regard to the parasitic Capacities as well as the breakdown voltages improved electrical properties can be achieved.

Diese Aufgabe wird durch die im anliegenden Anspruch 1 angegebenen Merkmale gelöst.This object is given by the claims in the attached claim 1 Features solved.

Es wird also ein Verfahren zur Bildunq von Isolationsbereichen innerhalb eines Halbleiteraufbaus vorgeschlagen. Dabei wird auf der Oberfläche des betreffenden Halbleiteraufbaus eine Maske angeordnet, welche eine obere und eine untere Schicht aus jeweils unterschiedlichen Werkstoffen enthält, über denjenigen Teilen des Halbleiteraufbaus, in denen Isolationsbereiche gebildet werden sollen, wird jeweils ein Fenster in der oberen Schicht der Maske hergestellt. Unter Verwendung dieses Fensters in der oberen .Schicht wiederum als Maske wird in der unteren Schicht ein qrößerer Durchbruch oder ein größeres Fenster hergestellt, indem ein chemisches Ätzmittel eingebracht wird, welches nur die untere Schicht dort wegätzt, wo Teile dieser unteren Schicht durch das in der oberen Schicht gebildete Fenster freiqeleqt sind. Der größere Durchbruch oder das größere Fenster in der unteren Schich dient dann als Ätzmaske zur Bildung eines Isolationskanals oder einer Isolationsvertiefung in dem darunterliegenden Halbleiteraufbau. Die obere Schicht mit dem kleineren Fenster hingeqen dient als Ionenimplantationsmaske zum Implantieren von Partikeln in den Boden der im Halbleiteraufbau qebildeten Rille oder Vertiefung, während die Seitenbereiche dieser Rillen oder Vertiefungen gegenüber den Ionen abgedeckt oder maskiert Rind.A method for forming isolation areas within a semiconductor structure is therefore proposed. This is on the surface of the semiconductor structure in question, a mask is arranged, which has an upper and a lower layer of each contains different materials, over those parts of the Semiconductor structure in which isolation areas are formed a window is made in the top layer of the mask. Using this window in the top The layer, in turn, as a mask, becomes a larger one in the lower layer Breakthrough or a larger window made by adding a chemical etchant, which only the lower The layer is etched away where parts of this lower layer are exposed through the window formed in the upper layer. Of the larger breakthrough or the larger window in the lower layer then serves as an etching mask to form an isolation channel or an isolation recess in the underlying semiconductor structure. The upper layer with the smaller window on the other hand serves as an ion implantation mask for implanting particles in the bottom of the groove or recess formed in the semiconductor structure, while the side portions of these grooves or recesses covered or masked bovine against the ions.

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Durch ein solches Verfahren werden also seitliche Isolationsbe- ' reiche mit automatisch oder selbsttätig ausgerichteten Antiinversionsbereichen unterhalb des Bodens oder Grundes der Isolationsbereiche erzeugt und haben von den Rändern der Isolationsbereiche einen gleichförmigen, vorbestimmten Abstand. Ist eine bündige oder ebene Oberfläche nicht von Wichtigkeit, so kann das oben beschriebene Verfahren ausgeübt werden, ohne daß eine Rille oder Vertiefung in den darunterliegenden Halbleiteraufbau eingeätzt wird.Such a method thus creates lateral isolation areas with automatically or automatically aligned anti-inversion areas generated below the ground or the bottom of the isolation areas and have from the edges of the isolation areas a uniform, predetermined distance. Is a flush or flat surface is not important, the procedure described above can be practiced without leaving a groove or indentation is etched into the underlying semiconductor structure.

Im übrigen sind zweckmäßige Ausgestaltungen und Weiterbildungen des hier angegebenen Verfahrens Gegenstand der anliegenden, dem Anspruch 1 nachgeordneten Ansprüche, deren Inhalt hierdurch ausdrücklich zum Bestandteil der Beschreibung gemacht wird, ohne an dieser Stelle den Wortlaut zu wiederholen. Nachfolgend werden Ausführungsbeispiele unter Bezugnahme auf die Zeichnung näher erläutert. Es stellen dar:In addition, expedient refinements and developments of the method specified here are the subject of the attached, the Claim 1 subordinate claims, the content of which is hereby expressly made part of the description, without repeat the wording at this point. The following are exemplary embodiments explained in more detail with reference to the drawing. They represent:

Figur 2AFigure 2A

Figuren 1 Seitenansichten von Querschnittsdarstellunbis 12 und gen eines Teiles eines Bipolartransistors, 14 bis 17 bei dessen Herstellung das vorliegend angegebene Verfahren eingesetzt wird, jeweils in verschiedenen Herstellungszuständen, eine Aufsicht auf den Bipolartransistor in einem bestimmten Herstellungszustand, wobei Figur 2 eine Querschnitts-Seitenansicht entsprechend der in Figur 2A eingezeichneten Schnittlinie 2-2 ist,Figures 1 side views of cross-sectional representations to 12 and a part of a bipolar transistor, 14 to 17 in the production of which the method specified here is used, respectively in different manufacturing states, a plan view of the bipolar transistor in a certain manufacturing state, FIG. 2 correspondingly being a cross-sectional side view is the section line 2-2 drawn in FIG. 2A,

eine Aufsicht bzw. eine perspektivische Teilansicht des Bipolartransistors wiederum in einem bestimmten Herstellungszustand, wobei Figur 9 eine Querschnitts-Seitenansicht entsprechend der in Figur 9A eingezeichneten Schnittlinie 9-9 ist,a plan view or a perspective partial view of the bipolar transistor again in FIG a certain manufacturing state, FIG. 9 corresponding to a cross-sectional side view the section line 9-9 shown in FIG. 9A,

Figuren 1OA eine Aufsicht bzw. eine perspektivische Teil- und 1OB ansicht des Bipolartransistors in wiederumFigures 1OA a plan view or a perspective partial and FIG. 1OB view of the bipolar transistor in turn

einem anderen Herstellungszustand, wobei Fi-another manufacturing state, where Fi-

Figuren 9A
und 9BFigures 9A
and 9B

gur 10 eine Querschnitts-Seitenansicht entsprechend der in Figur 1OA eingezeichneten Schnittlinie 10-10 ist und ₍ gur 10 is a cross-sectional side view corresponding to the section line 10-10 drawn in FIG. 10A and ₍

Figur 13 eine Aufsicht des Bipolartransistors abermals in einem bestimmten Herstellunqszustand, wobei Figur 12 eine Querschnitts-Seitenansicht entsprechend der in Figur 13 eingezeichneten Schnittlinie 12-12 darstellt.FIG. 13 shows a plan view of the bipolar transistor again in a certain manufacturing state, with FIG. 12 shows a cross-sectional side view corresponding to that shown in FIG Represents section line 12-12.

In Figur 1 ist ein Substrat 10 gezeigt, welches vorliegend aus p-Typ-Silizium oder p-leitendem Silizium mit einer Oberfläche in der 100-Kristallebene und einem spezifischen Widerstand von 10 bis 40.52 cm besteht. In dem Substrat ist ein η-leitender Subkollektorbereich 12 unter Einsatz herkömmlicher Techniken, beispielsweise durch Ionenimplantation von Arsen oder Antimon durch eine Siliziumdioxidmaske oder Photoresistmaske (nicht dargestellt) gebildet. Der Subkollektorbereich 12 kann aber auch durch Diffusion hergestellt sein. Nach Entfernen der Siliziumdioxidmaske oder Photoresistmaske in herkömmlicher Weise wird durch epitaktisches Aufwachsen eine Schicht 14 aus η-leitendem Silizium aufgebracht. Diese epitaktische Schicht 14 läßt man bis zu einer Dicke von 1,5 bis 3 Mikron aufwachsen.In Figure 1, a substrate 10 is shown, which in the present case is made of p-type silicon or p-type silicon with a surface in the 100 crystal plane and a resistivity of 10 to 40.52 cm. In the substrate there is an η-conducting subcollector area 12 using conventional techniques such as ion implantation of arsenic or antimony through a silicon dioxide mask or photoresist mask (not shown) is formed. The sub-collector region 12 can, however, also be produced by diffusion be. After removing the silicon dioxide mask or photoresist mask in a conventional manner, a Layer 14 made of η-conductive silicon is applied. This epitaxial layer 14 is left to a thickness of 1.5 to 3 microns grow up.

Nun seien die Figuren 2 und 2A näher betrachtet. Auf der Oberfläche der epitaktisch aufgewachsenen Schicht 14 wird eine zusammengesetzte Schicht 16 gebildet. Im einzelnen enthält die zusammengesetzte Schicht 16 eine Schicht IR aus Siliziumdioxid, welche vorliegend thermisch niedergeschlagen oder chemisch durch Aufdampfen abgelagert ist und die Oberfläche der epitaktisch aufgewachsenen Schicht 14 in einer Stärke von 50 nm bis 300 nm überdeckt. Weiter enthält die zusammengesetzte Schicht 16 eine Siliziumnitridschicht 20, welche auf der Oberfläche der Siliziumdioxidschicht 18 abgelagert ist, vorliegend chemisch aus dem Dampf, und eine Stärke von 150 nm hat. über dor zusammengesetzten Schicht 16 ist eine Photoresistschicht 24 aufgebracht und zu einer Isolationsmaske ausgebildet, wobei eine herkömmliche photolithographisch- FIGS. 2 and 2A are now considered in more detail. On the surface A composite layer 16 is formed of the epitaxially grown layer 14. In detail contains the compound Layer 16 is a layer IR made of silicon dioxide, which is present thermally deposited or chemically deposited by vapor deposition and the surface of the epitaxially grown Layer 14 covered in a thickness of 50 nm to 300 nm. The composite layer 16 also includes a silicon nitride layer 20, which is deposited on the surface of the silicon dioxide layer 18, in the present case chemically from the steam, and a Has a thickness of 150 nm. over the composite layer 16 is applied a photoresist layer 24 and formed into an isolation mask, wherein a conventional photolithographic-

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chemische Ätzung vorgenommen wird, um in der dargestellten Weise Fenster oder Durchbrüche 26 auszubilden. Vorzugsweise sind die Breiten dieser Isolationsfenster 26 so gering wie praktisch möglich, beispielsweise in der Größenordnung von 2 Mikron. Unter Verwendung der mit den Fenstern 26 versehenen Photoresistschicht 20 als Maske wird die zusammengesetzte Schicht 16 selektiv in der aus Figur 2 ersichtlichen Weise weggeätzt. Beispielsweise werden die freiliegenden Teile der Siliziumnitrid-Schicht 20 durcl bekanntes Plasmaätzen entfernt, so daß die in Figur 3 mit 21 bezeichneten Fenster entstehen und dann werden die freiliegenden Teile der Siliziumdioxidschicht 18 durch Einsatz eines geeigneten chemischen Ätzmittels entfernt, etwa durch eine Flußsäurelösung, oder ebenfalls durch Plasmaätzung, so daß Fenster 23 größerer Abmessung entstehen. Jedenfalls aber ist festzustellen, daß das Ätzen zum Entfernen der Siliziumdioxidschicht 18 selektiv geschieht. Das bedeutet, daß durch die Ätzung selektiv die Siliziumdioxidschicht 18 angegriffen wird, ohne daß ein Angriff entweder des Siliziums oder des Siliziumnitrids oder der Photoresistmaterialien erfolgt. Das Wegätzen oder Entfernen des Siliziumdioxids wird solange fortgesetzt, bis die Siliziumdioxidschicht 18 die Ränder der teilweise entfernten Siliziumnitridschicht in der aus Figur 3 ersichtlichen Weise hinterschneidet. Der Grad der Hinterschneidung wird durch Steuerung der Einwirkdauer oder Ätzdauer beim chemischen Abätzen des Siliziumdioxids gesteuert. Im vorliegenden Beispiel ist der Grad der Hinterschneidung etwa 1 Mikron. Die Photoresistschicht 24 wird dann auf herkömmliche Weise entfernt.chemical etching is carried out in order to form windows or openings 26 in the manner shown. Preferably they are Widths of these isolation windows 26 as small as practically possible, for example on the order of 2 microns. Under Using the photoresist layer 20 provided with the windows 26 as a mask, the composite layer 16 is selectively in etched away in the manner shown in FIG. For example, the exposed parts of the silicon nitride layer 20 are Durcl known plasma etching removed, so that the windows designated by 21 in FIG. 3 arise and then the exposed Portions of silicon dioxide layer 18 removed using a suitable chemical etchant, such as a hydrofluoric acid solution, or also by plasma etching, so that windows 23 of larger dimensions are created. In any case, however, it can be stated that that Etching to remove silicon dioxide layer 18 is done selectively. This means that the etching selectively removes the silicon dioxide layer 18 is attacked without attacking either the silicon or the silicon nitride or the photoresist materials he follows. The etching away or removal of the silicon dioxide is continued until the silicon dioxide layer 18 dies Edges of the partially removed silicon nitride layer in the manner shown in Figure 3 undercut. The degree of undercut is controlled by controlling the exposure time or etching time in the chemical etching of the silicon dioxide. In the present For example, the degree of undercut is about 1 micron. The photoresist layer 24 is then applied in a conventional manner removed.

Die zurückbleibenden Teile der durch Ätzung behandelten zusammengesetzten Schicht' 16 werden als Maske zum Einätzen einer Vertiefung oder eines Isolationskanals 28 in die epitaktisch aufgewachsene Schicht 14 verwendet, wie dies in Figur 4 deutlich gemacht ist, wobei ein anisotropes Ätzmittel verwendet wird. Wenn später ein nahezu ebener Aufbau entstehen soll, und die epitaktisch aufgewachsene Schicht 14 nicht dicker als 3 Mikron ist, so werden die Isolationskanäle oder -rillen 28 bisThe remaining parts of the etch treated composite Layer '16 is used as a mask for etching a recess or an isolation channel 28 in the epitaxial grown layer 14 is used, as is made clear in Figure 4, using an anisotropic etchant will. If an almost flat structure is to be created later, and the epitaxially grown layer 14 is not thicker than 3 microns is, the isolation channels or grooves 28 to

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auf eine Tiefe von 500 nm bis 1000 nm unter Verwendung eines gebräuchlichen anisotropen Ätzmittels geätzt, etwa einer Kaliumhydroxidlösung. Bei dickeren epitaktisch aufgewachsenen Schichten 14, d. h. in einer Stärke von 3,5 bis 4 Mikron, wird die Ätzung bis zu einer Tiefe von 1,6 bis 2 Mikron vorgenommen, wobei eine Kombinationsätztechnik eingesetzt wird. D. h. zunächst werden 0,3 bis 0,5 Mikron der epitaktisch aufgewachsenen Siliziumschicht 14 unter Verwendung eines anisotropen Ätzmittels entfernt und die verbleibenden 1,3 bis 1,7 Mikron der epitaktisch aufgewachsenen Schicht 14 werden selektiv unter Einsatz eines isotropen Ätzmittels entfernt. Durch die letztgenannte Maßnahme werden Isolationsrillen oder -kanäle mit abgeschrägten Seitenwänden erhalten, wenn es nicht vorgezogen wird, den gesamten Isolationskanal wieder mit thermisch aufgewachsenem Siliziumdioxid aufzufüllen, auf welchem eine Metallisierung gebildet wird, wie dies in der US-Patentschrift 4 187 125 beschrieben ist. Da das anisotrope Ätzmittel vorzugsweise längs der 100-Kristallachse angreift, wird ein in Figur 1 dargestelltes Siliziumsubstrat 10 mit einer Oberfläche in der 100-Kristallebene bei dem hier angegebenen Verfahren benötigt, wobei die Anordnung der Isolationskanäle, welche einzuätzen sind, in Richtung der 110-Kristallachsen orientiert ist.to a depth of 500 nm to 1000 nm using a conventional one anisotropic etchant, such as a potassium hydroxide solution. In the case of thicker epitaxially grown layers 14, i. H. in a thickness of 3.5 to 4 microns, the Etched to a depth of 1.6 to 2 microns using a combination etch technique. I. E. initially be 0.3-0.5 microns of the epitaxially grown silicon layer 14 was removed using an anisotropic etchant and the remaining 1.3 to 1.7 microns of the epitaxially grown layer 14 becomes selectively using an isotropic one Etchant removed. The last-mentioned measure gives insulation grooves or channels with bevelled side walls, if it is not preferred to refill the entire isolation channel with thermally grown silicon dioxide, on which a metallization is formed as described in U.S. Patent 4,187,125. Since the anisotropic If the etchant preferably attacks along the 100 crystal axis, a silicon substrate 10 shown in FIG. 1 is used with a surface in the 100 crystal plane at the one specified here Process is required, wherein the arrangement of the isolation channels, which are to be etched, in the direction of the 110 crystal axes is oriented.

Es sei nun wiederum auf Figur 4 Bezug genommen. Ein anisotropes Ätzmittel dient zur Herstellung des in der Zeichnung mit 28 bezeichneten Isolationskanals. Während des Ätzens mit dem anisotropen Ätzmittel werden Teile der epitaktisch aufgewachsenen Siliziumschicht 14 unterhalb der zusammengesetzten Schicht 36 entfernt, wobei die zusammengesetzte Schicht 16 in der dargestellten Weise eine gegenüber dem Ätzmittel resistente Maske bildet. Das bedeutet, daß während des Ätzens mit dem anisotropen Ätzmittel die Siliziumnitridschicht 20 die Seitenwände 29 der Isolationsrille oder des Isolationskanals 28 in der epitaktisch aufgewachsenen Schicht 14 übergreift. Es sei bemerkt, naß die Ätzmaske in eigentlichen Sinne vorliegend durch die Siliziumdioxidschicht 18 gebildet wird. COPYReference is now again made to FIG. An anisotropic etchant is used to produce the one designated 28 in the drawing Isolation channel. During the etching with the anisotropic etchant, parts of the epitaxially grown Silicon layer 14 is removed from below composite layer 36, with composite layer 16 shown in FIG Way forms a mask resistant to the etchant. This means that during the etching with the anisotropic Etchants the silicon nitride layer 20 the side walls 29 of the isolation groove or isolation channel 28 in the epitaxial manner grown layer 14 overlaps. It should be noted that the etching mask in the actual sense in the present case is wet through the silicon dioxide layer 18 is formed. COPY

Die Oberfläche des Halbleiteraufbaus, wie er nunmehr gebildet und in Figur 4 dargestellt ist, wird als nächstes einem Ionenimplantationsvorgang unterzogen. Im einzelnen wird die Oberfläche des gebildeten Halbleiteraufbaus mit Borionen 17 (oder mit anderen Partikeln welche einen p-leitenden Bereich in dem n-leitenden epitaktisch aufgewachsenen Material der Schicht 14 erzeugen können) beaufschlagt. Vorliegend ist die Dosierung bei der Ionenimplantation 1,5 · 10 /cm bei 30 KeV, so daß der Bereich der Konzentrationsspitze der Implantation in einer Tiefe im Abstand in der Größenordnung von etwa 100 nm von der freiliegenden Oberfläche der epitaktisch aufgewachsenen Schicht 14 entsteht. Es sei darauf hingewiesen, daß der übergreifende Teil der Siliziumnitridschicht 20 die Seitenwände 29 der Isolationskanäle 28 von der Borionenbeaufschlagung abschirmt und damit bezüglich der Ionenimplantation als Maske wirksam ist, derart, daß die Borionen 17 nur am Boden 27 des Kanals 28 eingepflanzt werden. Wie oben festgestellt, wurde die chemische Ätzmaske zur Herstellung der Isolationsrillen oder -kanäle 28 von der Siliziumdioxidschicht 18 gebildet. Weiter ist vorstehend ausgeführt worden, daß die Durchbrüche oder Fenster in der Siliziumdioxidschicht 18 größer ausgebildet waren als diejenigen in der Siliziumnitridschicht 20. Die resultierenden Seitenwandbereiche der Isolationskanäle 28 erstrecken sich daher weiter als solche Bereiche, die entstanden wären, wenn die Fenster in der Schicht 18 genauso groß gewählt worden wären, wie in der-Schicht 20. Auf diese Weise wird erreicht, daß die selbsttätig ausgerichteten Antiinversionsbereiche, die mittels der implantierten Ionen 17 erzeugt werden, einen geeigneten Abstand von den Seitenwandbereichen der Isolationskanäle 28 aufweisen.The surface of the semiconductor structure, as it is now formed and shown in Figure 4, is next subjected to an ion implantation process subjected. In particular, the surface of the semiconductor structure formed is coated with boron ions 17 (or with other Particles which have a p-type region in the n-type can produce epitaxially grown material of the layer 14) acted upon. The present is the dosage for ion implantation 1.5 x 10 / cm at 30 KeV, so that the area of the concentration peak of the implantation at a depth at a distance on the order of about 100 nm from the exposed surface the epitaxially grown layer 14 arises. It should be noted that the overlapping part of the silicon nitride layer 20 the side walls 29 of the isolation channels 28 from the boron ion exposure shields and is thus effective with respect to the ion implantation as a mask, such that the boron ions 17 only on Bottom 27 of the channel 28 are planted. As stated above, For example, the chemical etching mask for producing the insulating grooves or channels 28 was formed by the silicon dioxide layer 18. Further has been stated above that the openings or windows in the silicon dioxide layer 18 were made larger than those in the silicon nitride layer 20. The resulting Side wall areas of the isolation channels 28 therefore extend further than those areas that would have arisen if the windows would have been chosen to be exactly the same size in layer 18 as in layer 20. In this way, it is achieved that the automatic aligned anti-inversion areas, which by means of the implanted ions 17 are generated, have a suitable distance from the side wall regions of the isolation channels 28.

Die Isolationskanäle 28 können thermisch oxidiert werden, um die Kanäle in der nachfolgend angegebenen Weise aufzufüllen, so daß sich wieder eine im wesentlichen ebene Oberfläche für eine Metallisierung bietet, welche sich über die Oberfläche des Halbleiteraufbaus erstreckt und über die aufgefüllten Isolationskanäle hinweg verläuft, um die Bauelemente, die in dem Halbleiteraufbau hergestellt worden sind, elektrisch miteinander zu ver-The isolation channels 28 can be thermally oxidized to fill the channels in the manner indicated below, so that an essentially flat surface again presents itself for a metallization, which extends over the surface of the semiconductor structure extends and over the filled isolation channels runs away in order to electrically connect the components that have been manufactured in the semiconductor structure to one another.

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• · · »α** «ft »• · · »α **« ft »

binden; und ein wesentlicher Teil der durch Implantation eingebrachten Borionen diffundiert in die epitaktische Schicht hinein.tie; and a substantial part of those introduced by implantation Boron ions diffuse into the epitaxial layer.

Auf diese Weise führt die Oxidation des Siliziums der epitaktisch aufgewachsenen Schicht 14, wie nachfolgend angegeben, nicht zu einer Entfernung wesentlicher Mengen der Dotierungsmittels Bor, so daß der schließlich erhaltene Aufbau die richtige, durch Bordotierung erzeugte p-Leitfähigkeit in dem Bereich der epitaktischen Schicht 14 unterhalb des Bodens oder Grundes des Isolationskanals 28 hat, um einen Aufbau zu erhalten, bei dem die Mög-In this way, the oxidation of the silicon does not lead to the epitaxially grown layer 14, as indicated below removal of substantial amounts of the boron dopant, so that the structure finally obtained is the correct one, by boron doping generated p-conductivity in the area of the epitaxial layer 14 below the bottom or bottom of the isolation channel 28 in order to obtain a structure in which the possibility

. lichkeit einer Inversion minimal ist.. possibility of inversion is minimal.

Nach einer Wärmebehandlung bei 1000° C für eine Dauer von 20 Minuten in einer Argonatmosphäre wird der Halbleiteraufbau in eine oxidierende Atmosphäre eingebracht, so daß eine Schicht 30 aus Siliziumdioxid thermisch selektiv über den freiliegenden Bereichen der epitaktisch aufgewachsenen Siliziumschicht 14 entsteht, wie in Figur 5 dargestellt ist. Im einzelnen werden die Isolationskanäle 28 (Figur 4) selektiv in einer reinen, feuchten 02-Atmosphäre (unter Zugabe von HCl) oxidiert, um eine Schicht 30 (Figur 5) aus Siliziumdioxid in einer Dicke von 1,2 Mikron bis 1,5 Mikron entstehen zu lassen. Beispielsweise dauert dieser Oxidationsvorgang acht Stunden bei einer Temperatur von 1000° C. Während dieser Oxidation (und während späterer Wärmebehandlunqsvorgänge, auf die noch eingegangen wird) diffundieren etliche der durch Implantation eingebrachten Borionen durch die epitaktisch aufgebrachte Siliziumschicht 14 hindurch in das Substrat 10 hinein und bilden einen dotierten Bereich 31 wie aus Fiqur 5 zu ersehen ist. Beträgt die anfängliche Tiefe der Isolationskanäle 28 800 nm, und läßt man beispielsweise eine 1,5 Mikron dicke Siliziumdioxidschicht 30 aufwachsen, so tritt der mit Borionen versetzte Bereich 31 durch eine restliche Schichtdicke von 3 Mikron der epitaktisch aufgewachsenen Schicht 14 hindurch in das Substrat 10 ein und bildet den gewünschten Isolatinsbereich in der dargestellten Weise aus. Werden dickere epitaktische Schichten 14 verwendet, so kann man zusätzliches, aufwärts diffundierendes Bor in bestimmten Bereichen des Substrates un-After heat treatment at 1000 ° C for 20 minutes In an argon atmosphere, the semiconductor structure is introduced into an oxidizing atmosphere, so that a layer 30 of Silicon dioxide is produced in a thermally selective manner over the exposed areas of the epitaxially grown silicon layer 14, as shown in FIG. In detail, the isolation channels 28 (Figure 4) are selectively in a clean, moist 02 atmosphere (with the addition of HCl) oxidized to a layer 30 (Figure 5) of silicon dioxide in a thickness of 1.2 microns to 1.5 microns. For example, this lasts Oxidation process eight hours at a temperature of 1000 ° C. During this oxidation (and during subsequent heat treatment processes, which will be discussed later) some of the boron ions introduced by implantation diffuse through the epitaxially The silicon layer 14 applied through into the substrate 10 and form a doped region 31 as from FIG. 5 can be seen. If the initial depth of the isolation channels 28 is 800 nm, leaving a 1.5 micron, for example When a thick silicon dioxide layer 30 grows, the area 31 offset with boron ions passes through a remaining layer thickness of 3 microns of the epitaxially grown layer 14 through in the substrate 10 and forms the desired isolate area in the manner shown. Will be thicker epitaxial Layers 14 are used, additional, upwardly diffusing boron can be used in certain areas of the substrate and

- ^ll - BAD- ^ll - BATH

terbringen, bevor die epitaktisch aufqewachsene Schicht 14 aufgebracht wird. Diese Aufwärtsdiffusion trifft sich dann mit -der Abwärtsdiffusion der durch Implantation eingebrachten Borionen, wo- ^: durch sich eine erhöhte Dicke des Isolationsbereiches ergibt. Im Falle eines Transistoraufbaus ist es von Wichtigkeit, daß die seitliche Diffusion der durch Implantation in die Isolationskanäle eingebrachten Borionen so gering ist, daß das Bor einen ausreichenden Abstand von dem Basisbereich des Transistors einhält, der später hergestellt werden soll. Die seitliche Diffusion geschieht mit wesentlich geringerer Geschwindigkeit als die Abwärtsdiffusion, so daß es aufgrund der vorliegenden Gegebenheiten bereits erleichtert wird, das Bor der Isolationsbereiche von dem Basisbereich des herzustellenden Transistors getrennt zu halten. Dies wird durch einen Vorgang erreicht, der als oxidationsbedingte Erhöhung der Diffusion bezeichnet werden kann und welcher bis hinauf zu Temperaturen von etwa 1000°C bewirkt, daß das Bor unterhalb eines Flächenbereiches, auf dem eine Oxidschicht aufwächst, wesentlich schneller diffundiert, insbesondere in der 100-Kristallrichtung.Bring before the epitaxially grown layer 14 is applied. This upward diffusion then meets with -the downward diffusion of the introduced by implanting boron ions, ^WO: by an increased thickness of the isolation region is obtained. In the case of a transistor structure, it is important that the lateral diffusion of the boron ions introduced into the isolation channels by implantation is so small that the boron maintains a sufficient distance from the base region of the transistor which is to be produced later. The lateral diffusion takes place at a much slower speed than the downward diffusion, so that , due to the present circumstances, it is already made easier to keep the boron of the isolation areas separated from the base area of the transistor to be produced. This is achieved by a process that can be referred to as an oxidation-related increase in diffusion and which, up to temperatures of around 1000 ° C, causes the boron to diffuse significantly faster below a surface area on which an oxide layer grows, in particular in the 100 -Crystal direction.

Die Siliziumnitridschicht 20 (Figur 4) wird dann in an sich bekannter Weise entfernt und durch eine 200 nm dicke Siliziumdioxidschicht 38 ersetzt. Im vorliegenden Ausführungsbeispiel wird diese Schicht in Dampf bei 100C°C während einer Zeit von etwa 35 Minuten zum Aufwachsen gebracht. Der resultierende Aufbau mit der SiI iziumdioxicischicht 38 zuoberst hat nun eine Dicke in der Größenordnung von 250 nm, wobei dieser Zustand in Figur dargestellt ist.The silicon nitride layer 20 (FIG. 4) is then known per se Wise removed and replaced by a 200 nm thick silicon dioxide layer 38. In the present embodiment this layer is in steam at 100C ° C for a time of Brought about 35 minutes to grow. The resulting structure with the silicon dioxide layer 38 on top now has a thickness of the order of 250 nm, this state being shown in FIG is shown.

Aus Figur 6 erkennt man, daß ietzt eine Photoresistmaske in Gestalt einer Schicht 42 aus Photoresistmaterial über der Oberfläche des erwähnten Aufbaus gebildet wird, wobei eine übliche photolithographische Technik eingesetzt wird, um ein Fenster 44 in der Schicht 42 vorzusehen, das den Basisbereich frei läßt. Unter Verwendung der letztgenannten Maske werden Borionen 45 durch die Siliziumdioxidschicht 38 hindurch in den BasisbereichFrom Figure 6 it can be seen that a photoresist mask is now in shape a layer 42 of photoresist material over the surface of the aforesaid structure is formed using a conventional photolithographic technique to form a window 44 to be provided in the layer 42 which leaves the base region free. Using the latter mask, boron ions 45 through the silicon dioxide layer 38 into the base region

-12- ^BAD -12- ^BAD

1S1S

implantiert, wobei folgende Dosierung gewählt wird: 8 · 10¹³/cm² • bei 100 KeV. Die Photoresistschicht 42 wird nachfolgend in an : sich bekannter Weise entfernt. Sodann wird der Aufbau in einer Argonatmosphäre bei 110* C während 10 Minuten wärmebehandelt, soimplanted, the following dosage being selected: 8 · 10 ¹³ / cm ² • at 100 KeV. The photoresist layer 42 is subsequently removed in a manner known per se. The structure is then heat-treated in an argon atmosphere at 110 ° C. for 10 minutes, see above

daß sich der Basisbereich aufgrund einer Diffusion der Bordotierung bis in eine Tiefe in der Größenordnung von 300 nm ausbrei-' tet und den inaktiven Basisbereich 43 ausbildet (d. h. denjenigen ι Basisbereich, welcher zur elektrischen Verbindung des aktiven j Basisbereiches mit der Basiselektrode verwendet wird, worauf nachfolgend noch eingegangen wird).that the base area is due to a diffusion of boron doping expand to a depth of the order of 300 nm tet and forms the inactive base area 43 (i.e. that base area which is used for the electrical connection of the active j base area is used with the base electrode, which will be discussed below).

In der Betrachtung sei nun auf Figur 7 übergegangen. Eine Photoresistschicht 50 wird wiederum auf die Oberfläche des Halbleiteraufbaus aufgebracht und zu einer Maske ausgebildet, wie aus Figur 7 hervorgeht, wobei übliche photolithographische Techniken angewendet werden. Die Photoresistmaske ist so ausgebildet, daß sie sämtliche Kontaktbereiche (Emitter, Basis und Kollektor) gleichzeitig über öffnungen freiliegen läßt. Unter Verwendung dieser Photoresistmaske werden Teile der Siliziumdioxidschicht 38 (und ein entsprechender oberer Schichtbereich des Siliziumdioxids in den Isolationskanälen) bis zu einer Dicke in der Grössenordnung von 50 nm bis 100 nm in der dargestellten Weise entfernt. Gemäß einer anderen Ausführungsform kann die Siliziumdioxidschicht 38 auch in den durch die Photoresistmaske nicht abgedeckten Kontaktbereichen bis zur epitaktisch aufgewachsenen Schicht 14 hindurchgeätzt werden und durch frisch aufgewachsenes Siliziumdioxid in einer Schicht von größenordnungsmäßig 50 nm Dicke ersetzt werden. (Diese dünne Siliziumdioxidschicht wirkt als spannungsabsorbierende Zwischenlage sowie als Ätz-Sperrschicht, wenn eine im nächsten Verfahrensschritt aufzubringende Siliziumnitridschicht nachfolgend durch ein Plasmaätzverfahren abgeätzt wird.)The consideration will now move on to FIG. 7. A layer of photoresist 50 is again applied to the surface of the semiconductor structure and formed into a mask, as shown in FIG 7, using conventional photolithographic techniques be applied. The photoresist mask is designed in such a way that it covers all contact areas (emitter, base and collector) at the same time can be exposed through openings. Using this photoresist mask, parts of the silicon dioxide layer are made 38 (and a corresponding upper layer area of the silicon dioxide in the isolation channels) up to a thickness in the order of magnitude from 50 nm to 100 nm removed as shown. According to another embodiment, the silicon dioxide layer can 38 also in the contact areas not covered by the photoresist mask up to the epitaxially grown contact areas Layer 14 are etched through and through freshly grown silicon dioxide in a layer of the order of 50 nm Thickness to be replaced. (This thin layer of silicon dioxide works as a stress-absorbing intermediate layer and as an etching barrier layer, if one is to be applied in the next process step Silicon nitride layer is subsequently etched away by a plasma etching process.)

Nunmehr sei Figur 8 näher betrachtet. Die Photoresistschicht 50 ist entfernt und eine Schicht 52 aus Siliziumnitrid wird hier chemisch aus dem Dampf abgelagert, und zwar in einer Dicke von 100 nm bis8 is now considered in more detail. The photoresist layer 50 is removed and a layer 52 of silicon nitride is here chemically deposited from the vapor to a thickness of 100 nm to

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SADSAD

150 nm. Eine Photoresistschicht 54 wird dann über der Siliziumnitridschicht 52 aufgebracht und zu einer Maske ausgebildet, wie aus Figur 8 zu ersehen ist, wobei herkömmliche Photolithographie techniken zur Anwendung kommen. Diese problemlos überdimensionie te Maske dient zur selektiven Entfernung der freiliegenden Bereiche der Siliziumnitridschicht 52 durch an sich bekanntes Plasmaätzen, sowie zur Entfernung der dann freigelegten, darunterliegenden dünnen Teile der Siliziumdioxidschicht 38 von dem Emitterbereich unter Einsatz herkömmlicher chemischer Ätzung mit Flüssigkeit, wie aus Figur 8 hervorgeht, um einen Aufbau zu erhalten der in den Figuren 9, 9A und 9B in dem Zustand dargestellt ist, welcher sich nach Entfernung der Photoresistschicht 54 ergibt.150 nm. A layer of photoresist 54 is then placed over the silicon nitride layer 52 and formed into a mask, as can be seen from Figure 8, using conventional photolithography techniques are used. This easily oversized mask is used to selectively remove the exposed areas the silicon nitride layer 52 by plasma etching known per se, as well as to remove the then exposed, underlying thin portions of silicon dioxide layer 38 from the emitter area using conventional liquid chemical etching, as can be seen from FIG. 8, in order to obtain a structure shown in FIGS. 9, 9A and 9B in the state which results after removal of the photoresist layer 54.

Die Oberfläche des Aufbaus wird mit einem geeigneten anisotropen Ätzmittel in Berührung gebracht, vorliegend mit Kaliumhydroxidlösung, um selektiv die freiliegenden Bereiche der epitaktisch aufgewachsenen Siliziumschicht 14 zu entfernen, wie aus den Figuren 10, 1OA und 1OB zu ersehen ist. Im einzelnen ist festzustellen, daß das anisotrope Ätzmittel in Berührung mit der 100-Kristallflache der epitaktisch aufgewachsenen Schicht 14 längs der 100-Kristallorientierung in Berührung gebracht wird, so daß die Seitenwände 39 der Vertiefung 56 aufeinander zulaufen und' parallel zu den 111-Kristallebenen der epitaktisch aufgewachsenen Siliziumschicht 14 sind. Das besagte anisotrope Ätzmittel hinterschneidet die Emitterkontaktöffnung nicht, sondern läßt einen etwa im Querschnitt dreieckigen Bereich 58 in der aus-der Zeichnung ersichtlichen Weise zwischen der Vertiefung 56 und dem Isolationskanal 30 stehen. Es ist ferner festzustellen, daß das anisotrope Ätzmittel Teile der inaktiv dotierten Basisregion 43 der epitaktischen Schicht 14 entfernt, wie ebenfalls aus der Zeichnung zu ersehen ist. Im Ergebnis bleibt der im Querschnitt dreieckige Bereich 58 der inaktiven Basisregion 43 zwischen der Emitteröffnunq, d. h. der Vertiefung oder Rille 56, und dem mit Siliziumdioxid aufgefüllten Isolationskanal 30 stehen, wie in der Zeichnung dargestellt ist. Der Bereich 58 verhindert einen elektrischen Kurzschluß zwischen den Emitter-The surface of the structure is brought into contact with a suitable anisotropic etchant, in this case with potassium hydroxide solution, to selectively the exposed areas of the epitaxial to remove grown silicon layer 14, as shown in the figures 10, 1OA and 1OB can be seen. Specifically, it should be noted that the anisotropic etchant is in contact with the 100 crystal face the epitaxially grown layer 14 is brought into contact along the 100 crystal orientation so that the side walls 39 of the recess 56 converge and 'parallel to the 111 crystal planes of the epitaxially grown Silicon layer 14 are. Said anisotropic etchant does not undercut the emitter contact opening, but leaves it an approximately triangular region 58 in the out-der As shown in the drawing, stand between the recess 56 and the isolation channel 30. It should also be noted that the anisotropic etchant removes parts of the inactively doped base region 43 of the epitaxial layer 14, as well can be seen from the drawing. As a result, the area 58 of the inactive base region 43, which is triangular in cross section, remains between the emitter opening, d. H. the recess or groove 56, and the isolation channel 30 filled with silicon dioxide, as shown in the drawing. The area 58 prevents an electrical short circuit between the emitter

- 14 - S^Jir - 14 - S ^ Jir

itit

und Kollektorbereichen des herzustellenden Transistors aufgrund , von Inversion. Ohne Vorhandensein des mit Bor dotierten Berei-,' ches 58 können positive Ladungen, welche in dem Siliziumdioxid-and collector areas of the transistor to be manufactured due to inversion. Without the presence of the region doped with boron, ' ches 58 can positive charges, which in the silicon dioxide

Isolationskanal 30 vorhanden sind (oder Ladungen, welche in das Silizium durch die nachfolgende Metallisierung über der Siliziumdioxidschicht in einer noch zu beschreibenden Weise eingeführt [ worden sind) eine Inversion an der Silizium-/Siliziumdioxidtrennfläche verursachen und dadurch eine Kanalwirkung erzeugen, welche einen Emitter-Kollektor-Kurzschluß bewirkt.Isolation channel 30 are present (or charges which have been introduced into the silicon by subsequent metallization on the silicon dioxide layer in a manner to be described [) cause an inversion at the silicon / Siliziumdioxidtrennfläche and thereby create a channel effect which an emitter-collector -Short circuit causes.

j Nach dem anisotropen Ätzen wird der Aufbau in Argon bei 1100°C : während etwa 20 Minuten wärmebehandelt, um den inaktiven Basisbereich 43 bis zu einer Tiefe von etwa 300 nm tiefer eindringen ^: zu lassen^ so daß sich der Basisbereich bis zu einem Niveau etwas unterhalb des Bodens 61 der eingeätzten Vertiefung 56 erstreckt, wie man aus Figur 11 entnimmt. Der Basisbereich liegt also etwas tiefer als der Boden der eingeätzten Emitterkontaktöffnung. j After the anisotropic etching, the structure is heat-treated in argon at 1100 ° C: for about 20 minutes in order to penetrate the inactive base area 43 to a depth of about 300 nm ^: so that the base area can reach a level slightly extends below the bottom 61 of the etched recess 56, as can be seen from FIG. The base area is therefore somewhat lower than the bottom of the etched emitter contact opening.

Im nächsten Verfahrensschritt wird der aktive Basisbereich durch Borionenimplantation durch die Emitterkontaktöffnung hindurch, also durch die Vertiefung 56 hindurch gebildet, wobei die Dosierung von 7 · 10 /cm bis 1 « 10 /cm je nach dem Betawert des herzustellenden Transistors gewählt wird, wobei dieser Verfahrensschritt aus den Figuren 12 und 13 erkennbar ist. Die Ionenimplantation geschieht in zwei Schritten, nämlich einmal bei 40 KeV und dann bei 100 KeV. Gegebenenfalls kann eine dünne Oxidschicht in der Größenordnung von 30 bis 50 nm Dicke vor der Ionenimplantation in der Emitterkontaktöffnunn zum Aufwachsen gebracht oder abgelagert werden, um als Abschirmung gegen unerwünschte Verunreinigungen wirksam zu sein. Der Aufbau wird dann in einer Argonatmosphäre bei 1000" C während 20 Minuten wärmebehandelt, um die Borionen zu aktivieren und so den in Figur 14 mit 45 bezeichneten aktiven Basisboreich herzustellen. Außerdem wird während dieses Verfahrensschrittes der Basisbereich 43 noch etwas weiter in die epitaktisch aufgewachsene SiliziumschichtIn the next process step, the active base area is through Boron ion implantation formed through the emitter contact opening, that is to say through the recess 56, with the dosage from 7 · 10 / cm to 1 «10 / cm depending on the beta value of the transistor to be produced is selected, this process step being recognizable from FIGS. 12 and 13. The ion implantation happens in two steps, namely once at 40 KeV and then at 100 KeV. If necessary, a thin Oxide layer on the order of 30 to 50 nm thick before ion implantation in the emitter contact opening for growth brought or deposited to act as a shield against undesirable contaminants. The build-up will then heat-treated in an argon atmosphere at 1000 "C for 20 minutes, in order to activate the boron ions and thus to produce the active base region denoted by 45 in FIG. aside from that the base region 43 is still during this process step a little further into the epitaxially grown silicon layer

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ooυυ / \j ooυυ / \ j

hineingetrieben.driven in.

Gemäß Figur 14 wird dann über der Oberfläche des erzielten Aufbaus eine Photoresistschicht 62 aufgebracht, welche eine problemlos überdimensionierte Maske bildet, um einen bestimmten Teil der Siliziumnitridschicht 52 und der dünner gemachten Siliziumdioxidschicht 38 im Kollektorkontaktbereich zu entfernen, wobei herkömmliche Ätztechnik angewendet wird.According to FIG. 14, it is then over the surface of the structure achieved a photoresist layer 62 applied, which a problem-free oversized mask forms around a certain portion of silicon nitride layer 52 and the thinned silicon dioxide layer 38 in the collector contact area using conventional etching techniques.

In Figur 15 ist dann eine polykristalline Siliziumschicht 66 angedeutet, welche hier durch chemische Ablagerung auf der Dampfphase (unter Aufspaltung von SiH^ bei 600° C bis 700° C) auf der Oberfläche des Aufbaus bis zu einer Dicke in der Größenordnung von 200 nm bis 300 nm aufgebracht ist. Die abgelagerte polykristalline Siliziumschicht 66 wird dann mit einem geeigneten Dotierungsmittel dotiert, vorliegend mit Phosphor, was in herkömmlicher Weise durch Diffusion bei 900° C bis 950" C geschehen kann. (Gemäß einer anderen Ausführungsform kann die abgelagerte polykristalline Siliziumschicht 66 auch durch Ionenimplantation von Phosphorionen oder Arsenionen dotiert werden.) Die Dauer des Wärmebehandlungsschrittes bei der Diffusion ist nicht größer als 20 bis 25 Minuten, so daß die Diffusion in die epitaktisch aufgewachsene Einkristallschicht sehr wenig tief (weniger als. 100 nm) ist, insbesondere nachdem die Diffusion in der polykristallinen Siliziumschicht 66 bedeutend rascher vor sich geht als in dem Einkristall-Silizium. Unter Verwendung einer überdimensionierten Photoresistmaske (nicht dargestellt) wird die dotierte polykristalline Siliziumschicht 66 in der aus Figur 15 ersichtlichen Weise zu einem Emitterkontakt 68 und einem Kollektorkontakt 70" geätzt. Ein Emitter-Basis-Ubergang entsteht so zwischen dem Emitterkontakt 68 und dem leicht dotierten aktiven Basisbereich 45. Es sei darauf hingewiesen, daß zweckmäßigerweise der dotierte polykristalline Silizium-Emitterkontakt 68 sich etwas über die Berandung der Emitteröffnung hinaus erstreckt, um den Emitter-Basis-Ubergang zu schützen.A polycrystalline silicon layer 66 is then indicated in FIG. 15, which here by chemical deposition on the vapor phase (with splitting of SiH ^ at 600 ° C to 700 ° C) on the Surface of the structure is applied to a thickness on the order of 200 nm to 300 nm. The deposited polycrystalline Silicon layer 66 is then doped with a suitable dopant, in the present case with phosphorus, which is conventional Way by diffusion at 900 ° C to 950 "C can be done. (In another embodiment, the deposited polycrystalline silicon layer 66 can also be ion implanted from Phosphorus ions or arsenic ions are doped.) The duration of the heat treatment step in the diffusion is not greater than 20 to 25 minutes, so that the diffusion into the epitaxially grown single crystal layer is very little deep (less than. 100 nm) is, especially since the diffusion in the polycrystalline silicon layer 66 is significantly faster than in that Single crystal silicon. Using an oversized photoresist mask (not shown) the doped polycrystalline Silicon layer 66 in the manner shown in FIG. 15 to an emitter contact 68 and a collector contact 70 ″ etched. An emitter-base transition is thus created between the emitter contact 68 and the lightly doped active base region 45. It should be noted that the doped polycrystalline silicon emitter contact 68 a little over the edge of the emitter opening extends beyond the emitter-base junction to protect.

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Gemäß Figur 16 wird eine Photoresistschicht 72 so gestaltet, daß sich eine Maske ergibt, welche denjenigen Bereich des Aufbaus offen läßt, in dem der Basiskontakt gebildet werden soll. Der freiliegende Bereich der Siliziumnitridschicht 52 und der verdünnten SiIiziumdioxidschicht 38 werden weggeätzt, wobei übliche Ätztechniken eingesetzt werden. Dann wird eine Platinschicht durch Sputtern abgelagert und selektiv durch Auflösen der Photoresistschicht 72 abgehoben, ausgenommen im Basiskontaktbereich, wie dies aus Figur 17 zu ersehen ist. Das verbleibende Platin wird dann in den Basiskontaktbereich eingesintert, so daß ein Bereich 74 aus PtSi entsteht, der in Figur 17 erkennbar ist. überschüssiges Platin wird durch Abätzen in Königswasser entfernt. Gemäß einer anderen Ausführungsform kann das PtSi auch weggelassen werden, wenn es für den Basiskontakt nicht erforderlich ist. Das beschriebene Verfahren kann leicht so abgewandelt werden, daß das PtSi gleichzeitig an dem Basiskontakt und an Teilen des Kollektorbereiches gebildet wird, etwa durch Ausdehnen des Basiskontaktfensters so, daß Teile der benachbarten Kollektorbereiche freiliegen, um einen Schottky-Kontakt zu erhalten.According to FIG. 16, a photoresist layer 72 is designed in such a way that a mask results which opens that area of the structure leaves in which the base contact is to be formed. The exposed one Areas of the silicon nitride layer 52 and the thinned silicon dioxide layer 38 are etched away using conventional etching techniques. Then a layer of platinum is sputtered deposited and selectively lifted off by dissolving the photoresist layer 72, except in the base contact area as shown Figure 17 can be seen. The remaining platinum is then sintered into the base contact area, so that an area 74 made of PtSi arises, which can be seen in FIG. Excess platinum is removed by etching in aqua regia. According to another In the embodiment, the PtSi can also be omitted if it is not required for the base contact. The described The method can easily be modified so that the PtSi is simultaneously applied to the base contact and to parts of the collector area is formed, for example by expanding the base contact window so that parts of the adjacent collector areas are exposed to one Get Schottky contact.

Eine Metallisierungsschicht 76, vorzugsweise aus Aluminium in einer Dicke von 500 nm bis 700 nm wird über der Oberfläche des erzielten Aufbaus aufgebracht und in der Form von Anschlußleitern ausgebildet, d. h. in Form eines Emitteranschlusses 80, eines Basisanschlusses 82 und eines Kollektoranschlusses 84, wie dies aus Figur 17 hervorgeht. Es sei bemerkt, daß die überdimensionierte polykristalline Siliziumschicht 68 des Emitters den Emitterübergang gegen einen Kurzschluß durch das Aluminium und gegen Legierungsnadeln schützt, welche sich im Siliziumeinkristall in bestimmten Kristallorientierungen bilden könnon. Es sei auch bemerkt, daß der aktive Basisbereich 45 elektrisch mit dem Basisanschluß 82 über den stärker dotierten inaktiven Basisbereich 43 verbunden ist. Es ergibt sich somit, daß der Ausdruck "aktiver Basisbereich" den p-3eitenden Bereich bezeichnet, der mit dem Emitterkontakt 68 zusammenwirkt, während der Ausdruck "inaktiver Basisbereich" den p-leitenden Bereich be-A metallization layer 76, preferably made of aluminum in a thickness of 500 nm to 700 nm is over the surface of the obtained structure applied and formed in the form of connecting conductors, d. H. in the form of an emitter connection 80, a base connection 82 and a collector connection 84, as can be seen from FIG. It should be noted that the oversized polycrystalline silicon layer 68 of the emitter the emitter junction against a short circuit through the aluminum and protects against alloy needles, which are located in the silicon single crystal can form in certain crystal orientations. It should also be noted that the active base region 45 is electrical is connected to the base terminal 82 via the more heavily doped inactive base region 43. It thus follows that the The term "active base area" denotes the p-3-conducting area, which interacts with the emitter contact 68, while the expression "inactive base region" applies to the p-conducting region

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zeichnet, welcher zur Herstellung der elektrischen Verbindung zwischen dem aktiven Basisbereich und dem Basisanschluß 82 dient.which is used to establish the electrical connection between the active base region and the base terminal 82.

Im Rahmen der hier vorgeschlagenen Maßnahmen bietet sich dem Fachmann eine Vielzahl von Weiterbildungs- und Abwandlungsmöglichkeiten. Beispielsweise wurde das vorliegend angegebene Verfahren im Zusammenhang mit der Herstellung von Isolatinsbereichen bei Bipolartransistoren beschrieben, doch kann ein Verfahren der vorliegenden Art auch zur Herstellung von Isolationsbereichen in anderen Bauteilen eingesetzt werden, etwa zur Herstellung von MOS-Transistoren.Within the framework of the measures proposed here, the person skilled in the art has a large number of options for further training and modification. For example, the method given here was used in connection with the production of isolatin areas in the case of bipolar transistors, but a method of the present type can also be used for the production of isolation regions can be used in other components, for example for the production of MOS transistors.

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Claims

1. Process for the formation of a semiconductor structure on semiconductor components, characterized by the following process steps

a) Applying a mask (18, 20) which each have an upper layer (20) and a lower layer (18) contains different materials on the surface of a semiconductor (14), wherein in the lower layer a first window (23) and in the upper layer a second, opposite to the first

• Window smaller window (21) is provided;

b) production of a recess (28) in the semiconductor (14) below that in the lower layer (18) of the mask located window (23), with side wall areas of the recess through edge areas the second window provided in the upper layer (20) of the mask are covered;

c) introduction of particles (17) by ion implantation in that part [2 ⁿ ) of the recess (28) which is exposed via the window (21) provided in the upper layer (20) of the mask and is not covered by the edge of this window .

2. The method according to claim 1, characterized in that for the production of the recess (28) with that part of the semiconductor, which exposes an etchant via the first window (23) provided in the lower layer (18) of the mask is brought, which the semiconductor material to Rildum <i <-> r Recess (28) removed in such a way that side wall areas through the border of the window (21) in the upper layer. (20) masked or shielded from the mask.

3. The method according to claim 1 or 2, characterized in that ° j to produce the two-layer mask on the

BAD ORIGINAL —- ₁ BAD ORIGINAL —- ₁

COPY /COPY /

Surface of the semiconductor (14) first a first layer (18) of a certain material is applied that then on the A second layer (20) of a material different from the first layer is applied to the surface of this first layer is that then in a certain area of the second layer (20) a window (21) is formed, which at least edge areas the first layer (18) exposes a chemical etchant in contact with the exposed parts, in particular the edge regions of the first layer (18) is brought into contact, so that selectively the exposed parts of the first Layer and in particular the edge areas are etched away and a second window (23) results in the first layer, which is larger than the window (21) in the second layer (2D), so that the edge of the window (21) in the second layer (20) overlaps the edges of the window (23) in the first layer (18).

4. The method according to any one of claims 1 to 3, characterized in that that after the ion implantation an insulating material filling (30) is provided or is generated, in particular silicon dioxide by oxidation of the Silicon semiconductor is generated on the walls of the recess (28)

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