DE3116265A1

DE3116265A1 - Digital 1 : 1.5 divider

Info

Publication number: DE3116265A1
Application number: DE19813116265
Authority: DE
Inventors: Siegfried Ing.(grad.) 8500 Nürnberg Renninger; Hans-Robert Dipl.-Ing. Schemmel
Original assignee: Te Ka De Felten & Guilleaume Fernmeldeanlagen 8500 Nuernberg GmbH; Tekade Felten and Guilleaume Fernmeldeanlagen GmbH
Current assignee: Philips Intellectual Property and Standards GmbH
Priority date: 1981-04-24
Filing date: 1981-04-24
Publication date: 1982-11-11
Also published as: DE3116265C2

Abstract

The invention relates to a digital 1 : 1.5 divider. While the input clock is present at the clock input of a first flip-flop, the input clock, phase-rotated through 180 DEG , is fed to the clock input of a second flip-flop. The Q-output or the Q-output of one flip-flop is connected in each case to the reset input of the other flip-flop. Furthermore, the Q-outputs or the Q-outputs of both flip-flops are connected to the inputs of an OR gate from whose output the input clock divided by the ratio of 1 : 1.5 can be tapped. As an alternative, the input clock can also be fed directly to the second flip-flop if one flip-flop is positively edge-triggered and the other negatively edge-triggered.

Description

Digitaler 1 : 1,5 TeilerDigital 1: 1.5 divider

Die Erfindung betrifft einen digitalen 1:1,5 Teiler. In U. Tietze, Ch. Schenk, Halbleiter-Schaltungstechnik, Springer-Verlag Berlin, Heidelberg, New York, 1980 ist auf Seite 714 ein Phasenregelkreis angegeben, mit dem jedes beliebige rationale Teilverhältnis zu einer Bezugsfrequenz eingestellt werden kann.The invention relates to a digital 1: 1.5 divider. In U. Tietze, Ch. Schenk, semiconductor circuit technology, Springer-Verlag Berlin, Heidelberg, New York, 1980, on page 714, a phase-locked loop is given with which any rational dividing ratio to a reference frequency can be set.

Dazu ist vor jedem Eingang eines Phasendetektors ein Teiler mit dem Teilverhältnis 1 : n1 bzw. 1 : n2 geschaltet. An den Eingang des einen Teilers wird die zu teilende Frequenz f1 angelegt. Der Ausgang eines Nachlaufoszillators, dessen Eingang mit dem Ausgang eines Reglers verbunden ist, ist mit dem Eingang des anderen Zählers verbunden. Am Ausgang des n2 Nachlaufoszillators kann die Frequenz f2=71f1 abgegriffen werden. Soll z. 8. das Teilverhältnis 1 : 1,5 realisiert werden, so ist n1=2 und n2=3 zu wählen.For this purpose there is a divider with the in front of each input of a phase detector Division ratio 1: n1 or 1: n2 switched. At the entrance of a divider will be the frequency to be divided f1 is applied. The output of a tracking oscillator whose Input is connected to the output of one controller is to the input of the other Connected to the counter. At the output of the n2 tracking oscillator, the frequency f2 = 71f1 be tapped. Should z. 8. the dividing ratio 1: 1.5 can be achieved, see above choose n1 = 2 and n2 = 3.

Diese bekannte Schaltung zur Teilung einer Frequenz im-Verhältnis 1 : 1,5 ist jedoch sehr aufwendig, weil sie mit einem Phasenregelkreis realisiert ist.This known circuit for dividing a frequency in relation However, 1: 1.5 is very complex because it is implemented with a phase-locked loop is.

Es ist daher Aufgabe der Erfindung, einen digitalen Freqtjenztmiler anzugeben, der ohne großen Aufwand eine FrequenL im Verh;zltnis 1 : 1,5 teilt.It is therefore the object of the invention to provide a digital frequency mixer specify who shares a frequency in a ratio of 1: 1.5 with little effort.

Die Erfindung löst diese Aufgabe mit den im Anspruch 1 angegebenen kennzeichnenden Merkmalen.The invention solves this problem with those specified in claim 1 distinguishing features.

Anhand eines Ausführungsbeispieles, das in Fig. 1 gezeigt und im Anspruch 2 angegeben ist, sei die Erfindung näher Frl;iuttrt.On the basis of an embodiment that is shown in Fig. 1 and in the claim 2 is given, the invention should be considered in more detail.

An den Takteingang eines ersten Flip-Flops F1 wird der Takt E, der im Verhältnis 1 : 1,5 geteilt werden soll, angelegt. Über einen Inverter I ist der Takteingang des ersten Flip-Flops F1 mit dem Takteingang eines zweiten Flip-Flops F2 verbunden. Der Ausgang des ersten Flip-Flops F1 ist sowohl mit dem Rücksetzeingang des zweiten Flip-Flops F2 als auch mit dem ersten Eingang eines Oder-Gatters 0 verbunden. Ebenso ist der Ausgang des zweiten Flip-Flops F2 sowohl mit dem Rücksetzeingang des ersten Flip-Flops F1 als auch mit dem zweiten Eingang des Oder-Gatters 0 verbunden. Der Ausgang A des Oder-Gatters O bildet den Ausgang des Teilers.At the clock input of a first flip-flop F1, the clock E, the should be divided in a ratio of 1: 1.5. Via an inverter I is the Clock input of the first flip-flop F1 with the clock input of a second flip-flop F2 connected. The output of the first flip-flop F1 is both connected to the reset input of the second flip-flop F2 and connected to the first input of an OR gate 0. Likewise, the output of the second flip-flop F2 is both connected to the reset input of the first flip-flop F1 and connected to the second input of the OR gate 0. The output A of the OR gate O forms the output of the divider.

In Fig. 2 sind der Takt E am Takteingang des ersten Flip-Flops F1, der invertierte Takt E am Takteingang des zweiten Flip-Flops F2, das Signal Q1 am Ausgang des ersten Flip-Flops F1, das Signal Q2 am Ausgang des zweiten Flip-Flops F2 sowie das Ausgangssignal AS am Ausgang A des Oder-Gat@ers O in Abhängigkeit der Zeit t dargestellt.In Fig. 2, the clock E at the clock input of the first flip-flop F1, the inverted clock E at the clock input of the second flip-flop F2, the signal Q1 at Output of the first flip-flop F1, the signal Q2 at the output of the second flip-flop F2 and the output signal AS at the output A of the OR gate @ ers O depending on the Time t shown.

Zur Zeit t0 bewirkt die ansteigende Flanke des Taktes E, daß das zweite Flip-Flop F2 gesetzt wird. Durch die logische "1" am Ausgang des zweiten Flip-Flops F2 wird und bleibt das erste Flip-Flop F1 zurückgesetzt, so daß die ansteigende Flanke des Taktes E zur Zeit t1 unwirksam bleibt. Erst zur Zeit t2 ändert- das zweite Flip-Flop F2 wegen der ansteigenden Flanke des Taktes E seinen Zustand: Sein Q-Ausgang geht von logisch "1" auf logisch "0", so daß mit der nächsten ansteigenden Flanke des Taktes E zur Zeit t3 das erste Flip-Flop F1 gesetzt wird. Durch die logische "1" am Ausgang des ersten Flip-Flops F1 bleibt das zweite FliZ-Flop F2 auch während der ansteigenden Flanke des Taktes E zur Zeit tq zurückgesetzt. Die ansteigende Flanke rl:r; Taktes E zur Zeit t5 bewirkt, daß das erste Flip-Flop F1 seinen Zustand ändert. An seinem Ausgang liegt jetzt eine logische "0", die das bisher zurückgesetzte zweite Flip-Flop F2 freisetzt. Deshalb geht der Ausgang des zweiten Flip-Flops F2 durch die ansteigende Flanke des Taktes É zur Zeit t6 von logisch "O" auf logisch "1", wodurch wiederum das erste Flip-Flop F1 zurückgesetzt bleibt und die gleichen Vorgänge wie ab dem Zeitpunkt t0 ablaufen.At time t0, the rising edge of clock E causes the second Flip-flop F2 is set. By the logical "1" at the output of the second flip-flop F2 is and remains the first flip-flop F1 reset, so that the rising Edge of clock E at time t1 remains ineffective. Only at time t2 does the second change Flip-flop F2 because of the rising edge of clock E its state: its Q output goes from logic "1" to logic "0", so that with the next rising edge of the clock E at time t3, the first flip-flop F1 is set. By the logical "1" at the output of the first flip-flop F1 remains the second FliZ-flop F2 during the rising edge of clock E is reset at time tq. The rising one Flank rl: r; Clock E at time t5 causes the first flip-flop F1 to change its state changes. At its output there is now a logical "0", which is what was previously reset second Flip-flop F2 releases. Therefore the exit of the second goes Flip-flops F2 by the rising edge of the clock É at time t6 of logical "O" to logic "1", which in turn means that the first flip-flop F1 remains reset and the same processes take place as from time t0.

Die Signale Q1 und Q2 an den Q-Ausgängen der beiden Flip-Flops F1 und F2 werde auf die Eingänge eines Oder-Gatters O gegeben. Am Ausgang des Oder-Gatters 0 liegt das Signal AS, dessen Frequenz sich nun zur Frequenz des Taktes E wie 1 : 1,5 verhält.The signals Q1 and Q2 at the Q outputs of the two flip-flops F1 and F2 is given to the inputs of an OR gate O. At the exit of the OR gate 0 is the signal AS, the frequency of which is now the frequency of the clock E like 1 : 1.5 behaves.

Für die beiden Flip-Flops F1 und F2 sind Flip-Flops der Bauart zu verwenden, die bei jedem Takt ihren Zustand ändern. Das können z. B. einflankengetriggerte D-Flip-Flops oder JK-Flip-Flops sein, deren J-und K-Eingang an logisch "1" liegen.For the two flip-flops F1 and F2, flip-flops are of the type closed that change their state with every measure. That can be B. single-edge triggered D flip-flops or JK flip-flops whose J and K inputs are at logic "1".

Anstatt dem zweiten Flip-Flop F2 den invertierten Eingangstakt E zuzuführen, kann wie im Anspruch 3 angegeben, beiden Flip-Flops der Eingangstakt E unmittelbar zugeführt werden, wenn das eine Flip-Flop positiv- und das andere negativfr -i nriijntr. 1 rjcjor t i st.Instead of feeding the inverted input clock E to the second flip-flop F2, can as stated in claim 3, both flip-flops the input clock E directly are supplied when one flip-flop is positive and the other is negative fr -i nriijntr. 1 rjcjor t i st.

Weil in diesem Fall die Kippzeitpunkte beider Flip-Flops ebenfalls um eine halbe Taktlänge gegeneinander verschoben sind, ergibt sich dasselbe Zeitdiagramm wie in Figur 2. So wird z. 8. das erste Flip-Flop F1 von den ansteigenden Flanken des Eingangstaktes E angesteuert, dagegen wird das zweite Flip-Flop F2 nicht mehr von den ansteigenden Flanken des invertierten Eingangstaktes E, sondern von den fallenden Flanken des Eingangstaktes E angesteuert.Because in this case the times of both flip-flops toggle as well are shifted against each other by half a cycle length, the result is the same timing diagram as in Figure 2. So z. 8. the first flip-flop F1 from the rising edges of the input clock E, on the other hand, the second flip-flop F2 is no longer activated from the rising edges of the inverted input clock E, but from the falling edges of the input clock E.

Claims

Claims 01 .; Digital 1: 1.5 divider, characterized in that that the input clock (E) is present at the clock input of a first flip-flop (F1), that the output or the Q output of the first flip-flop (F1) with the first input an OR gate (0) and with the reset input of a second flip-flop (F2) is connected that the second flip-flop (F2) the same output as the first Flip-flop (F1) with the second input of the OR gate (O) and with the reset input of the first flip-flop (F1) is connected that the toggle point of the second flip-flop (F2) shifted by half a clock length from the point in time of the first flip-flop (F1) toggle and that the output of the OR gate (0) forms the output of Tei.l.eri.

2. Digital 1: 1.5 divider according to claim 1, characterized in that that the clock input of the first flip-flop (F1) via an inverter (i) with the clock input of the second flip-flop (F2) is connected.

3. Digital 1: 1.5 divider according to claim 1, characterized in that that the clock input of the first flip-flop (F1) with the clock input of the second flip-flop (F2) is advertised and that one flip-flop is positive and the other flip-flop negative edge triggerable.