DE2529448A1

DE2529448A1 - NRZ to RZ signals conversion for synchronous TDM system - involves using D flip flop and AND gate feedback with clock

Info

Publication number: DE2529448A1
Application number: DE19752529448
Authority: DE
Inventors: Ulf Dipl Ing Ssmus
Original assignee: Tekade Felten and Guilleaume Fernmeldeanlagen GmbH
Current assignee: Felten and Guilleaume Fernmeldeanlagen GmbH
Priority date: 1975-07-02
Filing date: 1975-07-02
Publication date: 1977-01-27
Also published as: DE2529448C2

Abstract

The converter, for synchronous TDM systems, converts NRZ signals into return-to-zero signals without experiencing the problems of generating two 180 deg.-shifted signals due to component tolerance scatter and temperature effects. An AND- or NAND-gate is connected by its output to the input of the D-flipflop (1). This gate has its first input connected to the output of the D-flipflop and its second input is connected to the NRZ input signal. The clock input of the D-flip flop is connected to a clock signal line (T) carrying clock signals whose frequency is twice that of the repetition rate of the NRZ signal. If an AND-gate is used it is connected to the flip flop inverting output. If a NAND- gate is used it is connected to the non-inverting output.

Description

Sohaltungsanordnung zur Umwandlung von NRZ-Signalen in RZ-Signale, insbesondere für die synchrone Zeitmultiplexbildung Bei der Verarbeitung von Digitalsignalen liegen am Ausgang einer Schaltung die Informationen im allgemeinen als NRZ-Signale vor, da als Ausgangsetufe meist ein Flip-Flop als Zwischenspeicher benutzt wird, um eine feste Beziehung zwischen Informationsbits und Taktimpulsen zu gewährleisten.Holding arrangement for converting NRZ signals into RZ signals, especially for synchronous time division multiplexing when processing digital signals the information is generally available as NRZ signals at the output of a circuit because a flip-flop is usually used as the output stage as a buffer, to ensure a fixed relationship between information bits and clock pulses.

Pur einige Anwendungsfälle wird es notwendig, die NRZ-Signale zur weiteren Verarbeitung in RZ-Signale umzuwandeln.For some applications it will be necessary to use the NRZ signals to convert further processing into data center signals.

Ein möglicher Fall ist dabei z.B, die Zusammenfassung von zwei synchronen Informations flüssen der Gesohwindigeit vi zu einem resultierenden Informationsfluß 2 gemäß v2 = 2 v1 Wendet man für die Zusammenfassung die Zeitmultiplexbildung mit bitweise Verschaohtelung an, so genügt als Multiplexer bei vorhandenen RZ-Signalen ein ODER-Tor mit zwei Eingängen, wenn die RZ-Signale eine Phasenverschiebung von # zueinander aufweisen.A possible case is, for example, the combination of two synchronous Information flows of the general vi to a resulting information flow 2 according to v2 = 2 v1, the time division multiplexing is used for the summary bit-by-bit interlocking, it is sufficient as a multiplexer for existing RZ signals an OR gate with two inputs, when the RZ signals have a phase shift from # to each other.

Bisher bekannte Verfahren zur Herstellung der RZ-Signale benutzen zur Umwandlung der NRZ- in RZ-Signale UND-Tore, sn deren einem Eingang die NRZ-Signale und an deren zweitem Eingang entweder der Takt oder der inverse Takt anliegen.Use previously known methods for producing the RZ signals for converting the NRZ signals into RZ AND gates, one input of which is the NRZ signals and either the clock or the inverse clock are present at the second input.

Auf diese Weise gelingt es, aus zwei Informationsflüssen gleicher Bitrate mit NRZ-Signalen zwei Informationsflüase mit RZ-Signalen herzustellen, wobei sich die Phasenverschiebung von Wi durch die Benutzung von Takt und invertiertem Takt ergibt. Dieses Verfahren stößt bei höheren Taktfrequenzen auf Schwierigkeiten, da sich die RZ-Signale nicht ohne weiteres einwandfrei herstellen lassen. Infolge der Streuung bezüglich der Vorzögerungeseiten der verwendeten Bauelemente kann nicht sichergestellt werden, daß die Planken der NRZ-Signale zeitlich exakt mit Taktflanken zusammenfallen. Hierdurch entsteht neben den erwünschten RZ-Signalen Fehlimpulse, die nur vermieden werden können, wenn die NRZ-.Signale durch geeignete Maßnahmen, z.B. silber eine einstellbare Verzögerungsleitung, zeitlich gegen die Taktimpulse verschoben werden können. (The TTL Data Book, 2, Auflage, Texas Instruments Deutschland GmbH, Pig.157 L 157 auf S. 318 und Fig S 157 auf 8, 519).In this way it is possible to get the same information from two flows Bitrate with NRZ signals to establish two information flues with RZ signals, whereby the phase shift of Wi through the use of clock and inverted Clock results. This procedure encounters difficulties at higher clock frequencies, since the data center signals cannot be easily produced without further ado. As a result the spread with respect to the pre-delay sides of the components used cannot ensure that the edges of the NRZ signals are precisely timed with clock edges coincide. In addition to the desired RZ signals, this results in false impulses, which can only be avoided if the NRZ signals are taken through appropriate measures, e.g. silver an adjustable delay line, timed against the clock pulses can be moved. (The TTL Data Book, 2nd edition, Texas Instruments Germany GmbH, Pig. 157 L 157 on p. 318 and Fig. S 157 on 8, 519).

Eine andere Möglichkeit zur Erzeugung von zwei um # verschobenen Impulsfolgen mit RZSignalen beeteht darin, die NRZ-Signale zunächst mit UND-Toren unter Benutzung des Informations-Taktes in gleichphasige RZ-Signale umzuwandeln und die benötigte Phasenverschiebung durch Verzögerung des einen Signals zu erreichen. Da diese Verzögerung im allgemeinen durch digitale ochaltkreise erreicht wird, treten auch hierbei die oben erwähnten ochwierigkeiten infolge der Streuung der Bauelemente auf. Auch bei Verwendung von passiven Bauelementen für die Verzögerung sind Temperatureinflüsse, d.h. Laufzeit änderungen, nicht zu vermeiden, so daß immer die Gefahr von Fehlimpulseh besteht.Another possibility to generate two pulse trains shifted by # with RZSignalen means that the NRZ signals are initially used with AND gates to convert the information clock into in-phase RZ signals and the required Phase shift by delaying one Signal. Since this delay is generally achieved by digital circuitry, occur Here too, the above-mentioned difficulties due to the scattering of the components on. Even when using passive components for the delay, temperature influences, i.e. changes in transit time cannot be avoided, so that there is always the risk of incorrect pulses consists.

Die Erfindung vermeidet die vorgenannten Nachteile weitestgehend, ohne mehr Aufwand bezüglich der Schaltungsrealisierung zu erfordern.The invention largely avoids the aforementioned disadvantages, without requiring more effort in terms of circuit implementation.

Die ocnaltungsanordnung nach der Erfindung ist gemäß Hauptanspruch dadurch gekennzeichnet, daß vor dem Eingang eines D-Flip-Flops der Ausgang eines AND- oder NAND-Tores geschaltet ist, dessen erster eingang in bekannter weise mit einem der beiden Ausgänge des D-rlip-ilops verbunden ist, daß an dessen zweitem Eingang die umzuwandelnde NRZ-Information anliegt und daß der Takteingang des D-Flip-Plops an einem Arbeitstakt liegt, dessen Frequenz gegenüber des Taktes der umzuwandelnden NRZ-Information verdoppelt ist.The circuit arrangement according to the invention is according to the main claim characterized in that in front of the input of a D flip-flop, the output of a AND or NAND gate is connected, the first input of which in a known manner with one of the two outputs of the D-rlip-ilops is connected to the second Input the NRZ information to be converted is present and that the clock input of the D flip-plop is due to a work cycle, the frequency of which is compared to the cycle of the one to be converted NRZ information is doubled.

Hierdurch wird vor allem der Vorteil erzielt, daß die Impulsbreite der erhaltenen KZ-ignale definiert ist durch die Periodendauer des Arbeitstaktes T und daß dessen Phasenlage andererseits nicht mehr wie beim Stand der Technik an die Phasenlage der zu verarbeitenden RZ-ignale angepaßt werden muß. Es genügt also zur fehlerfreien Verarbeitung von NRZ-Signalen, daß die schaltende Flanke des Arbeitstaktes T innerhalb jedes zu verarbeitenden NTZ-Impulses liegt. Dies ist dadurch gegeben, daß die Frequenz des Arbeitstaktes T gegenüber der der NEZ-Signale verdoppelt ist.This has the main advantage that the pulse width the KZ signal received is defined by the period duration of the work cycle T and that its phase position on the other hand no longer as in the prior art the phase position of the RZ signals to be processed must be adapted. So it is enough for error-free processing of NRZ signals that the switching edge of the work cycle T lies within each NTZ pulse to be processed. This is given by that the frequency of the work cycle T is doubled compared to that of the NEZ signals.

ür die Abnahme der RZ-Information ergeben sich je nach dem verwendeten Tor verschiedene Ausführungen. Bei Verwendung eines NAND-Tores ist dessen erster Eingang mit dem nicht invertierten Ausgang des D-Flip-Flops verbunden und die RZ-Information ist am invertierten Ausgang des D-i'lip-Flops abnehmbar (Anspruch 2, Fig. 3).For the acceptance of the data center information result depending on the used Different types of gate. If a NAND gate is used, this is the first Input connected to the non-inverted output of the D flip-flop and the RZ information can be removed from the inverted output of the D-i'lip-flop (claim 2, Fig. 3).

Bei Verwendung eines NAND-Tores ist dessen erster Eingang mit dem invertierten Ausgang des D-Flip-Flops verbunden und die ttZ-Information ist am nichtinvertierten Ausgang des D-Flip-Flops abnehmbar (Anspruch 3).When using a NAND gate, its first input is connected to the inverted output of the D flip-flop and the ttZ information is connected to the non-inverted Removable output of the D flip-flop (claim 3).

Eine bevorzugte Weiterbildung der Erfindung (Fig. 4, Anspruch 5) gestattet, während des Betriebes zwischen zwei Betriebszustunden wahlweise umzuschalten, um entweder zwei synchrone NHZ-Signale J1 und J2 zu einer einzigen NRZ-Signalfolge J1/J2 mit verdoppelter Ausgangsbitrate ineinanderzuschachteln oder aber,wenn nur eine NXZ-Signalfolge 71 zu verarbeiten ist, diese mit einfacher Ausgangsbitrate zu erzeugen.A preferred development of the invention (Fig. 4, claim 5) allows to switch optionally between two operating hours during operation in order to either two synchronous NHZ signals J1 and J2 to a single NRZ signal sequence J1 / J2 with doubled output bit rate to be nested or, if only an NXZ signal sequence 71 is to be processed, this with a single output bit rate to create.

Im folgenden werden anhand von Fig. .1 bis 4 drei Schaltungsanordnungen nach der Erfindung näher erläutert. Es zeigen Fig. 1 eine Schaltungsanordnung zur erzeugung von RZ-3ignalen aus Signalen, Fig. 2 Zeitdiagramme zur Erklärung der Wirkungsweise der Schaltungsanordnung nach Fig. 1, Fig. 3 eine Schaltungsanordnung zur Erzeugung von zwei gegeneinander um # phasenverschobenen Impulsfolge mit RZ-Signalen aus zwei synchronen NRZ-Signalen t und Fig. 4 eine Schaltungsanordnung zur Zusammenfassung von zwei um t phasenverschobenen Impulsfolgenmit RZ-Signalen zu einen NXZ-ignal, die auf einfache eise ein Umschalten zwischen der halben und der vollen Ausgangsbitrate eines Multiplexers gestattet.In the following, with reference to FIGS. 1 to 4, three circuit arrangements explained in more detail according to the invention. 1 shows a circuit arrangement for generation of RZ-3 signals from signals, Fig. 2 timing diagrams to explain the mode of operation the circuit arrangement according to FIG. 1, FIG. 3 shows a circuit arrangement for generating of two pulse trains phase-shifted by # with respect to each other with RZ signals from two synchronous NRZ signals t and Fig. 4 shows a circuit arrangement for Combination of two pulse trains with RZ signals out of phase by t an NXZ signal that can be easily switched between half and the allowed full output bit rate of a multiplexer.

Die in Fig. 1 dargestellte Schaltungsanordnung dient zur Umwandlung von N2Z-Signalen in RZ-Signale. die besteht im wesentlichen aus einem D-Flip-Flop 1 als Speicher und einem NAND-Tor. Als Speicher kommen außer getakteten rückgekoppelten D-Flip-Flops auch getaktete JK-Flip-2lops in Betracht, die bei geeigneter beschaltung dann wie D-Flip-r'1lops funktionieren.The circuit arrangement shown in Fig. 1 is used for conversion from N2Z signals to RZ signals. which essentially consists of a D flip-flop 1 as memory and a NAND gate. In addition to clocked feedback, the memory is used D-flip-flops also clocked JK-flip-2lops into consideration, which with suitable wiring then how d-flip r'1lops work.

3ei einem D-Flip-Flop handelt es sich bekanntlich um einen Jerzögerungs- oder Jelay-1?lip-Flop mit nur einem Eingang.3A D flip-flop is known to be a delay or Jelay-1? lip-flop with only one entry.

Die diese eingang zugeführte Information wird in den D-E'lip-Flop übernommen und erscheint mit einer Verzögerung von maximal einer Taktperiode am nichtinvertierten Ausgang Q bzw. invertiert am Ausgang Q. Die Funktion eines rückgekoplelten D-Flip-Flops läßt sich zur Lösung der vorliegenden Aufgabe bei entsprechender beschaltung der Eingänge auch mit einem sogenanten JK-lglip-Flop erzielen, wie sich aus der nachfolgenden Nahrheitstabelle ergibt.The information supplied to this input is put into the D-E'lip-flop and appears with a delay of a maximum of one clock period on non-inverted output Q or inverted at output Q. The function of a feedback D flip-flops can be used to solve the present problem with appropriate wiring of the inputs can also be achieved with a so-called JK lglip flop, as can be seen from the the following nutrition table results.

Zeitpunkt: n (n + 1) J K Q 1. L n 2. L H L 3. H L H 4. H H Zur Erzielung der gewünschten Funktion ist somit an den einen Eingang J die NRZ-Information anzulegen, während der andere Eingang K ständig auf H-iotential liegt. Der JK-Flip-Flop kann nämlich bei dieser Beschaltung nur noch die Zustände 2. Time: n (n + 1) J K Q 1. L n 2. L H L 3. H L H 4. H H To the The NRZ information at one input J is therefore used to achieve the desired function to be applied, while the other input K is constantly at H-iotential. The JK flip-flop With this connection, only states 2.

bzw. 4. der Wahrheitstabelle annehmen, die genau der im folgenden beschriebenen Funktion des rückgekoppelten D-Flip-Flops entsprechen. Im folgenden wird daher bei der Beschreibung der Schaltungsanordnung stets von einem rückgekoppelten D-Flip-Flop ausgegangen. An deren Takteingang ist ein Arbeitstakt T der doppelten Frequenz des zum NRZ-Jignal gehörenden Taktes anzulegen.or 4. of the truth table, which is exactly the one below function of the feedback D-flip-flop described correspond. Hereinafter is therefore always based on a feedback when describing the circuit arrangement D flip-flop run out. At their clock input, a work cycle T is double Apply the frequency of the clock belonging to the NRZ signal.

Der eine Ausgang α des D-Flip-Flops 1 wird über den einen Ein gang des NAND-Tores auf den Eingang D rückgekoppelt. Dem zweiten eingang des MAND-Tores werden die Nf?Z-Informationen JNRZ angeboten; am invertierten Ausgang Q des D-Flip-Flops 1 stehen dann die RZ-Informationen JRZ zur Verfügung.The one output α of the D flip-flop 1 is one on output of the NAND gate is fed back to input D. The second entrance of the MAND gate the Nf? Z information JNRZ is offered; at the inverted output Q of the D flip-flop 1 then the data center information JRZ is available.

Anhand von Fig. 2 wird die Wirkungsweise der Schaltungsanordnung nach Fig. 1 näher erläutert. Es ist bekannt, daß ein D-Flip-Flop als Teiler benutzt werden kann, wenn der Ausgang 5 auf den Singang D rückgekoppelt wird. Am anderen Ausgang Q ergibt sich dann ein Takt der halben Frequenz gegenüber dem Arbeitstakt am Takteingang (otorola: MEOL Intergrated Oircuits Data Book s. 5 - 101).The mode of operation of the circuit arrangement is illustrated in FIG. 2 Fig. 1 explains in more detail. It is known that a D-type flip-flop can be used as a divider can, if output 5 is fed back to Singang D. At the other exit Q then results in a cycle of half the frequency compared to the working cycle at the clock input (otorola: MEOL Integrated Oircuits Data Book p. 5 - 101).

In der Schaltungsanordnung nach Fig. 1 wird, wegen der Verwendung eines NAND-Tores im Rückkopplungszweig, vom Ausgang rückgekoppelt. Solange die NRZ-Information JNRZ "I." ist, wird der Ausgang des NAND-Tores auf "H"-Potential und damit der Ausgang 4 auf "L"-Potential gehalten. wechselt die NRZ-Information auf "H"-Potential, so wirkt der D-Flip-Flop 1 als Untersetzerzähler. Da die Frequenz des Arbeitstaktes T doppelt so hoch wie die des zur NAZ-lnformation gehörenden Taktes ist, ergibt sich am Ausgang Q des D-Flip-Flops 1 für diesen Fall der Takt der JizZ-Information, der zugleich die KZ-Information J:?Z darstellt. Für die zeitliche Lage der schaltenden Arbeitstaktflanke gegenüber einer Flanke der Information gilt daher im Idealfall t = 1/4 f wenn mit f die Impulsfolgefrequenz der NRZ-Information bezeichnet wird. Die schaltung arbeitet noch einwandrei bei Abweichungen d von diesem Sollwert von |#|<t, so daß sich für t ergibt 0 < t Auch wenn diese Bedingung nicht eingehalten wird, ergeben sich noch keine fehler bei der Umwandlung. Es tritt lediglich eine zulässige hasenverschiebung um II in der RZ-Information auf.In the circuit arrangement according to FIG. 1, because of the use of a NAND gate in the feedback branch, fed back from the output. As long as the NRZ information JNRZ "I." is, the output of the NAND gate is at "H" potential and thus the output 4 held at "L" potential. changes the NRZ information "H" potential, so the D-flip-flop 1 acts as a coaster counter. As the frequency of the work cycle T is twice as high as that of the clock rate belonging to the NAZ information The clock of the JizZ information is at the output Q of the D flip-flop 1 in this case, which at the same time represents the concentration camp information J:? Z. For the timing of the switching In the ideal case, therefore, the working cycle edge compared to an edge of the information applies t = 1/4 f if f denotes the pulse repetition frequency of the NRZ information. The circuit still works properly if d deviates from this setpoint of | # | <t, so that 0 <t results for t even if this condition is not met there are still no errors in the conversion. There is only one permissible rabbit shift by II in the data center information.

teig. 3 zeigt eine Weiterbildung der Erfindung zur Umwandlung von zwei zueinander synchronen NRZ-Informationen in zwei gegeneinander um # phasenverschobene RZ-Informationen. Zur Úmwandlung beider NRZ-Signale in RZ-signale sind auf der kingangsseite zwei identische Schaltungsanordnungen nach Fig. 1 vorgesehen. Die Phasenverschiebung um 1I wird gemäß Anspruch 3 durch einen weiteren Speicher 3 in einem Zweig der Schaltung erzeugt (Schieberegister). Dieser weitere Speicher kann vorzugsweise auch wieder ein D-Flip-Flop sein.dough. 3 shows a further development of the invention for converting two mutually synchronous NRZ information in two mutually phase shifted by # Data center information. To convert both NRZ signals into RZ signals are on the kingang side two identical circuit arrangements according to FIG. 1 are provided. The phase shift around 1I is according to claim 3 by a further memory 3 in a branch of the circuit generated (shift register). This further memory can preferably also be used again be a D flip-flop.

Fig. 4 zeigt eine wahlweise vermittels eines Schalters S auf zwei Betriebs zustände umschaltbare ochaltungsanordnung, die dazu dient, entweder die beiden zu verarbeitenden synchronen NRs-oignale J1 und J2 am Ausgang zu einer einzigen neuen NRZ-Signalfolge J1/J2 mit verdoppelter Ausgangsbitrate susammenfassen, d.h. ineinanderzuschachteln, oder aber im zweiten Betriebszustand, falls nur eine einzige NRZ-Signalfolge J1 zu verarbeiten ist, nur eine dieser entsprechende neue NRZ-Signalfolge J1 mit einfacher Ausgangsbitrate am selben Ausgang zu erzeugen, wie im ersten Betriebszustand.Fig. 4 shows an optional by means of a switch S to two Operating states switchable circuit arrangement, which is used to either the two synchronous NRs signals J1 and J2 to be processed at the output into a single one Combine the new NRZ signal sequence J1 / J2 with doubled output bit rate, i.e. nested, or in the second operating mode, if only one NRZ signal sequence J1 is to be processed, only one of these corresponding new NRZ signal sequence J1 to be generated with a single output bit rate at the same output as in the first operating state.

Zur Erzeugung der dazu jeweils genau gleich groß erforderliche Verzögerung, d.h. der Phasenverschiebung des NRZ-Signales J2 im ersten Betriebsfall bzw. der ersten Hälfte jedes NRZ-Signals J1 im zweiten Betriebsfall, jeweils um t sind nach Fig. 4 zwei weitere als D-i'lip-Flops ausgebildete Speicher 4 und 3 vorgesehen, von denen in jedem Betriebszustand nur ein diesem zugeordneter Speicher 3 bzw. 4 freigegeben ist, während der jeweils andere weitere Speicher fest eingestellt bleibt. Hierzu weist jeder weitere Speicher 3,4 einen Setzeingang pr auf.To generate the required delay of exactly the same amount in each case, i.e. the phase shift of the NRZ signal J2 in the first operating case or the first half of each NRZ signal J1 in the second operating case, in each case by t after 4 two further memories 4 and 3 designed as D-i'lip-flops are provided, of which only one memory 3 or 4 assigned to this in each operating state is released, while the other additional memory remains permanently set. For this purpose, each additional memory 3, 4 has a set input pr.

Nach Fig. 4 werden die im ersten Betriebs zustand zu verarbeitenden NZ-ignale J1 und J2 in der zuvor beschriebenen Weise in negierte RZ-Signale J1, J2 umgewandelt, im ersten weiteren Speicher 3 wird anschließend das RZ-Signal J2 gegenüber dem RZ-Signal J1 un # phasenverschoben und erscheint somit als signal J2* ber die Eingänge 2,3, eines NAND-Tores U, das als OrWER-Tor für die beiden negierten, gegeneinander um phasenverschobenen Z-ignale J1 und J2* wirkt, werden diese miteinander verknüpft, und zwar zeitlich ineinanderverschachtelt. Der Eingang U1 des NAND-Tores U wird hierzu auf "H"-Potential gehalten, indem der ihm vorgeschaltete zweite weitere Speicher 4 durch seinen Setzeingang pr vermittels des hierzu "L"-Potential durchschaltenden Schalters S fest eingestellt bleibt. Gleichzeitig erhält der erste weitere Speicher 3 an seinem Setzeingang pr über einen Inverter 6 "H"-Potential und wird somit freigegeben.According to Fig. 4, the state to be processed in the first operating state NZ-ignale J1 and J2 in the manner described above into negated RZ-signals J1, J2 converted, in the first further Memory 3 will then the RZ signal J2 is phase shifted with respect to the RZ signal J1 and appears thus as signal J2 * via inputs 2, 3, of a NAND gate U, which is used as an OrWER gate for the two negated, mutually phase-shifted Z signals J1 and J2 * works, these are linked to one another, namely, nested within one another in time. The input U1 of the NAND gate U is held at "H" potential for this purpose by the second further memory 4 connected upstream of it by means of its set input pr of the "L" potential through-switching switch S remains permanently set. Simultaneously receives the first further memory 3 at its set input pr via an inverter 6 "H" potential and is thus released.

Ist dagegen im zweiten Betriebszustand nur ein einziges NRZ-signal J1 zu verarbeiten, so wird vermittels sperrung des Schalters d der zweite Speicher 4 freigegeben und über den Inverter 6 gleichzeitig der erste Speicher 3 fest eingestellt. In diesem Betriebszustand erhält nunmehr der Eingang U3 des NAND-Tores U "H"-Potential, da ja nunmehr der diesem Eingang U3 vorgeschaltete erste weitere Speicher 3 festgehalten wird. Die eingänge U1 und U2 des NAND-Tores U erhalten somit das negierte RZ-Signal J1 bzw. ein demgegenUber um phasenverschobenes negiertes AZ--ignal J1*, sodaß sich am Ausgang des Tores U wieder eine vollständige NRZ-Information J1 mit einfacher Ausgangsbitrate ergibt.If, on the other hand, there is only a single NRZ signal in the second operating state To process J1, the second memory is activated by blocking switch d 4 enabled and at the same time the first memory 3 is permanently set via the inverter 6. In this operating state, the input U3 of the NAND gate U now receives "H" potential, since the first further memory 3 connected upstream of this input U3 is now held will. The inputs U1 and U2 of the NAND gate U thus receive the negated RZ signal J1 or a negated AZ signal J1 * shifted in phase, so that at the exit of gate U again a complete NRZ information J1 with a simple Output bit rate results.

Dabei haben die um ll phasenverschobenen negierten RZ-Signale J1* im zweiten Betriebszustand und J2* im ersten Betriebszustand gleichte Phasenlage, sodaß die ochaltungsanordnung nach Fig. 4 bedarfsweise auch während des Betriebs vom einen auf den anderen Zustand umschaltbar ist.The negated RZ signals J1 *, phase-shifted by ll, have the same phase position in the second operating state and J2 * in the first operating state, so that the circuit arrangement according to FIG. 4, if necessary, also during operation can be switched from one to the other state.

Auf diese leise ist es möglich, die Ausgangsbitrate der jeweils benötigten Kapazität ggf. auch selbsttcitig anzupassen.In this way it is possible to set the output bit rate of the required Capacity to be adjusted automatically if necessary.

Insbesondere wird im ersten Betriebszustand eine neue NRZ-Information J1/J2 mit verdoppelter Ausgangsbitrate erhalten.In particular, there is new NRZ information in the first operating state J1 / J2 obtained with doubled output bit rate.

Ein D-Flip-lop 5 am Ausgang der Schaltungsanordnung dient dazu, das am Ausgang des NAND-Tores U jeweils auftretende NRZ-Signal einerseits von sogenannten Spikes zu befreien und es andererseits zu takten und damit einen eindeutigen Zusammenhang zwischen der usgangsinformation und dem Arbeitstakt T herzustellen.A D flip-lop 5 at the output of the circuit arrangement is used to at the output of the NAND gate U each occurring NRZ signal on the one hand from so-called To free spikes and on the other hand to clock it and thus a clear connection between the output information and the work cycle T.

Claims

oil. Circuit arrangement for converting NKZ signals into RZ signals, especially for synchronous time division multiplexing, d u r c h g e k e n n z e i c h e t that before the input of a D-? lip-flop (1) the output of an AND- or NAND gate is connected, the first input of which in a known manner with a of the two outputs of the D-1? lip-flop (1) is connected to that at its second input the tJRZ information (JNRZ) to be converted is present and that the clock input of the D flip-flop (1) is due to a work cycle (T) whose frequency is compared to that of the cycle of the NRZ information to be converted is doubled (rig. 1).

2. Circuit arrangement according to claim 1, characterized in that when using a NAND gate, its first input with the non-inverted one Output (Q) of the D flip-flop (1) is connected, and that the RZ information (JRZ) at the inverted output (T) of the D flip-flop (1) can be removed (Fig. 1).

3.; circuit arrangement according to claim 1, characterized in that when using an AND gate its first L input with the inverted output of the D flip-flop is connected and that the RZ information at the non-inverted output of the D flip-flop is removable.

4. Circuit arrangement according to claim 2 or 3 for converting two NZ information in two against each other to into phase-shifted data center information, characterized in that at the output (Q) of one (2) of two together D flip-elops (1,2) lying on the work cycle (T) one on the same work cycle (T) horizontal memory (3), preferably another D flip-flop, is connected, at its output (5) the phase shifted by Sr 'compared to the first RZ information second RZ information (JRZ) can be removed (Fig. 3).

5. Circuit arrangement according to claim 4, characterized in that to combine two RZ signals (J1 and J2 *) to a new tIRZ signal (J1 / J2 or J1) optionally doubled in the first or simple output bit rate in the second operating state to the output (Q) each D flip-flops (1, 2) each have a further memory, preferably designed as a D flip-flop (4, 3) is connected that in the first or in the second operating state by a corresponding switching or blocking switch (S) either the first (3) or the second (4) further memory can be released and the other one at the same time additional memory is permanently adjustable that an output () of each additional memory (3, 4) is placed on each input (U1, U3) of a further NAND gate (U) whose middle input (U2) at the feedback output (Q) of the first D flip-flop (1) lies, and that the output of the NAND gate (U) to another on the common work cycle (T) lying memory (5) is connected to its output (Q) When the switch (S) is switched through, the NRZ information (J1, J2) with double the bit rate (J1, J2) on the other hand, when the switch (s) is blocked, the NHZ information (J1) is simpler Output bit rate is removable (Fig. 4).

6. Circuit arrangement according to claim 5, characterized in that In the first operating state, switch (O) "L" potential directly to the set input (pr) of the second further memory (4) switches through, which is thus permanently set remains while at the same time the set input (pr) of the other - i.e.

of the first - further memory (3) via an inverter (6) to "H" potential is placed so that the first further memory (3) is released.

L e r s e i t e