DE2613930C3

DE2613930C3 - Digital phase locked loop

Info

Publication number: DE2613930C3
Application number: DE2613930A
Authority: DE
Inventors: Guenther Dipl.-Ing. 8021 Taufkirchen Schubert
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1976-03-31
Filing date: 1976-03-31
Publication date: 1980-01-31
Also published as: DE2613930B2; ATA214177A; SE7703686L; IT1076285B; DE2613930A1; NL7703470A; BE853103A; CH604437A5; NL182770B; NL182770C; DK140577A; AT352190B

Description

Die Erfindung bezieht sich auf einen digitalen Phasenregelkreis, dem binäre Datensignale und Taktimpiilse konstanter Folgefrequenz zugeführt werden und der mittels eines jeweils von einem konstanten Anfangswert zu einem konstanten Endwert durch Zähltakte fortgeschalteten ersten Zählers und eines weiteren Vorwärts-ZRückwärtszählers Ausgangssignale erzeugt, die mit den Datensignalen synchronisiert sind.The invention relates to a digital phase-locked loop, binary data signals and clock pulses constant repetition frequency are supplied and by means of a each of a constant initial value to a constant final value by counting clocks incremented first counter and another Up / down counter generates output signals that are synchronized with the data signals.

Bei einer Übertragung von Daten von einem Datensender zu einem Datenempfänger müssen häufig im Datenempfänger Taktimpulse erzeugt werden, die von im Datensender erzeugten und zum Datenempfänger übertragenen Datensignalen synchronisiert werden. Hierbei treten die Probleme auf, daß infolge von zeitlich veränderlichen Parametern die Datensignale eine zeitlich veränderliche Folgefrequenz besitzen und daß sich die Abstände der Flanken der Datensignale infolge der Codierung sprunghaft ändern. Ein Beispiel für eine Datenübertragungseinrichtung, bei der die obengenannten Probleme auftreten, ist eine Datenübertragungseinrichtung, bei der Binärzeichen mit Hilfe von selbsttaktierenden Codierverfahren übertragen werden. Ein gebräuchliches selbsttaktierendes Codierverfahren ist beispielsweise die aus den Deutschen Normen DIN 6(SOlO bekannte Wechseltaktschrift. Sie zeichnet sich dadurch aus, daß jedem Binärzeichen ein als Bitzelle bezeu'ineter, vorgegebener Zeitbereich zugeordnet wird. An jeder Grenze der Bitzelle ändert das Datensigna! seinen Binärwert. Ein erstes Binärzeichen, beispielsweise das Binärzeichen 0, wird dadurch dargestelh, daß sich innerhalb der Bitzelle der Binärwert des Datensignals nicht ändert. Ein /weites Binärzeichen, beispielsweise das Binärzeichen 1, wird dadurch dargestellt, daß sich der Binärwert des Datensignals in der Mitte der Bitzelle ändert. Daraus ergibt sich, daß die Abstände zwischen zwei Änderungen des Datensignals gleich sind und einer Bitzelle oder eine halben Bit/eile.When transmitting data from a data transmitter to a data receiver clock pulses must often be generated in the data receiver, the synchronized by data signals generated in the data transmitter and transmitted to the data receiver will. The problems arise here that, as a result of time-variable parameters, the data signals have a time-variable repetition frequency and that the distances between the edges of the data signals change abruptly as a result of the coding. An example of a data transmission device at which the above problems arise is a data transmission device in which binary characters can be transmitted using self-clocking coding methods. A common self-timing The coding method is, for example, the changing clock script known from the German standards DIN 6 (SOlO. It is characterized by the fact that each binary character has a predetermined one, designated as a bit cell Time range is assigned. The data signal changes at every boundary of the bit cell! its binary value. A first binary character, for example the binary character 0, is represented by the fact that within the bit cell does not change the binary value of the data signal. One / wide binary character, for example the Binary character 1, is represented by the fact that the Binary value of the data signal changes in the middle of the bit cell. It follows that the distances between two changes in the data signal are equal and a bit cell or half a bit / line.

Bei der Wiedergewinnung der Binar/eichen aus den Datensignalen werden im Datenempfänger Taktimpulse erzeugt, die mit den Datensignalen frequen/- und phasenmäßig synchronisiert sind.When the binary / gauges are recovered from the data signals, clock pulses are generated in the data receiver generated, which are synchronized in terms of frequency / - and phase with the data signals.

Zum Synchronisieren der Taktimpulsc sind bereits Phasenregelkreise bekannt, die aus einem Phasendetektor und einem spannungsgesteuerten Oszillator bestehen und die mit Hilfe von Bauelementen der analogen Schaltungstechnik aufgebaut sind. Nachteile dieser Phasenregelkreise sind die Abhängigkeit von Bauelementetoleranzen, Umgeburtgsbedingungen lind Versorgungsspannungen. Weiterhin haben diese Phasenfegelkreise häufig die Nachteile'« daß sie abzugleichende Bauelemente enthalten, die eingestellt werden müssen und daß sie oft sehr schwer auf andere Folgefrequenzen der Datensignal umzustellen sind,Phase locked loops are already known for synchronizing the clock pulses, which consist of a phase detector and a voltage controlled oscillator and which are made with the help of components of the analog circuit technology are built. Disadvantages of these phase locked loops are the dependence on Component tolerances, environmental conditions and supply voltages. Continue to have these Phase cone circles often have the disadvantages that they have to be adjusted Contain components that have to be adjusted and that they are often very difficult to use on others Repetition frequencies of the data signal are to be converted,

Aus der DE-OS 22214SS ist bereits ein Phaseilregelkreis bekannt, der ausschließlich aus integriertenFrom DE-OS 22214SS there is already a phase control loop known to be made exclusively from built-in

Digitalbausteinen aufgebaut ist. Dieser Phasenregel-Kreis enthält einen ersten Zähler, der mit Hilfe eines Zähltaktes konstanter Folgefrequenz ständig von einem konstanten Anfangswert bis zu einem einstellbaren Endwert fortgeschaltet und anschließend wieder auf den Anfangswert zurückgesetzt wird. Mit jedem Zurücksetzen wird ein Ausgangssignal erzeugt. Die Folgefrequenz der Taktimpulse wird mit Hilfe eines Endwertes verändert. Der Endwert wird mittels eines aus Addierern bestehenden Rechenwerkes errechnet. Dieser bekannte Phasenregelkreis hat jedoch den Nachteil, daß er, insbesondere wegen der Verwendung der Addierer, einen großen Aufwand erfordert. Außerdem hat er den Nachteil, daß er auf einmalige Phasensprünge der Datensignale sofort reagiert, obwohl beispielsweise die Folgefeequenz unverändert bleibt. Der Endwert wird in diesem Fall proportional zur Größe des Phasensprungs versteilt.Digital building blocks. This phase-locked loop contains a first counter which, with the aid of a Counting cycle with constant repetition frequency continuously from a constant initial value to an adjustable one End value is incremented and then reset to the start value. With everybody Resetting an output signal is generated. The repetition frequency of the clock pulses is determined using a Final value changed. The final value is calculated by means of an arithmetic unit consisting of adders. However, this known phase-locked loop has the disadvantage that it, in particular because of the use the adder, requires a lot of effort. It also has the disadvantage that it is one-time Phase jumps in the data signals reacts immediately, although, for example, the sequence sequence remains unchanged remain. In this case, the final value is steepened proportionally to the size of the phase jump.

In der DE-AS 1163 902 wird eine Schaltungsanordnung zur Synchronisierung beim Empfang von binären Signaisn beschrieben.In DE-AS 1163 902 a circuit arrangement for synchronization when receiving binary signals.

Bei dieser Schaltungsanordnung liefert .'ine Impulsquelle an einen ersten Zähler einen fortlaufenden Taktimpuls. Am Ausgang des Zählers liegt ein Anzeigeimpuls an, weobei dieser Anzeigeimpuls immer dann erzeugt wird, wenn der Zähler einen vollen Umlauf (Endstellung) erreicht. Ein nachgeschalteter Vorwärts-/Rückwärtszähler erhält ebenfalls von der Impulsquelle Impulse, beginnt aber erst mit A uf treten eines Nulldurchganges des zu synchronisierenden Nachrichtensignals mit dem Zählen. Der Zählerstand, der an der zweiten Zählschaltung am Ende von zwei Zählperioden (entsprechend einem ganzen Umlauf des Zählers) erscheint, stellt den Fehler zwischen dem zeitlichen Auftreten eines Anzeigeimpulses und der Mitte eines empfangenen Nachrichtenzeichens dar. Davon abhängig wird der erste Zähler entweder beschleunigt oder verzögert und der Anzeigeimpuls erscheint früher oder später in Bezug auf das empfangene Nachri. htenzeichen und führt so zur Synchronisierung. With this circuit arrangement. 'Supplies a pulse source a continuous clock pulse to a first counter. There is a display pulse at the output of the counter on, whereby this display pulse is always generated when the counter has made a full cycle (End position) reached. A downstream up / down counter also receives from the Pulse source pulses, but does not begin until a zero crossing occurs when the to be synchronized Message signal with counting. The count that appears on the second counting circuit at the end of two Counting periods (corresponding to a whole revolution of the counter) appears, represents the error between the the timing of a display pulse and the center of a received message character. Depending on this, the first counter is either accelerated or decelerated and the display pulse appears sooner or later in relation to the message received. htenzeichen and thus leads to synchronization.

Bei dieser Schaltungsanordnung wird bei einer festgestellten Asynchronität sofort korrigiert und zwar proportional zum festgestellten Fehler. Eine derartige, sofortige Korrektur ist aber unerwünscht. Sie führt zu einem übernervösen Veriialten der Schaltungsanordnung. In this circuit arrangement, if an asynchronicity is found, corrective action is taken immediately proportional to the detected error. Such a however, immediate correction is undesirable. It leads to an over-nervous version of the circuit arrangement.

Der Erfindung liegt die Aufgabe zugrunde, einen Phasenregelkreis anzugeben, der einen geringen Aufwand erfordert und der eine geringe Empfindlichkeit gegenüber einmaligen Phasensprüngen einzelner Datensignale aufweist.The invention is based on the object of specifying a phase-locked loop that requires little effort requires and which has a low sensitivity to one-time phase jumps of individual data signals having.

Erfindungsemäß wird bei dem digitalen Phasenregelkreis der eingangs genannten ArI die Aufgabe gelöst durch einen /weiten Zähler, der mit Hilfe von aus den Datensignalen erzeugten Datenimpulsen jeweils um eine Zähleinheit aufwärts bzw. abwärts gezählt wird, wenn ein Datenimpuls vor bzw. nach einem Erwartungszeitpunkt auftritt und dann ein Steuersignal erzeugt, wenn die Differenz der Anzahl der Datenimpulse, die vor bzw, nach dem Erwartungszcitipunkt aufgetreten sind, eine vorgegebene Anzahl überschreitet und daß eine Schaltstufe Vorgesehen ist, die bei Auftreten eines Steuersignals Signale erzeugt, die den ersten Zähler beschleunigt bzw, verzögert förtschaiten, und daß ein dem ersten Zähler nachge^ schalteter Decodierer vorgesehen ist, der jeweils bei vorgegebenen Zählerständen des ersten Zählers die Ausgangssignale erzeugt.According to the invention in the digital phase-locked loop the above-mentioned ArI achieved the task by a / wide counter that with the help of data pulses generated from the data signals are each counted up or down by one counting unit if a data pulse occurs before or after an expected time and then a control signal generated when the difference in the number of data pulses, those before or after the expectation point occurred, a predetermined number exceeds and that a switching stage is provided which generates signals when a control signal occurs, which accelerates or decelerates the first counter, and that a first counter behind ^ switched decoder is provided, each at predetermined counter readings of the first counter generates the output signals.

Derdigitale Phasenregelkreis gemäß der Erfindung hat den Vorteil, daß er aus handelsüblichen integrierten Dig'italbausteinen raumsparend und kostengünstig aufgebaut werden kann. Der Phasenregelkreis ist von Bauelementetoleranzen, Umgebungsbedingungen und Schwankungen der Versorgungsspannungen weitgehend unabhängig. Außerdem besitzt er keine abzugleichenden Bauelemente und durch eine Änderung der Zähltaktfrequenz kann er sehr schnell auf andere Folgefrequenzen der Datensignale umgestellt werden.The digital phase-locked loop according to the invention has the advantage that it is space-saving and inexpensive from commercially available integrated digital modules can be built. The phase-locked loop is subject to component tolerances, environmental conditions and fluctuations in supply voltages largely independent. Besides, he doesn't have any components to be matched and by changing the clock frequency, it can open very quickly other repetition frequencies of the data signals can be converted.

Um den zweiten Zähler aufwärts bzw. abwärts zählen zu können, wenn die Datenimpulse vor bzw. nach dem Erwartungszeitpunkt eintreffen, ist es vorteilhaft, wenn ein Ausgang einer Zählstufe des ersten Zählers, an dem ein den Erwartungszeitpunkt bestimmendes Signal abgegeben wird, mit einem Eingang des zweiten Zählers verbunden ist, an dem die Zählrichtung festgelegt wirdTo be able to count up or down the second counter if the data pulses are before or after arrive at the expected time, it is advantageous to if an output of a counting stage of the first counter, at which a time determining the expected time Signal is emitted, is connected to an input of the second counter on which the counting direction is set will

Um Alisgangssignale zu erhalten, deren Feigeire quenz nicht nach jeder Flanke der Datensignale verändert wird, ist es zweckmäßig, wenn dem zweiten Zähler ein Impulsgeber vorgeschaltet ist, dem die Datensignple und die Taktimpulse zugeführt werden und der jeweils bei einer Änderung der Datensignale von einem ersten Binärwert zu einem zweiten Binärwert die Datenimpulse erzeugt.In order to obtain output signals whose Feigeire frequency is not changed after each edge of the data signals, it is useful if the second counter is preceded by a pulse generator to which the data signals and the clock pulses are fed and which each change from a first binary value when the data signals change generates the data pulses for a second binary value.

Das verzögerte Fortschalten des ersten Zahlers wird auf einfache Weise dadurch erreicht, daß die Schaltstufe ein erstes Flipflop, das jeweils für eine Periodendauer der Taktimpulse gesetzt wird, wenn das Steuersignal auftritt und ein NAND-Glied enthält, dessen erster Eingang mit dem Ausgang des ersten Flipflops verbinden ist, an dessen zweitem Eingang das den Erwartungszeitpunkt bestimmende Signal anliegt und dessen Ausgang mit einem Sperreingang des ersten Zählers verbunden ist.The delayed advance of the first counter is achieved in a simple manner in that the Switching stage a first flip-flop, each for a period the clock pulse is set when the control signal occurs and contains a NAND gate, whose first input is connected to the output of the first flip-flop, at the second input the signal determining the expected time is applied and its output with a blocking input of the first meter is connected.

Die Empfindlichkeit des Phaseniegel kreises gegenüber einmaligen Schwankungen der Datcnsignale win¹ auf einfache Weise dadurch vermindert, daß an einem SeUeingang des zweiten Zählers ein am Ausgang des ersten Flipflops abgegebenes Signal anliegt, das in den zweiten Zähler eine den halben Zänlbereich darstellende Zahl einspeichert.The sensitivity of the phase lock circle to one-off fluctuations in the data signals win ¹ is reduced in a simple manner by the fact that a signal from the output of the first flip-flop is applied to a SeU input of the second counter and stores a number representing half the count range in the second counter.

Die Erhöhung der Geschwindigkeit, mit der der erste Zähler fortgeschaltet wird, wird durch ein Einblenden von weiteren Zähltakten auf einfache Weise erreicht, wenn die Schaltstufe ein zweites Flipflop, an dessen Takteingang die Taktimpulse anliegen und dessen Dateneingänge mit dem Ausgang des ersten Flipflops verbunden sind und ein UND-Glied enthält, dessen erster Eingang mit dem Ausgang des zweiten Flipflops verbunden ist, an dessen zweitem Eingang die Taktimpulse anHegen und dessen Ausgang mit demTakteingang des ersten Zählers verbunden ist.The increase in the speed with which the first counter is incremented is indicated by a fade-in of further counting clocks achieved in a simple manner when the switching stage has a second flip-flop on whose clock input the clock pulses are present and its data inputs with the output of the first Flip-flops are connected and contains an AND gate, the first input of which is connected to the output of the second Flip-flops is connected, at the second input of which the clock pulses are applied and its output with is connected to the clock input of the first counter.

Im folgenden wird ein Ausführungsbeispiel des digitalen Phasenregelkreises anhand einer Zeichnung erläutert. Es zeig'The following is an embodiment of the digital Phase locked loop explained with reference to a drawing. It shows

Fig. 1 ein Blockschaltbild des digitalen Phasenregelkreises, 1 shows a block diagram of the digital phase-locked loop,

Fig.- 2 ein Schaltbild des digitalen Phasenregelkreises, Fig. 2 is a circuit diagram of the digital phase-locked loop,

Fig. 3 Zeitdiägfamme Von Signalen an Verschiedenen Punkten des digitalen Phasenregelkreises.Fig. 3 Time diagrams of signals to various Points of the digital phase-locked loop.

Das in Fig. 1 dargestellte Blockschaltbild des digitalen Phasenregelkreises zeigt einen Taktgeber TG, der Taktimpulse T vorgegebener konstanter Folge-The block diagram of the digital phase-locked loop shown in Fig. 1 shows a clock generator TG, the clock pulses T of predetermined constant sequence

frequenz an einen Impulsgeber JG und eine Schaltstufc SSabgibt. Am Impulsgeber JG liegen außerdem Datensignale D an und der impulsgeber JG erzeugt Datenimpulse D/, die jeweils dann auftreten, wefih die Datensignal D ihren Binärwort von 0 nach 1 ändern. Die Schaltstufe SS erzeugt Zähiiakte Zt₁ deren Periodendauer doppelt so groß ist wie die Periodendauer der TaktimpUlsc T. Die Zähliakte ZT liegen am Takteingang eines ersten Zählers ZAl an, der ständig von einem fest vorgegebenen Anfangswert bis zu einem fest vorgegebenen Endwert fortgeschaltet wird. Am Ausgang des Zählers ZAi werden den jeweiligen Zählerstand darstellende Signale Z abgegeben, die an einem Decodierer DC anliegen, der jeweils bei vorgegebenen Zählerständen des Zählers ZAl Ausgangssignale A erzeugt. Die Ausgangssignale werden beispielsweise nur dann abgegeben, wenn der entsprechende Zählerstand erreicht wird und den i aktimpuisen / zugeordnete Signale ii vorhanden sind. An einer Zählcrstufe des Zählers ZAi wird ein Signal Z3 abgegeben, das einen Erwartungszeitpunkt für einen Datenimpuls D/festgelegt. Dieses Signal Z3 wird sowohl der Schaltstufc SS als auch einem die Zälilrichtung bestimmenden Steuereingang eines zweiten Zählers ZAI zugeführt. Der Zähler Z/12 ist als Aufwärts/Abwärtszähler ausgebildet und er wird durch die Datenimpulse DI fortgeschaltet. Wenn das Signal Z3 den Binärwert 0 bzw. 1 hat. wird der Zähler Z/42 durch den zugehörigen Datenimpuls Dl abwärts bzw. aufwärts gezählt. Der Zähler ZAl hat beispielsweise einen Zählbereich von O bis 15. In einer Grundstellung hat der Zähler Z/42 den seinem halten Zählbereich zugeordneten Zählerstand 8. Wenn acht Datenimpulse DI nach dem Erwartungszeitpunkt auftreten und damit die Phasendifferenz zwischen den Ausgangssignalen A und den Datensignalen D zu groß ist, überschreitet der Zähler ZA seinen Zähl bereich und er gibt ein Steuersignal M an die Schaltstufe SS ab. Die Schaltstufe SS gibt im Anschluß daran ein Signal Fan den Zähler ZAi ab, das diesen kurzzeitig sperrt. Gleichzeitig gibt diefrequency to a pulse generator JG and a Schaltstufc SS . Data signals D are also present at the pulse generator JG and the pulse generator JG generates data pulses D /, which occur whenever the data signal D changes its binary word from 0 to 1. The switching stage SS generates counting files Zt ₁ whose period is twice as long as the period of the clock pulseUlsc T. The counting files ZT are applied to the clock input of a first counter ZAl , which is continuously incremented from a fixed initial value to a fixed final value. At the output of the counter ZAi , signals Z representing the respective counter reading are output, which are applied to a decoder DC which generates output signals A in each case at predetermined counter readings of the counter ZAl. The output signals are only emitted, for example, when the corresponding counter reading is reached and the i actuate / assigned signals ii are present. A signal Z3 which defines an expected time for a data pulse D / is emitted at a counter stage of the counter ZAi. This signal Z3 is fed both to the switching stage SS and to a control input of a second counter ZAI which determines the counting direction. The counter Z / 12 is designed as an up / down counter and it is incremented by the data pulses DI . If the signal Z3 has the binary value 0 or 1. the counter Z / 42 is counted down or up by the associated data pulse Dl. The counter Zal has, for example, has a counting range of O to 15. In a basic position the counter Z / 42 to its hold count area associated count 8. If eight data pulses DI occur after the expected time, and thus the phase difference between the output signals A and the data signals D to is large, the counter ZA exceeds its counting range and it emits a control signal M to the switching stage SS . The switching stage SS then emits a signal Fan from the counter ZAi , which blocks it for a short time. At the same time there are

Srholictiif» CC oir> QJonol f -xn Aon 7^h!« 7 Λ") oKSrholictiif »CC oir> QJonol f -xn Aon 7 ^ h!« 7 Λ ") ok

das diesen wieder auf den Zählerstand 8 einstellt. Durch das kurzzeitige Sperren des Zählers ZA1 durch das Signal F erreicht der Zähler ZA1 später seinen Endwert und die Phasendifferenz zwischen den Ausgangssignalen und den Datensignalen wird auf diese Weise vermindert. Falls acht Datenimpulse DI zu früh auftreten, wird am Takteingang des Zählers ZA1 ein zusätzlich eingeblendeter Zähltakt ZT wirksam und der Zähler ZAl erreicht schneller seinen Endwert. Auf diese Weise wird in diesem Fall ebenfalls eine unzulässige Phasendifferenz korrigiert.that sets this back to the count 8. As a result of the brief blocking of the counter ZA 1 by the signal F, the counter ZA 1 later reaches its final value and the phase difference between the output signals and the data signals is reduced in this way. If eight data pulses DI occur too early, an additional counter clock ZT is shown at the clock input of the counter ZA 1 and the counter ZAl reaches its final value more quickly. In this way, an impermissible phase difference is also corrected in this case.

Das in Fig. 2 dargestellte Schaltbild des digitalen Phasenregelkreises zeigt den Aufbau des Impulsgenerators JG, der Schaltstufe SS und des Decodierers DC sowie die Zähler ZA1 und ZA2. Der Impulsgenerator JG enthält zwei Flipflops Fl und Fl, einen Inverter ΛΓ1 und ein UND-Glied t/l. Mit Hilfe der Flipflops Fl und F2 werden die Datensignale D in ein durch die Taktimpulse T vorgegebenes Taktraster gebracht und um einen Periodendauer der Taktimpulse T verzögert. Das UND-Glied Ul verknüpft die Signale an den Ausgängen der Flipflops Fl und F2 mit den Taktimpulsen Tund gibt an seinem Ausgang die Datenimpulse DI ab, die jeweils dann auftreten, wenn die Datensignale ihren Binärwert von 0 nach 1 ändern. Die Datenimpulse DI liegen am Takteingang des Zählers Z/42 an, der als handelsüblicher Aufwärts/Abwärtszähler ausgebildet ist.The circuit diagram of the digital phase-locked loop shown in FIG. 2 shows the structure of the pulse generator JG, the switching stage SS and the decoder DC as well as the counters ZA 1 and ZA2. The pulse generator JG contains two flip-flops Fl and Fl, an inverter ΛΓ1 and an AND gate t / l. With the help of the flip-flops F1 and F2, the data signals D are brought into a clock grid predetermined by the clock pulses T and delayed by a period of the clock pulses T. The AND element Ul combines the signals at the outputs of the flip-flops Fl and F2 with the clock pulses T and outputs the data pulses DI , which occur when the data signals change their binary value from 0 to 1. The data pulses DI are applied to the clock input of the counter Z / 42, which is designed as a commercially available up / down counter.

Die Schaltstufc SS enthält zwei Flipflops F3 und FAi zwei UND-Glieder Ul und t/3 und ein NAND- ^r> Glied Nl. Das Flipflop F3 erzeugt nach derri Auftreten des Steuersignals M während einer Periodendauer der Taktimpulsc T ein Signal C, das einerseits am Zähler ZAl anliegt und diesen auf den Zählerstand 8 einstellt und andererseits an deii Dateneingängen desThe Schaltstufc SS contains two flip-flops F3 and FAi two AND elements Ul and t / 3 and a NAND- ^r > element Nl. After the occurrence of the control signal M during a period of the clock pulse T , the flip-flop F3 generates a signal C, which is on the one hand at Counter ZAl is present and sets this to the counter reading 8 and on the other hand to the data inputs of the

ι« Flipflops F4 anliegt und dieses kurzzeitig am Kippen in die jeweils entgegengesetzte Lage hindert, ßin am Ausgang des Flipflops F4 abgegebenes Signal B wird dem UND-Glied fV3 zugeführt und dieses schaltet jeweils einen Taktimpuls T zu seinem Ausgang durch,ι «flip-flops F4 is present and prevents it from tipping into the opposite position for a short time, ßin signal B emitted at the output of flip-flop F4 is fed to the AND element fV3 and this switches a clock pulse T through to its output,

π wenn das Signal B den Binarwert 1 hat. Am Ausgang des UND-Glieds (/3 werden die /ahltaktc ZT abgegeben, die am Takteingang des Zählers Z/11 anliegen. Mit Hilfe des Signals B werden zusätzliche Zähltaktimpuisc eingeblendet, wenn das Sicuersignai Ai auf-π if the signal B has the binary value 1. At the output of the AND element (/ 3 the / ahlaktc ZT are delivered, which are present at the clock input of the counter Z / 11. With the help of the signal B , additional counter clock pulses are displayed when the Sicuersignai Ai.

2(i tritt. Ein dem Signal C zugeordnet s Signal liegt am ersten Eingang des NAND-Gliedes Nl an. Dem zweiten Eingang des NAND-Glieds Nl wird ein an einem Ausgang des Zählers ZAl abgegebenes Signal Z3 zugeführt, das den Erwartungszeitpunkt für das2 (i occurs. A s signal assigned to the signal C is present at the first input of the NAND element Nl . A signal Z3, which is output at an output of the counter ZAl , is fed to the second input of the NAND element Nl

>) Auftreten des Steuersignals M und damit des Datenimpulses Dl festlegt. Dieses Signal Z3 liegt außerdem an einem Steuereingang des Zählers Z/12 an und es gibt dul„h seinen Binärwert an, ob der Zähler Z/12 aufwärts oder abwärts gezählt wird. Wenn ein Daten->) Defines occurrence of the control signal M and thus the data pulse Dl . This signal Z3 is also applied to a control input of the counter Z / 12 and its binary value indicates whether the counter Z / 12 is counting up or down. When a data

j(i impuls DI nach dem Erwartungszeitpunkt auftritt und das Steuersignal M erzeugt wild, gibt das NAND-Glied Nl an seinem Ausgang ein Sperrsignal F an den Zähler ZAl ab, das einen Zähltaktimpuls ZT unwirksam macht und den Zähler ZA1 kurzzeitig sperrt.j (i pulse DI occurs after the expected time and the control signal M generates wild, the NAND element Nl outputs a blocking signal F to the counter ZAl, which makes a counter clock pulse ZT ineffective and temporarily blocks the counter ZA 1.

ji Dem Zähler ZAl ist der Decodierer DC nachgeschaltet. Der Decodierer DC enthält ein NAND-Glied NX ein NOR-Glied NA und ein UND-Glied UA. Der Decodierer DC ist so eingestellt, daß er jeweils beim Zählerstand 7 des Zählers ZAl und beim gleichzeitigen Auftreten des Signals B am Ausgang des UND-Glieds UA ein Ausgangssignal A abgibtThe decoder DC is connected downstream of the counter ZAl. The decoder DC contains a NAND element NX, a NOR element NA and an AND element UA. The decoder DC is set so that it emits an output signal A when the count 7 of the counter ZAl and when the signal B appears at the output of the AND element UA at the same time

J~)ip rlpnHrt*i nip/fprwprtiopn ^tiMlrn Hpq 7ählop» "7A\ J ~) ip rlpn Hrt * i nip / fprwprtiopn ^ tiMlrn Hpq 7ählop » " 7A \

zugeordneten Ausgangssignale Zl bis Z3 liegen am Eingang des NAND-Glieds N3 an. Wenn alle Signaleassigned output signals Z1 to Z3 are present at the input of the NAND element N3 . When all the signals

4j Zl bis Z3 den Binärwert 1 haben und gleichzeitig das Signal Z4 den Binärwert 0 hat, gibt das NOR-Glied NA an seinem Ausgang ein Signal ab. Dieses Signal gibt das UND-Glied UA frei und wenn das Signal B den Binärwert 1 annimmt, wird dieses als Ausgangssignal A zum Ausgang des Decodierers DC durchgeschaltet.4j Z1 to Z3 have the binary value 1 and at the same time the signal Z4 has the binary value 0, the NOR element NA emits a signal at its output. This signal enables the AND element UA and when the signal B assumes the binary value 1, this is switched through as output signal A to the output of the decoder DC .

Weitere Einzelheiten des digitalen Phasenregelkreises werden zusammen mit den in Fig. 3 dargestellten Zeitdiagrammen beschrieben.Further details of the digital phase-locked loop are provided along with those shown in FIG Described timing diagrams.

Bei den in Fig. 3 dargestellten Zeitdiagrammen von Signalen, die beim Betrieb des in Fig. 2 dargestellten digitalen Phasenregelkreises anfallen, sind in Abszissenrichtung die Zeit t und in Ordinatenrichtung die Momentanwerte der Signale aufgetragen. AusIn the time diagrams of signals shown in FIG. 3 which occur during the operation of the digital phase-locked loop shown in FIG. 2, the time t is plotted in the abscissa direction and the instantaneous values of the signals are plotted in the ordinate direction. the end

Gründen der Übersichtlichkeit wurden die Zählerstände des Zählers Z/41 in analoger Weise dargestellt, wie sie beispielsweise am Ausgang eines dem Zähler Z/41 nachgeschalteten Digital-Analog-Umsetzers abgegeben werden wurden.For the sake of clarity, the counter readings of the Z / 41 counter are shown in an analogous manner. such as, for example, at the output of a digital-to-analog converter connected downstream of the counter Z / 41 have been handed in.

Zunächst wird angenommen, daß das Datensignal D den Binärwert 0 hat und das Flipflop F3 zurückgesetzt ist. Mit jedem Taktimpuls T ändert das Flipflop F4 seine Lage und das Signal B ändert damitFirst, it is assumed that the data signal D has the binary value 0 and the flip-flop F3 is reset. With each clock pulse T , the flip-flop F4 changes its position and the signal B changes with it

Ständig seinen Binärwort. Wenn das Signal D den BU närwert 1 hat und gleichzeitig ein Taktimpuls '/' auftritt, wird dieser am Ausgang des UND-Glieds Ui als Ztihjtäkt ZT zum Zähler ZAi abgegeben. De? Zähler ZAi ändert damit ständig seinen Zählerstand, beispielsweise beginnend mit dem Zählerstand O.Constantly its binary word. If the signal D has the BU närwert 1 and at the same time a clock pulse '/' occurs, this is delivered at the output of the AND element Ui as Ztihjtäkt ZT to the counter ZAi . De? Counter ZAi thus constantly changes its counter reading, for example starting with counter reading O.

Hs wird angenommen, daß die Datensignale D riacn dem bekannter! Codiefveffahfen der Wechseltaktschrift codiert sind und daß eine Folge von ßinärzeieheri 1 codiert wurde. Weiterhin wird angenommen, daß die Ausgangssignale A jeweils in der Mitte der ersten Hälfte einer Bitzelle auftreten sollen. Da die Ausgangssignale A am Ausgang des Decodierers DC jeweils beim Zahlerstand 7 erzeugt werden und der Zähler ZAl einen Zählbereich von O bis 15 hat. wird der Anfang der Bit/eile auf den Zählerstand 4 festgelegt. Die Datensignale D haben dann mit den Ausgangssignalen A eine richtige Phasenbeziehung, wenn die Daieniinpuise Di gcnuu uuiin auftreten, wenn der Zähler ZAl den Zählerstand 4 annimmt.It is assumed that the data signals D riacn the known! Codiefveffahfen of the Wechselaktschrift are coded and that a sequence of ßinärzeieheri 1 was coded. Further, that the output signals A to a bit cell occur in the middle of the first half in each case is assumed. Since the output signals A are respectively produced at the output of the decoder DC at the counter reading 7 and the counter Zal has a counting range of O to 15 °. the start of the bit / line is set to counter reading 4. The data signals D then have a correct phase relationship with the output signals A when the daieninpuise Di gcnuu uuiin occur when the counter ZAl assumes the count 4.

Zum Zeitpunkt /1 ändert das dem Zählerstand 4 zugeordnete Signal Z3 am Ausgang des Zählers ZAl seinen Binärwert von 0 nach 1. Durch dieses Signal Zi wird der Erwartungs/eitpunkt für die Datenimpulse DI festgelegt Kurz vor dem Zeitpunkt /1 hat das Datensignal seinen Binarwert von 0 nach 1 geändert. Mit dem Taktimpuls T zum Zeitpunkt ti wird damit das Fiipflop Fl gesetzt. Mit dem nächstfolgenden Taktimpuls 7 zum Zeitpunkt ti wird auch das Flipflop Fl gesetzt und am Ausgang des UND-GlieäviS Ul wird ein Datenimpuls DI abgegeben. Das Signal Z3 hat zu diesem Zeitpunkt bereits den Binärwert 1 und es zeigt dem Zähler ZAl an, daß er aufwärts zählen soll Unter der Voraussetzung, daß bereits mehrere Datenimpulse DI zu spät eintrafen und der Zähler ZA1 bereits den Zählerstand 14 hatte, wird der Zähler ZAl mit dem Datenimpuls zum Zeitpunkt ti auf den Zählerstand 15 gebracht. Bei diesem Zählerstand gibt der Zähler ZAl ein Steuersignal /V/ ab, das den größtmöglichen Zählerstand anzeigt. Zum Zeitpunkt i3 hat das Signal B den Binärwert 1 und ein Zähltakt ZT wird zum Zähler ZAl durchgeschaltet und dieser nimmt den Zählerstand 5 an.At the time / 1 which changes the count 4 associated signal Z3 at the output of the counter Zal its binary value from 0 to 1. By this signal, BR is the expectation / eitpunkt for the data pulses DI set Shortly before time / 1, the data signal its Binarwert of 0 changed to 1. With the clock pulse T at time ti , the flip-flop Fl is set. With the next following clock pulse 7 at time ti , the flip-flop Fl is also set and a data pulse DI is emitted at the output of the AND-GlieäviS Ul. The signal Z3 has at this time already the binary value 1 and indicates the counter Zal that he should count up Assuming that even more data pulses DI arrived too late and the counter ZA 1 had the count of 14, the counter Zal brought to the counter reading 15 with the data pulse at time ti. At this count, the counter ZAl emits a control signal / V / which indicates the highest possible count. At the point in time i3, the signal B has the binary value 1 and a counting cycle ZT is switched through to the counter ZAl, which takes on the counter reading 5.

Zum Zeitpunkt i4 hat das Signal S den Binärwert 0 und über das UND-Glied wird gleichzeitig mit dem Auftreten des nächstfolgenden Taktimpulses T das Flipflop Fi gesetzt. Das Signal am nichtinvertierenden Ausgang des Flipflops Fi wird über das NAND-Glied N2als Sperrsignal Fzum Zähler ZAl durchgeschaltet. Dieses Signal verhindert, daß der Zähler ZAl mit dem nächstfolgenden Zähltakt ZT fortgeschaltet wird. Gleichzeitig nimmt das Signal C den Binärwert 0 an und setzt den Zähler ZAl auf den Zählerstand 8 zurück. Außerdem nimmt das Signal M wieder den Binärwert 0 an.At the time i4, the signal S has the binary value 0 and the flip-flop Fi is set via the AND element at the same time as the next clock pulse T occurs. The signal at the non-inverting output of the flip-flop Fi is switched through via the NAND element N2 as a blocking signal F to the counter ZAl . This signal prevents the counter ZAl from being incremented with the next counter clock ZT . At the same time, the signal C assumes the binary value 0 and resets the counter ZAl to the count 8. In addition, the signal M assumes the binary value 0 again.

Zum Zeitpunkt i5 wird ein Zähltakt ZTzum Zähler ZAl durchgeschaltet, der jedoch wegen des Auftretens des Sperrsignals Funwirksam bleibt. Das Flipflop F4, an dessen Ausgang das Signal B abgegeben wird, ändert zu diesem Zeitpunkt seinen Binärwert nicht. Nach dem Taktimpuls Γ zum Zeitpunkt i5 ändert das Sperrsignal F wieder seinen Binärwert von 0 nach 1. Mit dem nächstfolgenden Zähltakt ZT kann damit der Zähler ZAl wieder fortgeschaltet werden. AußerdemAt the time i5, a counting cycle ZT is switched through to the counter ZAl, which, however, remains effective due to the occurrence of the blocking signal. The flip-flop F4, at the output of which the signal B is emitted, does not change its binary value at this point in time. After the clock pulse Γ at time i5, the blocking signal F changes its binary value again from 0 to 1. The counter ZAl can thus be incremented again with the next counter clock ZT. aside from that

ändert zum Zeitpunkt /S das Signal C wieder seinen Binärwert von 0 nach 1 und der Zähler ZAl wird wieder freigegeben.At the time / S, the signal C changes its binary value again from 0 to 1 and the counter ZAl is enabled again.

Durch das Sperrsignal F wurde die Geschwindigkeit, mit der der Zähler ZAl fortgeschaltet wird, ver* mindert, da ein Zühltakfimpuls ZT nicht wirksam Werden konnte. Der Zähler ZAl wurde jedoch nicht für die Periodendauef des Zähltaktes ZT₁ sondern nur für die Periodendauer der Taktimpulse T gesperrt. Auf diese Weise wurde die Periodendauer der Ausgaiigssignale nicht um "_lft sondern um ^_n vergrößert. Zum Zeitpunkt tG hat der Zähler ZAl den Zählerstand 7. Am Ausgang des Decodierers DC wird damit ein Ausgangssignal A abgegeben. Wenn der Zähler ZAl den Zählerstand 1? erreicht, wird er anschließend selbsttätig auf den Zählerstand 0 zurückgesetzt. Falls weitere Ausgangssignale erzeugt werden sollen, die beispielsweise jeweils in der Mitte der zweiten üälftc der Bitzcüc auftreten, wird dies dadurch er-The blocking signal F reduced the speed at which the counter ZAl was incremented , since a Zühltakfimpuls ZT could not take effect. The counter ZAl was not blocked for the period of the counting clock ZT ₁ but only for the period of the clock pulses T. In this way, the period of the output signals was not increased by " _lft but by ^ _n . At time tG the counter ZAl has the count 7. An output signal A is thus emitted at the output of the decoder DC . When the counter ZAl reaches the count 1." , it is then automatically reset to the count 0. If further output signals are to be generated, which occur, for example, in the middle of the second half of the Bitzcüc, this is

-'ti reicht, daß ein vom Zähler ZAl abgegebenes Übertragssignal mit Hilfe eines UND-Gliedes mit dem Signal B verknüpft wird.-'ti is sufficient that a carry signal emitted by the counter ZAl is linked to the signal B with the aid of an AND element.

Vom Zeitpunkt Π wird angenommen, daß die Datenimpulse mehrfach nacheinander zu früh aufgetre-From the point in time Π it is assumed that the data pulses occurred too early several times in succession.

r> ten sind und daß der Zähler ZAl bereits so weit abwärts gezählt wurde, daß er den Zählerstand 0 hat. Zum Zeitpunkt /7 ändert das Datensignal D am Ende der Bitzelle seinen Binärwert von 0 nach 1. In ähnlicher Weise wie zwischen den Zeitpunkten /1 und /4r> th and that the counter ZAl has already been counted down so far that it has the count 0. At time / 7, the data signal D changes its binary value from 0 to 1 at the end of the bit cell. In a similar manner to that between times / 1 and / 4

j« werden zwischen den Zeitpunkten /7 und /8 ein Datenimpuls DI und ein Steuersignal M erzeugt. Das Steuersignal M wird dadurch erzeugt, daß der Zähler ZAl im Anschluß an den Zählerstand 0 beim Abwärtszählen wieder den Zählerstand 15 annimmt, der j «, a data pulse DI and a control signal M are generated between the times / 7 and / 8. The control signal M is generated in that the counter ZAl after the counter reading 0 when counting down again assumes the counter reading 15, which

ή den größtmöglichen Zählerstand darstellt. In ähnlicher Weise wie zum Zeitpunkt /4 ändert das Signal C wieder seinen Binärwert von 1 nach 0. Da jedoch das Signal Z3 den Binärwert 0 hat, ändert das Sperrsignal F seinen Binärwert nicht.ή represents the largest possible counter reading. In a manner similar to that at time / 4, the signal C changes its binary value again from 1 to 0. However, since the signal Z3 has the binary value 0, the blocking signal F does not change its binary value.

•to Zum Zeitpunkt /9 ändert das Signal B seinen Binärwert ebenfalls nicht, da das Flipflop F4 gespeirt ist. Das Signal C nimmt jedoch nach dem Zeitpunkt ilO wieder den Binärwert 1 an. Da das Signal B zum Zeitpunkt rlO den Binärwert 1 hat, wird ein Taktimpuls T als zusätzlich eingeblendeter Zähltakt ZT zum Zähler ZAl durchgeschaltet und der Zähler ZAl wird mit erhöhter Geschwindigkeit fortgeschaltet, da im Gegensatz zum Zeitpunkt /5 das Sperrsignal F nicht vorhanden ist. Im Anschluß daran wird der Zähler ZAl mit den folgenden Zähltakten in ähnlicher Weise wie zwischen den Zeitpunkten i5 und /7 fortgeschaltet. • to At time / 9, signal B does not change its binary value either, since flip-flop F4 is stored. However, the signal C assumes the binary value 1 again after the point in time i10. Since the signal B has the binary value 1 at the time r10, a clock pulse T is switched through to the counter ZAl as an additional counter clock ZT and the counter ZAl is incremented at an increased speed because, in contrast to the time / 5, the blocking signal F is not available. Subsequently, the counter ZAl is incremented with the following counting clocks in a manner similar to that between the times i5 and / 7.

Der Zähler ZA1 hat zum Zeitpunkt flO wieder den Zählerstand 7 und am Ausgang des Decodierers DC The counter ZA 1 has the counter reading 7 again at the instant flO and at the output of the decoder DC

wird wieder ein Ausgangssignäl A abgegeben.an output signal A is emitted again.

Durch das Einblenden des Zähltaktes ZT zum Zeitpunkt i9 und das gleichzeitige Fehlen des Sperrsignals F hat der Zähler ZAl den Zählerstand 7 früher erreicht und die Periodendauer der Ausgangssignale A wurde durch das Fortschalten des Zählers ZAl mit erhöhter Geschwindigkeit verkürzt, und die Voreilung der Datensignale D gegenüber den Ausgangssignalen A wird auf diese Weise korrigiert By fading in the counter clock ZT at the time i9 and the simultaneous absence of the blocking signal F , the counter ZAl reached the counter reading 7 earlier and the period of the output signals A was shortened by the incrementing of the counter ZAl with increased speed, and the lead of the data signals D compared to the output signals A is corrected in this way

Hierzu 2 Blatt ZeichnungenFor this purpose 2 sheets of drawings

Claims

Patent claims:

1. Digital phase-locked loop to which binary data signals and clock pulses of constant repetition frequency are fed and which generates output signals which are synchronized with the data signals by means of a first counter incremented by counting clocks from a constant start value to a constant end value and a further up / down counter that the second counter (ZA2) with the help of data pulses (DI ) generated from the data signals (D) is counted up or down by one counting unit if a data pulse (DI) occurs before or after an expected time, and then a Control signal (M) generated when the difference in the number of data pulses (D /) that occurred before or after the expected time exceeds a predetermined number, and that a switching stage (SS) is provided which, when a control signal (M ) Signals (ZT, F) generated which accelerate or delay the first counter (ZA 1) lten, and that a decoder (DC ) connected downstream of the first counter (ZAl) is provided, which generates the output signals (A) in each case at predetermined counter readings of the first counter ( ZA 1).

2. A digital phase-locked loop according to claim 1, characterized in that an output of a counting stage of the first counter (ZAl), at which a signal (Zi) determining the expected time is output, is connected to an input of the second counter (ZAl) which the counter is set.

3. A digital phase-locked loop according to claim 1 or claim 2, characterized in that the second counter ('/ Al) is preceded by a pulse generator (JG) to which the data signals (D) and the clock pulses (T) are supplied and which are each supplied with one Changing the data signals (D) from a first binary value ("0") to a second binary value ("1") generates the data pulses (D /).

4 Digital phase-locked loop according to one of Claims 1 to 3, characterized in that the switching stage (.S'.S) of a first flip-flop ( F2>) which is set for a period of the clock pulses (T) when the control signal ( M ) occurs and contains a NAND element (Nl) , the first input of which is connected to the output of the first flip-flop (Fi) , to the second input of which the signal (/ 3) determining the expectation point is applied and its output to a Blocking input of the first counter (ZAl) is connected

5 Circuit arrangement according to Claim 4, characterized in that a signal (G) emitted at the output of the first flip-flop is present at a set / input of the / wide counter (ZAl)

fdas stores a count representing half the number in the second counter (ZAl).

6, circuit arrangement according to claim 4 or claim 5, characterized in that the switching stage (SS) has a second flip-flop (F4), at whose clock input the clock pulses (T) are present, whose data inputs are connected to the output of the first flip-flop (F3) and contains an AND element (t / 3) whose first input is connected to the output of the second flip-flop (Fl) , whose second input receives the clock pulses (T) and whose output connects to the clock input of the first counter (ZAl) connected is.