DE2613930B2

DE2613930B2 - Digital phase locked loop

Info

Publication number: DE2613930B2
Application number: DE2613930A
Authority: DE
Inventors: Guenther Dipl.-Ing. 8021 Taufkirchen Schubert
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1976-03-31
Filing date: 1976-03-31
Publication date: 1979-05-23
Also published as: CH604437A5; DK140577A; DE2613930A1; AT352190B; DE2613930C3; NL182770B; ATA214177A; SE7703686L; NL182770C; BE853103A; IT1076285B; NL7703470A

Description

Die Erfindung bezieht sich auf einen digitalen Phasenregelkreis, dem binäre Datensignale und Taktim-■' pulse konstanter Folgefrequenz zugeführt werden und der mittels eines jeweils von einem konstanten Anfangswert zu einem konstanten Endwert durch Zähltakte fortgeschalteten ersten Zählers und eines weiteren Vorwärts-/Rückwärtszählers Ausgangssignale er-The invention relates to a digital phase-locked loop, the binary data signals and clock im- ■ ' pulse of constant repetition frequency are supplied and by means of a each of a constant initial value to a constant final value by counting clocks incremented first counter and another Up / down counter output signals

i<> zeugt, die mit den Datensignalen synchronisiert sind. Bei einer Übertragung von Daten von einem Datensender zu einem Datenempfänger müssen häufig im Datenempfänger Taktimpulse erzeugt werden, die von im Datensender erzeugten und zum Datenemp- i <> that are synchronized with the data signals. When data is transmitted from a data transmitter to a data receiver, clock pulses must often be generated in the data receiver, which are generated by the data transmitter and sent to the data receiver.

-'"> fänger übertragenen Datensignalen synchronisiert werden. Hierbei treten die Probleme auf, daß infolge von zeitlich veränderlichen Parametern die Datensignale eine zeitlich veränderliche Folgefrequenz besitzen und daß sich die Abstände der Flanken der Daten-- '"> synchronized data signals transmitted by the receiver will. The problems arise here that, as a result of time-variable parameters, the data signals have a time-variable repetition frequency and that the distances between the edges of the data

jo signale infolge der Codierung sprunghaft ändern. Ein Beispiel für eine Datenübertragungseinrichtung, bei der die obengenannten Probleme auftreten, ist eine Datenübertragungseinrichtung, bei der Binärzeichen mit Hilfe von selbsttaktierenden Codierverfahrenjo signals change abruptly as a result of the coding. A An example of a data transmission device that experiences the above problems is one Data transmission device using binary characters with the help of self-clocking coding methods

η übertragen werden. Ein gebräuchliches selbsttaktierendes Codierverfahren ist beispielsweise die aus den Deutschen Normen DIN 66010 bekannte Wechseltaktschrift. Sie zeichnet sich dadurch aus, daß jedem Binärzeichen ein als Bitzelle bezeichneter, vorgege-η be transferred. A common self-clocking coding method is, for example, that from German standards DIN 66010 known alternating clock script. It is characterized by the fact that everyone Binary character a designated as a bit cell, pre-

iii bener Zeitbereich zugeordnet wird. An jeder Grenze der Bitzelle ändert das Datensignal seinen Binärwert. Ein erstes Binärzeichen, beispielsweise das Binärzeichen 0, wird dadurch dargestellt, daß sich innerhalb der Bitzelle der Binärwert des Datensignals nicht än-iii the same time range is assigned. At every limit the bit cell changes the data signal to its binary value. A first binary character, such as the binary character 0, is represented by the fact that the binary value of the data signal does not change within the bit cell.

>~> dert. Ein zweites Binärzeichen, beispielsweise das Binärzeichen 1, wird dadurch dargestellt, daß sich der Binärwert des Datensignals in der Mitte der Bitzelle ändert. Daraus ergibt sich, daß die Abstände zwischen zwei Änderungen des Datensignals gleich sind und ei-> ~> change. A second binary character, for example the binary character 1, is represented by the fact that the Binary value of the data signal changes in the middle of the bit cell. It follows that the distances between two changes in the data signal are the same and one

Vi ner Bitzelle oder eine halben Bitzelle.Four bit cell or half a bit cell.

Bei der Wiedergewinnung der Binärzeichen aus den Datensignalen werden im Datenempfänger Taktimpulse erzeugt, die mit den Datensignalen frequenz- und phasenmäßig synchronisiert sind.When the binary characters are recovered from the data signals, clock pulses are generated in the data receiver generated, which are synchronized with the data signals in terms of frequency and phase.

v> Zum Synchronisieren der Taktimpulse sind bereits Phasenregelkreise bekannt, die aus einem Phasendetektor und einem spannungsgesteuerten Oszillator bestehen und die mit Hilfe von Bauelementen der analogen Schaltungstechnik aufgebaut sind. Nachteilev> Phase locked loops are already known for synchronizing the clock pulses, which consist of a phase detector and a voltage controlled oscillator and which are made with the help of components of the analog circuit technology are built. disadvantage

wi dieser Phasenregelkreise sind die Abhängigkeit von Bauelementetoleranzen, Umgebungsbedingungen und Versorgungsspannungen. Weiterhin haben diese Phasenregelkreise häufig die Nachteile, daß sie abzugleichende Bauelemente enthalten, die eingestelltwi of these phase locked loops are the dependence on Component tolerances, environmental conditions and supply voltages. Continue to have these Phase locked loops often have the disadvantages that they contain components to be adjusted that are set

vi werden müssen und daß sie oft sehr schwer auf andere Folgefrequenzen der Datensignale umzustellen sind. Aus der DE-OS 2 221455 ist bereits ein Phasenregelkreis bekannt, der ausschließlich aus integriertenvi must be and that they are often very difficult on others Repetition frequencies of the data signals are to be converted. From DE-OS 2 221455 there is already a phase locked loop known to be made exclusively from built-in

Digitalbausteinen aufgebaut ist. Dieser Phasenregelkreis enthält einen ersten Zähler, der mit Hilfe eines Zähltaktes konstanter Folgefrequenz ständig von einem konstanten Anfangswert bis zu einem einstellbaren Endwert fortgeschaltet und anschließend wieder auf den Anfangswert zurückgesetzt wird. Mit jedem Zurücksetzen wird ein Ausgangssignal erzeugt. Die Folgefrequenz der Taktünpulse wird mit Hilfe eines Endwertes verändert. Der Endwert wird mittels eines aus Addierern bestehenden Rechenwerkes errechnet. Dieser bekannte Phasenregelkreis hat jedoch den Nachteil, daß er, insbesondere wegen der Verwendung der Addierer, einen großen Aufwand erfordert. Außerdem hat er den Nachteil, daß er auf einmalige Phasensprünge der Datensignale sofort reagiert, obwohl beispielsweise die Folgefrequenz unverändert bleibt. Der Endwert wird in diesem Fall proportional zur Größe des Phasensprungs verstellt.Digital building blocks. This phase-locked loop contains a first counter which, with the aid of a Counting cycle with constant repetition frequency continuously from a constant initial value to an adjustable one End value is incremented and then reset to the start value. With everybody Resetting an output signal is generated. The repetition frequency of the Taktünpulse is with the help of a Final value changed. The final value is calculated by means of an arithmetic unit consisting of adders. However, this known phase-locked loop has the disadvantage that it, in particular because of the use the adder, requires a lot of effort. It also has the disadvantage that it is one-time Phase jumps in the data signals reacts immediately, although, for example, the repetition frequency remains unchanged remain. In this case, the final value is adjusted proportionally to the size of the phase jump.

In der DE-AS 1163902 wird eine Schaltungsanordnung zur Synchronisierung beim Empfang von binären Signalen beschrieben.In DE-AS 1163902 a circuit arrangement for synchronization when receiving binary signals.

Bei dieser Schaltungsanordnung liefe t eine Impulsquelle an einen ersten Zähler einen fortlaufenden Taktimpuls. Am Ausgang des Zählers liegt ein Anzeigeimpuls an, weobei dieser Anzeigeimpuls immer dann erzeugt wird, wenn der Zähler einen vollen Umlauf (Endstellung) erreicht. Ein nachgeschalteter Vorwärts-/Rückwärtszähler erhält ebenfalls von der Impulsquelle Impulse, beginnt aber erst mit Auftreten eines Nulldurchganges des zu synchronisierenden Nachrichtensignals mit dem Zählen. Der Zählerstand, der an der zweiten Zählschaltung am Ende von zwei Zählperioden (entsprechend einem ganzen Umlauf des Zählers) erscheint, stellt den Fehler zwischen dem zeitlichen Auftreten eines Anzeigeimpulses und der Mitte eines empfangenen Nachrichtenzeichens d;ir. Davon abhängig wird der erste Zähler entweder beschleunigt oder verzögert und der Anzeigeimpuls erscheint früher oder später in Bezug auf das empfangene Nachrichtenzeichen und führt so zur Synchronisierung. In this circuit arrangement, a pulse source would supply a first counter with a continuous one Clock pulse. A display pulse is present at the output of the counter, although this display pulse always occurs is then generated when the counter reaches a full cycle (end position). A downstream Up / down counter also receives pulses from the pulse source, but only starts when they occur a zero crossing of the message signal to be synchronized with the counting. The meter reading, the one at the second counting circuit at the end of two counting periods (corresponding to a whole cycle of the counter) appears, represents the error between the occurrence of a display pulse and the Middle of a received message character d; ir. Depending on this, the first counter is either accelerated or delayed and the display pulse appears sooner or later in relation to the received one Message character and thus leads to synchronization.

Bei dieser Schaltungsanordnung wird bei einer festgestellten Asynchronität sofort korrigiert und zwar proportional zum festgestellten Fehler. Eine derartige, sofortige Korrektur ist aber unerwünscht. Sie führt zu einem übernervösen Verhalten der Schaltungsanordnung. In this circuit arrangement, if an asynchronicity is found, corrective action is taken immediately proportional to the detected error. Such an immediate correction is undesirable. she leads to an over-nervous behavior of the circuit arrangement.

Der Erfindung liegt die Aufgabe zugrunde, einen Phasenregelkreis anzugeben, der einen geringen Aufwand erfordert und c>r eine geringe Empfindlichkeit gegenüber einmaligen Phasensprüngen einzelner Datensign?le aufweist.The invention is based on the object of specifying a phase-locked loop that requires little effort requires and c> r a low sensitivity to one-time phase jumps of individual data signals having.

Erfindungsemäß wird bei dem digitalen Phasenregelkreis der eingangs genannten Art die Aufgabe gelöst durch einen zweiten Zähler, der mit Hilfe von aus den Datensignalen erzeugten Datenimpulseii jeweils um eine Zähleinheit aufwärts bzw. abwärts gezählt wird, wenn ein Datenimpuis vor bzw. nach einem Erwartungszeitpunkt auftritt und dann ein Steuersignal erzeugt, wenn die Differenz der Anzahl der Datenimpulse, die vor bzw. nach dem Erwartungszeitpunkt aufgetreten sind, eine vorgegebene Anzahl überschreitet und daß eine Schaltstufe vorgesehen ist, die bei Auftreten eines Steuersignals Signale erzeugt, die den ersten Zähler beschleunigt bzw. verzögert fortschalten, und Jaß ein dem ersten Zähler nachgeschalteter Decodiersr vorgesehen ist, der jeweils bei voreeeebenen Zählerständen des ersten Zählers die Ausgangssignale erzeugt.According to the invention in the digital phase-locked loop of the type mentioned above, the object is achieved by a second counter which, with the aid of data pulses ii generated from the data signals, respectively is counted up or down by one counting unit if a data pulse before or after a The expected time occurs and then a control signal is generated when the difference in the number of data pulses that occurred before or after the expected time, a predetermined number exceeds and that a switching stage is provided which generates signals when a control signal occurs, which advance the first counter accelerated or delayed, and Jaß a downstream counter Decodiersr is provided, which in each case with pre-level counter readings of the first counter Output signals generated.

Derdigitale Phasenregelkreis gemäß der Erfindung hat den Vorteil, daß er aus handelsüblichen integrierten Digitalbausteinen raumsparend und kostengünstig aufgebaut werden kann. Der Phasenregelkreis ist von Bauelementetoleranzen, Umgebungsbedingungen und Schwankungen der Versorgungsspannungen weitgehend unabhängig. Außerdem besitzt er keine abzugleichenden Bauelemente und durch eine Ändern rung der Zähltaktfrequenz kann er sehr schnell auf andere Folgefrequenzen der Datensignale umgestellt werden.The digital phase-locked loop according to the invention has the advantage that it saves space and is inexpensive from commercially available integrated digital modules can be built. The phase-locked loop is subject to component tolerances, environmental conditions and fluctuations in supply voltages largely independent. Besides, he doesn't have any components to be matched and by changing the counter clock frequency, it can open very quickly other repetition frequencies of the data signals can be converted.

Um den zweiten Zähler aufwärts bzw. abwärts zählen zu können, wenn die Datenimpulse vor bzw. nach ι '■ dem Erwartungszeitpunkt eintreffen, ist es vorteilhaft, wenn ein Ausgang einer Zählstufe des ersten Zählers, an dem ein den Erwartungszeitpunkt bestimmendes Signal abgegeben wird, mit einem Eingang des zweiten Zählers verbunden ist, an dem die Zählrichtung festj(i gelegt wird.To be able to count up or down the second counter if the data pulses are before or after ι '■ arrive at the expected time, it is advantageous if an output of a counting stage of the first counter, at which a signal determining the expected time is output, with an input of the second Is connected to the counter to which the counting direction is fixed (i is placed.

Um Ausgangssignale zu erhaken, deren Folgefrequenz nicht nach jeder Flanke der Datensignal verändert wird, ist es zweckmäßig, wenn dem zweiten Zähler ein Impulsgeber vorgeschaltet ist, dem die Dar > tensignale und die Taktimpulse zugeführt werden und der jeweils bei einer Änderung der Datensignale von einem ersten Binärwert zu einem zweiten Binärwert die Datenimpulse erzeugt.To get output signals, their repetition frequency If the data signal is not changed after each edge, it is useful if the second A pulse generator is connected upstream of the counter to which the display signals and the clock pulses are fed and each time the data signals change from a first binary value to a second binary value which generates data pulses.

Das verzögerte Fortschalten des ersten Zählers j" wird auf einfache Weise dadurch erreicht, daß die Schaltstufe ein erstes Flipflop, das jeweils für eine Periodendauer der Taktimpulse gesetzt wird, wenn das Steuersignal auftritt und ein NAND-Glied enthält, dessen erster Eingang mit dem Ausgang des ersten ι· Flipflops verbinden ist, an dessen zweitem Eingang das den Erwartungszeitpunkt bestimmende Signal anliegt und dessen Ausgang mit einem Sperreingang des ersten Zählers verbunden ist.The delayed advancement of the first counter j "is achieved in a simple manner that the Switching stage a first flip-flop, each for a period the clock pulse is set when the control signal occurs and contains a NAND gate, whose first input is connected to the output of the first ι · flip-flop, at the second input the signal determining the expected time is applied and its output with a blocking input of the first meter is connected.

Die Empfindlichkeit des Phasenregelkrcises gern genüber einmaligen Schwankungen der Datensignale wird auf einfache Weise dadurch vermindert, daß an einem Setzeingang des zweiten Zählers ein am Ausgang des ersten Flipflops abgegebenes Signal anliegt, das in den zweiten Zähler eine den halben Zählbereich r. darstellende Zahl einspeichert.The sensitivity of the phase locked loop like compared to one-off fluctuations in the data signals is reduced in a simple manner in that on a set input of the second counter has a signal delivered at the output of the first flip-flop, that in the second counter a half of the counting range r. stores the representing number.

Die Erhöhung der Geschwindigkeit, mit der der erste Zähler fortgeschaltet wird, wird durch ein Einblenden von weiteren Zähltakten auf einfache Weise erreicht, wenn die Schaltstufe ein zweites Flipflop, an Vi dessen Takteingang die Taktimpulse anliegen und dessen Dateneiiigänge mit dem Ausgang des ersten Flipflops verbunden sind und ein UND-Glied enthält, dessen erster Eingang mit dem Ausgang des zweiten Fli^fiops verbunden ist, an dessen zweitem Eingang -.-, die Taktimpulse anliegen und dessen Ausgang mit demTakteingang des ersten Zählers verbunden ist. Im folgenden wird ein Ausführungsbeispiel des digitalen Phasenregelkreises anhand einer Zeichnung erläutert. Es zeigtThe increase in the speed with which the first counter is incremented is indicated by a fade-in of further counting clocks achieved in a simple manner when the switching stage has a second flip-flop on Vi whose clock input the clock pulses are present and whose data inputs with the output of the first Flip-flops are connected and contains an AND gate, the first input of which is connected to the output of the second Fli ^ fiops is connected, at its second input -.-, the clock pulses are present and its output with is connected to the clock input of the first counter. The following is an embodiment of the digital Phase locked loop explained with reference to a drawing. It shows

(,ο Fig. 1 ein Blockschaltbild des digitalen Phasenregelkreises, (, ο Fig. 1 is a block diagram of the digital phase-locked loop,

Fig. 2 ein Schaltbild des digitalen Phaaehregelkreises, Fig. 2 is a circuit diagram of the digital phase control loop,

Fig. 3 Zeitdiagramme von Signalen an verschiedeh-> nen Punkten des digitalen Phasenregelkreises.Fig. 3 timing diagrams of signals at different-> n points of the digital phase-locked loop.

Das in Fig. 1 dargestellte Blockschaltbild des digitalen Phasenregelkreises zeigt einen Taktgeber TG, der TaktimDulse T vorgegebener konstanter Folge-The block diagram of the digital phase-locked loop shown in Fig. 1 shows a clock generator TG, the clock pulse T of predetermined constant sequence

frequenz an einen Impulsgeber JG und eine Schaltstufe SS abgibt. Am Impulsgeber JG liegen außerdem Datensignale D an und der Impulsgeber JG erzeugt Datenimpulse Dl, die jeweils dann auftreten, wenn die Datensignale D ihren Binärwert von 0 nach I ändern. Die Schaltstufe SS erzeugt Zähltakte ZT, deren Periodendauer doppelt so groß ist wie die Periodendauer der Taktimpulse T. Die Zähltakte ZT liegen am Takteingang eines ersten Zählers ZAl an, der ständig von einem fest vorgegebenen Anfangswert bis zu einem fest vorgegebenen Endwert fortgeschaltet wird. Am Ausgang des Zählers ZAX werden den jeweiligen Zählerstand darstellende Signale Z abgegeben, die an einem Decodierer DC anliegen, der jeweils bei vorgegebenen Zählerständen des Zählers Z/41 Ausgangssignale A erzeugt. Die Ausgangssignale werden beispielsweise nur dann abgegeben, wenn der entsprechende Zählerstand erreicht wird und den Taktimpuisen 7 zugeordnete Signale B vorhanden sind. An einer Zählerstufe des Zählers ZAl wird ein Signal Z3 abgegeben, das einen Erwartungszeitpunkt für einen Datenimpuls D/festgelegt. Dieses Signal Z3 wird sowohl der Schaltstufe SS als auch einem die Zählrichtung bestimmenden Steuereingang eines zweiten Zählers ZAi zugeführt. Der Zähler ZAl ist als Aufwärts/Abwärtszähler ausgebildet und er wird durch die Datenimpulse Dl fortgeschaltet. Wenn das Signal Z3 den Binärwert 0 bzw. 1 hat, wird der Zähler ZAl durch den zugehörigen Datenimpuls DI abwärts bzw. aufwärts gezählt. Der Zähler ZAl hat beispielsweise einen Zählbereich von 0 bis 15.frequency to a pulse generator JG and a switching stage SS . At the pulse generator JG also data signals D are located on and the pulse generator JG generates data pulses Dl which occur respectively when the data signals D change their binary value from 0 to I. The switching stage SS generates counting clocks ZT whose period is twice as long as the period of the clock pulses T. The counting clocks ZT are applied to the clock input of a first counter ZAl , which is continuously incremented from a fixed initial value to a fixed final value. At the output of the counter ZAX , signals Z representing the respective counter reading are emitted, which are applied to a decoder DC , which generates output signals A in each case at predetermined counter readings of the counter Z / 41. The output signals are only emitted, for example, when the corresponding count is reached and signals B assigned to the clock pulses 7 are present. A signal Z3 which defines an expected time for a data pulse D / is emitted at a counter stage of the counter ZAl. This signal Z3 is fed both to the switching stage SS and to a control input of a second counter ZAi which determines the counting direction. The counter ZAl is designed as an up / down counter and it is incremented by the data pulses Dl . If the signal Z3 has the binary value 0 or 1, the counter ZAl is counted down or up by the associated data pulse DI. The counter ZAl has a counting range from 0 to 15, for example.

In einer Grundstellung hat der Zähler ZAl den seinem halben Zählbereich zugeordneten Zählerstand 8. Wenn acht Datenimpulse DI nach dem Erwartungszeitpunkt auftreten und damit die Phasendifferenz zwischen den Ausgangssignalen A und den Datensignalen D zu groß ist, überschreitet der Zähler ZA seinen Zählbereich und er gibt ein Steuersignal M an die Schaltstufe SS ab. Die Schaltstufe SS gibt im Anschluß daran ein Signal Fan den Zähler ZAl ab, das diesen kurzzeitig sperrt. Gleichzeitig gibt die Schaltstufe SS ein Signal C an den Zähler ZAl ab, das diesen wieder auf den Zählerstand 8 einstellt. Durch das kurzzeitige Sperren des Zählers ZA1 durch das Signal F erreicht der Zähler ZAl später sciren Endwert und die Phasendifferenz zwischen den Ausgangssignalen und den Datensignalen wird auf diese Weise vermindert. Falls acht Datenimpulse DI zu f.^-üh auftreten, wird am Takteingang des Zählers ZAl ein zusätzlich eingeblendeter Zähltakt ZT wirksam und der Zähler ZAl erreicht schneller seinen Endwert. Auf diese Weise wird in diesem Fall ebenfalls eine unzulässige Phasendifferenz korrigiert.In a basic position, the counter ZAl has the count 8 assigned to half its counting range. If eight data pulses DI occur after the expected time and the phase difference between the output signals A and the data signals D is too great, the counter ZA exceeds its counting range and it emits a control signal M to the switching stage SS . The switching stage SS then emits a signal Fan from the counter ZAl , which blocks it for a short time. At the same time, the switching stage SS outputs a signal C to the counter ZAl, which sets it back to the counter reading 8. As a result of the brief blocking of the counter ZA1 by the signal F, the counter ZAl later reaches its end value and the phase difference between the output signals and the data signals is reduced in this way. If eight data pulses DI to f. ^- üh occur, an additional counter clock ZT is shown at the clock input of the counter ZAl and the counter ZAl reaches its final value more quickly. In this way, an impermissible phase difference is also corrected in this case.

Das in Fig. 2 dargestellte Schaltbild des digitalen Phasenregelkreises zeigt den Aufbau des Impulsgenerators JG, der Schaltstufe SS und des Decodierers DC sowie die Zähler ZA1 und ZAl. Der Impulsgenerator JG enthält zwei Flipflops Fl und Fl, einen Inverter Wl und ein UND-Glied t/l. Mit Hilfe der Flipflops Fl und Fl werden die Datensignale D in ein durch die Taktimpulse T vorgegebenes Taktrastei gebracht und um einen Periodendauer der Taktimpulse T verzögert. Das UND-Glied t/l verknüpft die Signale an den Ausgängen der Flipflops Fl und Fl mit den Taktimpulsen Tund gibt an seinem Ausgang die Datenimpulse DI ab, die jeweils dann auftreten, wenn die Datensignale ihren Binärwert von 0 nach 1 ändern. Die Datenimpulse DI liegen am Takteingang des Zählers ZAl an, der als handelsüblicher Aufwärts/Abwärtszähler ausgebildet ist.The circuit diagram of the digital phase-locked loop shown in FIG. 2 shows the structure of the pulse generator JG, the switching stage SS and the decoder DC and the counters ZA 1 and ZAl. The pulse generator JG contains two flip-flops Fl and Fl, an inverter Wl and an AND element t / l. With the help of the flip-flops Fl and Fl , the data signals D are brought into a clock interval predetermined by the clock pulses T and are delayed by a period of the clock pulses T. The AND gate t / l, the signals linked to the outputs of the flip-flop Fl and Fl with the clock pulses T and outputs at its output the data pulses DI from that occur, respectively, when the data signals to change their binary value of 0 after the first The data pulses DI are applied to the clock input of the counter ZAl, which is designed as a commercially available up / down counter.

Die Schaltstufe SS enthält zwei Flipflops F3 und FA, zwei UND-Glieder Ul und t/3 und ein NAND-Glied Nl. Das Flipflop F3 erzeugt nach dem Auftreten des Steuersignals M während einer Periodendauer der Taktimpulse T ein Signal C, das einerseits am Zähler ZAl anliegt und diesen auf den Zählerstand 8 einstellt und andererseits an den Dateneingängen des Flipflops FA anliegt und dieses kurzzeitig am Kippen in die jeweils entgegengesetzte Lage hindert. Ein am Ausgang des Flipflops FA abgegebenes Signal B wird dem UND-Glied t/3 zugeführt und dieses schaltet jeweils einen Taktimpuls T zu seinem Ausgang durch, wenn das Signal B den Binärwert 1 hat. Am Ausgang des UND-Glieds i/3 werden die Zähltakte ZT abgegeben, die am Takteingang des Zählers ZAl anliegen. Mit Hilfe des Signals B werden zusätzliche Zähltaktimpuise eiiigebienuei, wenn uus Steuersignal /V/ auftritt. Ein dem Signal C zugeordnetes Signal liegt am ersten Eingang des NAND-Gliedes Nl an. Dem zweiten Eingang des NAND-Glieds Nl wird ein an einem Ausgang des Zählers ZAl abgegebenes Signal Z3 zugeführt, das den Erwartungszeitpunkt für das Auftreten des Steuersignals M und damit des Datenimpulses D/festlegt. Dieses Signal Z3 liegt außerdem an einem Steuereingang des Zählers ZAl an und es gibt v'-jrch seinen Binärwert an, ob der Zähler ZAl aufwärts oder abwärts gezählt wird. Wenn ein Datenimpuls DI nach dem Erwartungszeitpunkt auftritt und das Steuersigna! M erzeugt v.ird, gibt das NAND-Glied Nl an seinem Ausgang ein Sperrsignal F an den Zähler ZA1 ab, das einen Zähltaktimpuls ZT unwirksam macht und den Zähler ZAl kurzzeitig sperrt.The switching stage SS contains two flip-flops F3 and FA, two AND elements Ul and t / 3 and a NAND element Nl. After the control signal M occurs, the flip-flop F3 generates a signal C during a period of the clock pulses T , which is on the one hand at the counter ZAl is applied and sets this to the counter reading 8 and, on the other hand, is applied to the data inputs of the flip-flop FA and prevents it from tipping into the opposite position for a short time. A signal B emitted at the output of the flip-flop FA is fed to the AND element t / 3 and this switches a clock pulse T through to its output when the signal B has the binary value 1. At the output of the AND element i / 3, the counting clocks ZT are output, which are present at the clock input of the counter ZAl . With the aid of the signal B , additional counting clock pulses can be generated if the control signal / V / occurs. A signal assigned to the signal C is present at the first input of the NAND element Nl . The second input of the NAND element Nl is supplied with a signal Z3 which is output at an output of the counter ZAl and which defines the expected time for the occurrence of the control signal M and thus the data pulse D /. This signal Z3 is also applied to a control input of the counter ZAl and it gives v'-jrch its binary value whether the counter ZAl is counted up or down. If a data pulse DI occurs after the expected time and the control signal! M generates v.ird, the NAND element Nl outputs a blocking signal F to the counter ZA1, which makes a counter clock pulse ZT ineffective and temporarily blocks the counter ZAl.

Dem Zähler ZAl ist der Decodierer DC nachgeschaltet. Der Decodierer DC enthält ein NAND-Glied N3, ein NOR-Glied NA und ein UND-Glied UA. Der Decodierer DC ist so eingestellt, daß er jeweils beim Zählerstand 7 des Zählers ZAl und beim gleichzeitigen Auftreten des Signals B am Ausgang des UND-Glieds UA ein Ausgangssignal A abgibt. Die den drei niederwertigen Stellen des Zählers ZA1 zugeordneten Ausgangssignale Zl bis Z3 liegen am Eingang des NAND-Glieds /V3 an. Wenn alle Signale Zl bis Z3 den Binärwert 1 haben und gleichzeitig das Signal ZA den Binärwert 0 hat, gibt das NOR-Glied NA an seinem Ausgang ein Signal ab. Dieses Signal gibt das UND-Glied UA frei und wenn das Signal B den Binärwert 1 annimmt, wird dieses als Ausgangssignal A zum Ausgang des Decodierers DC durchgeschaltet.The decoder DC is connected downstream of the counter ZAl. The decoder DC contains a NAND element N3, a NOR element NA and an AND element UA. The decoder DC is set so that it emits an output signal A when the count 7 of the counter ZAl and when the signal B appears at the output of the AND element UA at the same time. The output signals Z1 to Z3 assigned to the three low-order digits of the counter ZA1 are present at the input of the NAND element / V3. If all signals Z1 to Z3 have the binary value 1 and at the same time the signal ZA has the binary value 0, the NOR element NA emits a signal at its output. This signal enables the AND element UA and when the signal B assumes the binary value 1, this is switched through as output signal A to the output of the decoder DC .

Weitere Einzelheiten des digitalen Phasenregelkreises werden zusammen mit. den in Fig. 3 dargestellten Zeitdiagrammen beschrieben.Further details of the digital phase-locked loop are provided along with. that shown in FIG Described timing diagrams.

Bei den in Fig. 3 dargestellten Zeitdiagrammen von Signalen, die beim Betrieb des in Fig. 2 dargestellten digitalen Phasenregelkreises anfallen, sind in Abszissenrichtung die Zeit t und in Ordinatenrichtung die Momentanwerte der Signale aufgetragen. Aus ι Gründen der Übersichtlichkeit wurden die Zählerstände des Zählers ZA1 in analoger Weise dargestellt, wie sie beispielsweise am Ausgang eines dem Zähler Z/41 nachgeschalteten Digital-Analog-Umsetzers abgegeben werden wurden.In the time diagrams of signals shown in FIG. 3 which occur during the operation of the digital phase-locked loop shown in FIG. 2, the time t is plotted in the abscissa direction and the instantaneous values of the signals are plotted in the ordinate direction. For reasons of clarity, the counter readings of the counter ZA 1 were shown in an analogous manner, as they were given, for example, at the output of a digital-to-analog converter connected downstream of the counter Z / 41.

Zunächst wird angenommen, daß das Datensignai D den Binärwert 0 hat und das Fiipfiop Fo zurückgesetzt ist. Mit jedem Taktimpuls T ändert das Flipflop FA seine Lage und das Signal B ändert damitFirst, it is assumed that the data signal D has the binary value 0 and the fiipfiop Fo is reset. With each clock pulse T , the flip-flop FA changes its position and the signal B changes with it

ständig seinen Binärwert. Wenn das Signal B den Binärwert 1 hat und gleichzeitig ein Taktimpuls T auftritt, wird dieser am Ausgang des UND-Glieds t/3 als Zähltakt ZT zum Zähler ZAX abgegeben. Der Zähler ZAX ändert damit ständig seinen Zählerstand, beispielsweise beginnend mit dem Zählerstand O.constantly its binary value. If the signal B has the binary value 1 and a clock pulse T occurs at the same time, this is sent to the counter ZAX at the output of the AND element t / 3 as a counting clock ZT . The counter ZAX thus constantly changes its counter reading, for example starting with the counter reading O.

Es wird angenommen, daß die Datensignale D .lach dem bekannten Codierverfahren der Wechseltaktschrift codiert sind und daß eine Folge von Binärzeichen 1 codiert wurde. Weiterhin wird angenommen, daß die Ausgangssignale A jeweils in der Mitte der ersten Hälfte einer Bitzelle auftreten sollen. Da die Ausgangssignale A am Ausgang des Decodierers DC jeweils beim Zählerstand 7 erzeugt werden und der Zähler ZAi einen Zählbereich von 0 bis 15 hat, wird der Anfang der Bitzelle auf den Zählerstand 4 festgelegt. Die Datensignale D haben dann mit den Ausgangssignalen A eine richtige Phasenbezichung, wein! uic L/aiciiiinpüiSc Mt gci'idii uanü äüiuüivi'i, wenn der Zähler ZAX den Zählerstand 4 annimmt.It is assumed that the data signals D are coded according to the known coding method of alternating clock writing and that a sequence of binary characters 1 has been coded. Further, that the output signals A to a bit cell occur in the middle of the first half in each case is assumed. Since the output signals A at the output of the decoder DC respectively generated when the counter reaches 7 and the counter ZAI has a count range from 0 to 15, the beginning of the bit cell is set to the count. 4 The data signals D then have a correct phase designation with the output signals A , wine! uic L / aiciiiinpüiSc Mt gci'idii uanü äüiuüivi'i when the counter ZAX assumes the count 4.

Zum Zeitpunkt /1 ändert das dem Zählerstand 4 zugeordnete Signal Z3am Ausgang des Zählers ZAX seinen Binärwert von 0 nach 1. Durch dieses Signal Z3 wird der Erwartungszeitpunkt für die Datenimpulse Dl festgelegt. Kurz vor dem Zeitpunkt /1 hat das Datensignal seinen Binärwert von 0 nach 1 geändert. Mit dem Taktimpuls T zum Zeitpunkt tX wird damit das Flipflop Fl gesetzt. Mit dem nächstfolgenden Taktimpuls T zum Zeitpunkt ti wird auch das Flipflop Fl gesetzt und am Ausgang des UND-Gliedes UX wird ein Datenimpuls Dl abgegeben. Das Signal Z3 hat zu diesem Zeitpunkt bereits den Binärwert 1 und es zeigt dem Zähler ZAl an, daß er aufwärts zählen soll. Unter der Voraussetzung, daß bereits mehrere Datenimpulse Dl zu spät eintrafen und der Zähler ZAl bereits den Zählerstand 14 hatte, wird der Zähler Z/iZmitdem Datenimpuls zum Zeitpunkt ti auf den Zählerstand 15 gebracht. Bei diesem Zählerstand gibt der Zähler ZAl ein Steuersignal M ab, das den größtmöglichen Zählerstand anzeigt. Zum Zeitpunkt f3 hat das Signal B den Binärwert 1 und ein Zähltakt ZT wird zum Zähler ZAX durchgeschaltet und dieser nimmt den Zählerstand 5 an.At the time / 1, the signal Z3 assigned to the counter reading 4 at the output of the counter ZAX changes its binary value from 0 to 1. This signal Z3 defines the expected time for the data pulses Dl. Shortly before time / 1, the data signal changed its binary value from 0 to 1. With the clock pulse T at time tX , the flip-flop Fl is set. With the next following clock pulse T at time ti , the flip-flop Fl is also set and a data pulse Dl is emitted at the output of the AND element UX. At this point in time, the signal Z3 already has the binary value 1 and it indicates to the counter ZAl that it should count upwards. Assuming that several data pulses Dl arrived too late and the counter ZAl already had the counter reading 14, the counter Z / iZ is brought to the counter reading 15 with the data pulse at time ti. At this count, the counter ZAl emits a control signal M which indicates the largest possible count. At the point in time f3, the signal B has the binary value 1 and a counting cycle ZT is switched through to the counter ZAX, which takes the counter reading 5.

Zum Zeitpunkt f4 hat das Signal B den Binärwert 0 und über das UND-Glied wird gleichzeitig mit dem Auftreten des nächstfolgenden Taktimpulses T das Flipflop F3 gesetzt. Das Signal am nichtinvertierenden Ausgang des Flipflops F3 wird über das NAND-Glied Nl als Sperrsignal Fzum Zähler ZAX durchgeschaltet. Dieses Signal verhindert, daß der Zähler ZAX mit dem nächstfolgenden Zähltakt ZT fortgeschaltet wird. Gleichzeitig nimmt das Signal C den Binärwert 0 an und setzt den Zähler ZAl auf den Zählerstand 8 zurück. Außerdem nimmt das Signa! M wieder den Binärwert ΰ an.At the time f4, the signal B has the binary value 0 and the flip-flop F3 is set via the AND element at the same time as the next clock pulse T occurs. The signal at the non-inverting output of the flip-flop F3 is switched through via the NAND element Nl as a blocking signal F to the counter ZAX . This signal prevents the counter ZAX from being incremented with the next counter clock ZT . At the same time, the signal C assumes the binary value 0 and resets the counter ZAl to the count 8. In addition, the Signa! M again shows the binary value ΰ.

Zum Zeitpunkt f5 wird ein Zähl takt Z7"zum Zähler ZAX durchgeschaltet, der jedoch wegen des Auftretens des Sperrsignals Funwirksam bleibt. Das Flipflop F4, an dessen Ausgang das Signal B abgegeben wird, ändert zu diesem Zeitpunkt seinen Binärwert nicht. Nach dem Taktimpuls T zum Zeitpunkt f5 ändert das Sperrsignal F wieder seinen Binärwert von 0 nach 1. Mit dem nächstfolgenden Zähltakt ZT kann damit der Zähler ZA1 wieder fortgeschaltet werden. Außerdem ändert zum Zeitpunkt /5 das Signal C wieder seinen Binärwert von 0 nach 1 und der Zähler ZAl wird wieder freigegeben.At the time f5, a counting clock Z7 "is switched through to the counter ZAX, which, however, remains effective due to the occurrence of the blocking signal Fun. The flip-flop F4, at the output of which the signal B is output, does not change its binary value at this time time f5 changes the disable signal F again its binary value from 0 to 1. the next count clock ZT can so that the counter ZA 1 are advanced again. Furthermore, the time / 5, the signal C changes again its binary value from 0 to 1 and the counter Zal is released again.

Durch das Sperrsignal F wurde die Geschwindigkeit, mit der der Zähler ZAX fortgeschaltet wird, vermindert, da ein Zähltaktimpuls ZT nicht wirksam werden konnte. Der Zähler ZAX wurde jedoch nicht für die Periodendauer des Zähltaktes ZT, sondern nur für die Periodendauer der Taktimpulse T gesperrt. Auf diese Weise wurde die Periodendauer der Ausgangssignale nicht um V₁₆ sondern um V₃₂ vergrößert.The blocking signal F reduced the speed at which the counter ZAX was incremented , since a counter clock pulse ZT could not take effect. The counter ZAX was not blocked for the period of the counter clock ZT, but only for the period of the clock pulses T. In this way, the period of the output signals was not increased by V ₁₆ but by V ₃₂ .

Zum Zeitpunkt f6 hat der Zähler ZAX den Zählerstand 7. Am Ausgang des Decodierers DC wird damit ein Ausgangssignal A abgegeben. Wenn der Zähler ZAl den Zählerstand 15 erreicht, wird er anschließend selbsttätig auf den Zählerstand 0 zurückgesetzt. Falls weitere Ausgangssignale erzeugt werden sollen, die beispielsweise jeweils in der Mitte der zweitenAt the time f6, the counter ZAX has the count 7. An output signal A is thus emitted at the output of the decoder DC. When the counter ZAl reaches the counter reading 15, it is then automatically reset to the counter reading 0. If further output signals are to be generated, for example in the middle of the second

If r»· 11 f 'J J" J1 1If r »· 11 f 'J J" J1 1

!!If. _, r». 11 f._ *!! If. _, r ». 11 f._ *

r ι ein te uci uuitciic düiucicii,r ι a te uci uuitciic düiucicii,

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reicht, daß ein vom Zähler ZAX abgegebenes Übertragssignal mit Hilfe eines UND-Gliedes mit dem Signal B verknüpft wird.is sufficient that a carry signal emitted by the counter ZAX is linked to the signal B with the aid of an AND element.

Vom Zeitpunkt Π wird angenommen, daß die Datenimpulse mehrfach nacheinander zu früh aufgetreten sind und daß der Zähler ZAl bereits so weit abwärts gezählt wurde, daß er den Zählerstand 0 hat. Zum Zeitpunkt Π ändert das Datensignal D am Ende der Bitzelle seinen Binärwert von 0 nach 1. In ähnlicher Weise wie zwischen den Zeitpunkten rl und t4 werden zwischen den Zeitpunkten Π und /8 ein Datenimpuls Dl und ein Steuersignal M erzeugt. Das Steuersignal M wird dadurch erzeugt, daß der Zähler ZAl im Anschluß an den Zählerstand 0 beim Abwärtszählen wieder den Zählerstand 15 annimmt, der den größtmöglichen Zählerstand darstellt. In ähnlicher Weise wie zum Zeitpunkt /4 ändert das Signal C wieder seinen Binärwert von 1 nach 0. Da jedoch das Signal Z3 den Binärwert 0 hat, ändert das Sperrsignal F seinen Binärwert nicht.From the point in time Π it is assumed that the data pulses have occurred too early several times in succession and that the counter ZAl has already been counted down so far that it has the counter reading 0. At the time Π at the end of the bit cell, the data signal D changes its binary value from 0 to 1. rl In a similar manner between the times t4 and are / 8 generated between times Π and a data pulse Dl and a control signal M. The control signal M is generated in that the counter ZAl , following the counter reading 0, when counting down, again assumes the counter reading 15, which represents the largest possible counter reading. In a manner similar to that at time / 4, the signal C changes its binary value again from 1 to 0. However, since the signal Z3 has the binary value 0, the blocking signal F does not change its binary value.

Zum Zeitpunkt i9 ändert das Signal B seinen Binärwert ebenfalls nicht, da das Flipflop F4 gesperrt ist. Das Signal C nimmt jedoch nach dem Zeitpunkt /10 wieder den Binärwert 1 an. Da das Signal B zum Zeitpunkt flO den Binärwert 1 hat, wird ein Taktimpuls 7 als zusätzlich eingeblendeter Zähltakt ZT zum Zähler ZAX durchgeschaltet und der Zähler ZAX wird mit erhöhter Geschwindigkeit forigeschaliei, da im Gegensatz zum Zeitpunkt tS das Sperrsignal F nicht vorhanden ist. Im Anschluß daran wird der Zähler ZAX mit den folgenden Zähltaktcn in ähnlicher Weise wie zwischen den Zeitpunkten /5 und Π fortgeschaltet. At time i9 , signal B does not change its binary value either, since flip-flop F4 is blocked. However, the signal C assumes the binary value 1 again after the time / 10. Since signal B has the binary value 1 at time flO, a clock pulse 7 is switched through as an additional counter clock ZT to counter ZAX and counter ZAX is switched on at increased speed because, in contrast to time tS, locking signal F is not present. Subsequently, the counter ZAX is incremented with the following counting clocks in a manner similar to that between the times / 5 and Π .

Der Zähler ZAl hat zum Zeitpunkt ilO wieder der. Zählerstand 7 und am Ausgang des Decodierers DC wird wieder ein Ausgangssignal A abgegeben.The counter ZAl has the again at the time ilO. Counter reading 7 and an output signal A is emitted again at the output of the decoder DC.

Durch das Einblenden des Zähltaktes ZT zum Zeitpunkt /9 und das gleichzeitige Fehlen des Sperrsignals Fhat der Zähler ZAX den Zählerstand 7 früher erreicht und die Periodendauer der Ausgangssignale A wurde durch das Fortschalten des Zählers ZAX mit erhöhter Geschwindigkeit verkürzt, und die Voreilung der Datensignale D gegenüber den Ausgangssignalen A wird auf diese Weise korrigiert. By fading in the counting clock ZT at time / 9 and the simultaneous absence of the locking signal F, the counter ZAX reached the counter reading 7 earlier and the period of the output signals A was shortened by the incrementing of the counter ZAX with increased speed, and the lead of the data signals D compared to the output signals A is corrected in this way.

Hierzu 2 Blatt ZeichnungenFor this purpose 2 sheets of drawings

Claims

Patent claims:

1.Digital phase-locked loop to which binary data signals and clock pulses of constant repetition frequency are fed and which by means of a first counter that is incremented from a constant starting value to a constant end value by counting clocks and a further up / down counter generates output signals that are synchronized with the data signals characterized in that the second counter (ZA2) is counted up or down by one counting unit with the aid of data pulses (DI ) generated from the data signals (D) if a data pulse (D /) occurs before or after an expected time, and then a control signal (M) is generated when the difference in the number of data pulses (DI) that occurred before or n & cä the expected time exceeds a predetermined number, and that a switching stage (5S) is provided which, when a control signal ( M) signals (ZT, F) generated, which accelerates or decelerates the first counter ( ZA 1) fortsc Haiten, and that the first counter (ZAl) after ^ eschalteter decoder ( DC) is provided, which generates the output signals (A) in each case at predetermined counter readings of the first counter (ZAl).

2. Digital phase-locked loop according to claim 1, characterized in that an output of a counting stage of the first counter (ZAl), at which a signal (Z3) determining the expected time is output, is connected to an input of the second counter (ZAl) , on which the counter is set.

.3. Digital phase-locked loop according to Claim 1 or Claim 2, characterized in that the second counter (ZAl) is preceded by a pulse generator (JC) to which the data signals (D) and the clock pulses (T) are fed and which in each case changes the data signals ( D) the data pulses (D /) are generated from a first binary value ("0") to a second binary value ("1").

4. Digital phase-locked loop according to one of claims 1 to 3, characterized in that the switching stage (SS) of a first flip-flop (F3), which is set for a period of the clock pulses (T) when the control signal (M) occurs and a Contains NAND element (Nl) , the first input of which is connected to the output of the first flip-flop (F3) , at the second input of which the signal (Z3) determining the expected time is applied and whose output is connected to a blocking input of the first counter (ZAl) .

5. Circuit arrangement according to claim 4, characterized in that at a set input of the second counter (ZAl) a signal (C) emitted at the output of the first flip-flop is applied, which in the second counter (ZAl) stores a number representing half the counting range.

6. Circuit arrangement according to claim 4 or claim 5, characterized in that the switching stage (55) has a second flip-flop (FA), at whose clock input the clock pulses (T) are present, the data inputs of which are connected to the output of the first flip-flop (Fi) and Contains an AND element (UX) whose first input is connected to the output of the second flip-flop (Fl) , whose second input receives the clock pulses ( T) and whose output is connected to the clock input of the first counter (ZAl) .