DE2636915A1

DE2636915A1 - Pulse frequency multiplier with two extra delay lines - has two NAND=gates controlling stop:start by breaking main delays feedback

Info

Publication number: DE2636915A1
Application number: DE19762636915
Authority: DE
Inventors: Rudolf Rasch
Original assignee: Deutsche Telekom AG
Current assignee: Deutsche Telekom AG
Priority date: 1976-08-17
Filing date: 1976-08-17
Publication date: 1978-02-23

Abstract

The pulse frequency multiplier has a delay line with feedback which is restarted afresh for each input pulse train period and stopped after a given number, n, of pulses by opening the feedback loop. Two extra delay elements and two series NAND-gates are coupled into the feedback loop. This extra circuit blocks the feedback loop at the start of each period T for a min. time equal to T/n. A pulse derived from the edges of the input pulses is allowed after a delay of T/2n to reach the output of the delay line (without feedback) to act as the first pulses of the output sequence. This derived pulse also passes to the input. Only then does pulse multiplication continue.

Description

Schaltungsanordnung zur Vervielfachung von Impulafolgen mitCircuit arrangement for the multiplication of pulse sequences with

einer rückgekoppelten Laufzeitkette Die Erfindung betrifft eine Schaltungsanordnung zur Vervielfachung von Impuisfolgen mit einer rüekgekoppelten Laufzeitkette.a feedback delay chain The invention relates to a circuit arrangement for the multiplication of pulse sequences with a back-coupled delay chain.

Derartige Schaltungsanordnungen zur Impulsvervielfachung können unter anderem auf dem Start-Stop-Prinzip beruhen.Such circuit arrangements for pulse multiplication can under based on the start-stop principle.

Dabei muß sowohl der Start- als auch der Stopimpuls durch einen externen Takt vorgegeben werden (TTL-Data Book, 1973, 2. Auflage, Seite 264 ff).Both the start and the stop pulse must be provided by an external one Clock can be specified (TTL Data Book, 1973, 2nd edition, page 264 ff).

Auf einen besonderen externen Stopimpuls kann man bei zwei Ausführungen von Impulavervielfachern verzichten.You can respond to a special external stop impulse in two versions do without impulse multipliers.

Im ersten Fall ist die Höchstzahl der auf grund eines Startimpulses abzugebenden Folge von Ausgangs impulsen durch Schaltungazwang festgelegt, beispielsweise durch die Anzahl der Anzapfung en einer Verzögerungsleitung (DAS 1 050 371), oder durch die Stufenzahl von elektronischen Laufzeit- oder Fortschaltegliedern (DAS 1 179 249, DAS 1 193 092).In the first case, the maximum number is due to a start impulse to be issued sequence of output pulses determined by circuit compulsion, for example by the number the taps on a delay line (DAS 1 050 371), or by the number of stages of electronic runtime or incremental elements (DAS 1 179 249, DAS 1 193 092).

Im zweiten Falle setzt ein mitlaufender Impulazähler nach Erreichen der gewünschten Impulszahl einen irgendwie gearteten Vervielfachungsvorgang außer Betrieb (DOS 2 343 439).In the second case, a running pulse counter starts after it has been reached the desired number of pulses, apart from any kind of multiplication process Operation (DOS 2 343 439).

Die Impulavervielfacher der ersten Gruppe sind im Hinblick auf den Vervielfechungsfaktor nicht ohne besonderen Aufwand flexibel zu gestten. Außerdem steigt der Schaltungsaufwand im wesentlichen proportional mit dem Vervielfachungsfaktor.The impulse multipliers of the first group are in terms of the The multiplication factor cannot be designed flexibly without special effort. aside from that the circuit complexity increases essentially proportionally with the multiplication factor.

Die Impulsvervielfacher der zweiten Gruppe benötigen zusätzliche Zähleranordnungen und meistens einen externen Takt.The pulse multipliers of the second group require additional counter arrangements and mostly an external clock.

Die Erfindung geht einen anderen Weg. Sie will sowohl auf einen gesonderten externen Stopimpuls als auch auf die Gewinnung des Stopimpulses aus einem mitlaufenden Zähler ebenso verzichten, wie auf einen durch Schaltungszwang festgalegten Vervielfachungsfaktor.The invention takes a different approach. She wants both on a separate external stop pulse as well as the extraction of the stop pulse from a concurrent Counters also do without a multiplication factor determined by mandatory switching.

Die Erfindung stellt sich vielmehr die Aufgabe, Stop- und Startkriteriwn einer als Start-Stop-Oszillator ausgebildeten rückgekoppelten Laufzeitkette, die bei Jeder Periode T der Eingangsimpulafolge neu angelassen und nach Abgabe der vorgesehenen Impulszahl n durch Aufhebung der Rückkopplungsbedingung stillgesetzt wird, in der angegebenen Reihenfolge aus dem gleichen Eingangsimpule abzuleiten.Rather, the invention has the task of stop and start criteria a feedback delay chain designed as a start-stop oscillator, which restarted at each period T of the input pulse sequence and after the intended Pulse number n is stopped by removing the feedback condition in which to derive the specified sequence from the same input pulses.

Diese Aufgabe wird nach der Erfindung dadurch gelöst, daß vor dem Eingang und im Rückkopplungszweig der rückgekoppelten Laufzeitkette Schaltmittel in Form von wenigstens zwei weiteren Laufzeitgliedern und wenigstens zwei hintereinandergeschalteten NAND-Toren vorgesehen sind, die mit Beginn der Periode T der Eingangsimpulefolge a) den Rückkopplungszweig für eine Zeit von wenigstens T n sperren und damit die von der vorhergehenden Eingangsperiode ausgelöste Impulsvervielfachung stoppen, b) einen aus der Flanke des Eingangsimpulses abgeleiteten Impuls nach einer Laufzeit von T an den Eingang sowie ohne Rückkopplung als ersten Impuls der Ausgangsimpulsfolge mit der Periode T an den Ausgang der Laufzeitkette n gelangen lassen und c) erst danach die Impulsvervielfachung über die beiden NAND-Tore im Rückkopplungszweig entsperren.This object is achieved according to the invention in that before Input and switching means in the feedback branch of the feedback delay chain in the form of at least two further delay elements and at least two series-connected NAND gates are provided that start with the period T of the input pulse sequence a) block the feedback branch for a time of at least T n and thus the stop the pulse multiplication triggered by the previous input period, b) a pulse derived from the edge of the input pulse after a running time from T to the input and without feedback as the first pulse of the output pulse train with the period T to get to the output of the delay chain n and c) first then the pulse multiplication via the two NAND gates in the feedback branch unlock.

Durch die Schaltungsanordnung nach der Erfindung wird also erreicht, daß der Start Jeder Vervielfachung Jeweils um eine halbe Periodendauer T der vervielfachten Ausgangsimpulafolge gegenüber der Einsatzphsse der Eingangsimpulefolge verzögert ist, während die Sperrung des Rückkopplungsweges für die Vervielfachung bereits mit der Eingangsimpulafolge beginnt und wenigstens eine volle Impulsperiode T der vervielfachten n Ausgangsimpulefolge überdeckt.The circuit arrangement according to the invention thus achieves that the start of each multiplication is multiplied by half a period T of Output pulse sequence delayed compared to the starting phase of the input pulse sequence is, while the blocking of the feedback path for the multiplication is already begins with the input pulse sequence and at least one full pulse period T of multiplied n output pulse train covered.

Für die Schaltungsanordnung nach der Erfindung ergeben sich Je nach der Art der verwendeten Laufzeitglieder verschiedene Ausführungsformen.For the circuit arrangement according to the invention, depending on the type of term elements used different embodiments.

Werden die Laufzeitglieder durch Monoflops dargestellt, sind zweckmäßig wenigstens vier Monoflops vorgesehen, von denen wenigstens zwei die rückgekoppelte Laufzeitkette bilden und zwei parallel am Eingang liegen. Der eine der beiden parallel am Eingang liegenden Monoflops weist eine Ausgsngsimpulsdauer von T auf und ist über ein NAIS-Tor der Monoflopkette vorgeschaltet. Der andere der beiden parallelen Monoflops weist eine Ausgangsimpuladauer von T auf und sperrt über ein ihm n nachgeschaltetes weiteres NMND-Tor in Abhängigkeit vom Schaltzustand des an seinem anderen Eingang angeschalteten letzten Monoflops der Monoflopkette den Rückkopplungsweg vom letzten Monoflop über die beiden NAND-Tore zum ersten Monoflop der Monoflopkette vom Beginn der Eingangaperiode T solange, bis der von der Eingangaperiode abgeleitete erste Impuls der vervielfachten Impulsfolge an den Ausgang des ersten Monoflops der Monoilopkette gelangt ist.//Will man Impulsfolgen mit einem asymmetrischen Impulsverhältnia< vervielfachen, so weist der erste Monoflop der rückgekoppelten Laufzeitkette eine Ausgangsimpulsdauer von αT/n und der letzte Monoflop eine Ausgangsimpulsdauer von (1 - α) T-n -# E auf. Am letzten Monoflop ist ein Löschanschluß vorgesehen, der während der Ausgangsimpulsdauer des ersten Monoflops den letzten Monoflop in dSn Ruhezustand schaltet. Zur Berücksichtigung der Erholzeit für den ersten Monoflop ist zwischen die beiden Monoflops ein Laufzeitelement entsprechender Dimensionierung eingeschaltet.If the term elements are represented by monoflops, it is advisable at least four monoflops are provided, of which at least two are fed back Form a transit time chain and two are parallel at the input. One of the two in parallel The monoflop at the input has an output pulse duration of T and is upstream of the monoflop chain via a NAIS gate. The other of the two parallel Monoflops has an output pulse duration of T and blocks via an n downstream Another NMND gate depending on the switching status of the at its other input connected last monoflop of the monoflop chain the feedback path from the last Monoflop via the two NAND gates to the first monoflop of the monoflop chain from the beginning of the input period T until the first derived from the input period Pulse of the multiplied pulse train to the output of the first monoflop of the mono-loop chain // Will you have pulse trains with an asymmetrical pulse ratio < multiply, the first monoflop of the feedback delay chain has a Output pulse duration of αT / n and the last monoflop an output pulse duration from (1 - α) T-n - # E on. An extinguishing connection is provided on the last monoflop, which during the output pulse duration of the first monoflop the last monoflop in dSn idle state switches. To take into account the recovery time for the first monoflop is a runtime element of appropriate dimensioning between the two monoflops switched on.

zeine andere Ausführungsform der Schaltungsanordnung zur Vervielfachung von Impulsen mit beliebigem Impulsverhältnis o¢ ergibt sich dadurch, daß zwischen den ersten Monoflop der rückgekoppelten Mcnoflcpkette mit einer Ausgangaimpuledauer T T und dem letzten n Monoflop mit einer Ausgangsimpuledauer von (1 -o() T ein 7n weiterer Monoflop mit der Ausgangsimpuladauer des letzten Monoflops geschaltet ist.z another embodiment of the circuit arrangement for multiplication of pulses with any pulse ratio o ¢ results from the fact that between the first monoflop of the feedback chain with an output pulse duration T T and the last n Monoflop with an output pulse duration of (1 -o () T a 7n further monoflop with the output pulse duration of the last monoflop is switched.

Nach dem derzeitigen Stand der Herstellungstechnik für integrierte Schaltungen ist die Schaltdauertoleranz von Monoflopa in einem weiten'Temperaturbereich mit0,5 % garantiert. Bei geringem Zusatzaufwand für konstante Spannungsversorgung und Temperaturkompensation für die externen RC-Glieder wird bei eingegrenztem Umgebungstemperaturbereich auch weniger als 0,1 % erreicht. Mit den angegebenen Schaltungsanordnungen kann somit ein stabiler Vervielfachungsfaktor von n10 garantiert und n#25 durchaus erreicht werden Die vorstehenden Schaltungsanordnungen mit vorgefertigtem integriertem Monoflop-Bauelementen sind derzeit nur für die Ausgabefrequenzen bis ca. 1 - 5 Mz stabil realisierbar, da bei sehr kurzzeitigen Abgabeimpulsen Anreiz- und lurchgabezeit der Bauelemente nicht mehr vernachlässigt werden können. Für höhere Frequenzen empfiehlt es, Bauelemente mit sehr kurzer Impulsdurchlaufdauer (z.Zt. in der sog. ECL-Technik um 1 ns) zu verwenden und die Kompakt-Baugruppen der Monoflops durch Laufzeitketten bzw. Laufzeitkabel und einfache TOR-Kombinationen bzw. Flip-Flops zu ersetzen. Hiermit sind nach dem derzeitigen Stand der Integriertechnik bereits Frequenzbereiche der vervielfachten Ausgabeimpulse bis ca. 300 MIIz beherrschbar. Das Prinzip der Vervielfachung bleibt Jedoch das gleiche.According to the current state of manufacturing technology for integrated circuits, the switching time tolerance of Monoflopa is guaranteed in a wide temperature range of 0.5%. With little additional effort for constant voltage supply and temperature compensation for the external RC elements, less than 0.1% is achieved with a limited ambient temperature range. With the specified circuit arrangements, a stable multiplication factor of n10 can thus be guaranteed and n # 25 can definitely be achieved The above circuit arrangements with prefabricated, integrated monoflop components can currently only be implemented in a stable manner for output frequencies up to approx. For higher frequencies, it is recommended to use components with a very short pulse cycle time (currently in the so-called ECL technology around 1 ns) and to replace the compact components of the monoflop with delay chains or delay cables and simple TOR combinations or flip-flops. Replace flops. With the current state of integration technology, frequency ranges of the multiplied output pulses up to approx. 300 MIIz can be controlled. However, the principle of multiplication remains the same.

Sollen demnach Ausgangsimpuisfolgen in V}fF/U}IF-Bereich (ca. 10 MHz bis ca. 300 MI) erzielt werden, so wendet man vorteilhaft eine Ausführungsforin an, bei der sowohl die rUckgekoppelte Laufzeitkette als auch die vor ihren Eingang geschalteten Laufzeitglieder aus Verzögerungsgliedern (Verzögerungsleitungen) einer solchen unterschiedlichen Länge bestehen, daß die Laufzeit der mit der Laufzeitkette zusammenwirkenden Logikelemente bei der Hintereinanderschaltung der Verzögerungsglieder, gegebenenfalls unter Zufügung von weiteren Laufzeitelementen mit der Laufzeit der Logikelemente , kompensiert wird.Should therefore output impulse sequences in V} fF / U} IF area (approx. 10 MHz to approx. 300 MI) can be achieved, it is advantageous to use an embodiment at which both the fed back runtime chain and the one before its input switched delay elements from delay elements (delay lines) a such different lengths exist that the runtime of the with the runtime chain interacting logic elements when the delay elements are connected in series, possibly with the addition of further runtime elements with the runtime of the Logic elements, is compensated.

Das Impulsverhältnis « E der um den Faktor n zu vervielfachenden Eingangsimpulse T hat hier mindestens den Faktor 1 n einzuhalten. Im Hinblick auf die später zu behandelnden Regelzusatzeinrichtungen ist Im einfachsten Fall besteht die rückgekoppelte Laufzeitkette aus einem einzigen Verzögerungsglied mit Je einem NAND-Tor am Eingang und am Ausgang. Das Eingangssignsl zur Sperrung des Rückkopplungszweigs der Laufzeitkette ist einem dem Ausgangstor vorgeschalteten NAND-Tor einmal direkt und einmal über drei Verzögerungsglieder zugeführt, wobei hinter das zweite Verzögerungsglied ein Inverter eingefügt ist und die beiden Verbindungen zwischen den drei Verzögerungsgliedern an den Eingang eines weiteren, dem Eingang vorgeschalteten NAND-Tor geführt sind.The pulse ratio «E of the input pulses T to be multiplied by a factor of n has to be at least a factor of 1 n. With regard to the additional standard equipment to be dealt with later In the simplest case, the feedback chain consists of a single delay element with one NAND gate each at the input and at the output. The input signal for blocking the feedback branch of the delay chain is fed directly to a NAND gate connected upstream of the output gate and once via three delay elements, an inverter being inserted behind the second delay element and the two connections between the three delay elements to the input of another, the input upstream NAND gate.

Bei dieser einfachen Anordnung werden allerdings in der einen berlappungs-Periodendeuer T die Ausgangsimpulsfolgen dann n nicht einwandfrei ausgebildet, wenn bei der n-ten Periode der Sperr-Tolersnzbereich # max = + T (1 -0<) überschritten wird. Die Schaltungsanordnung ist somit nur für ein kleineres @@@@puls Ausgangsverhältnis α < < 1/2 empfehlenswert.With this simple arrangement, however, there are overlapping periods T the output pulse trains then n are not properly formed if at the nth Period of the blocking tolerance range # max = + T (1 -0 <) exceeded will. The circuit arrangement is therefore only for a smaller @@@@ pulse output ratio α <<1/2 recommended.

Keine Einschränkungen für das Impulsverhältnis α ergeben sich, wenn die rückgekoppelte Laufzeitkette aus zwei Verzögerungsgliedern aufgebaut ist und an den Eingang und an der Verbindung der beiden Verzögerungsglieder der Laufzeitkette über je einen Inverter eb Ausgangs-Flip-Flop angeschaltet ist.There are no restrictions for the pulse ratio α, if the feedback chain is made up of two delay elements and at the input and at the connection of the two delay elements of the delay chain is switched on via an inverter eb output flip-flop.

Vor die rückgekoppelte Laufzeitkette sind bei dieser Ausführungsform zwei Verzögerungsglieder vorgeschaltet und zwischen diese beiden Verzögerungsglieder ist ein Laufzeitelement und ein Inverter geschaltet. Vor dem Laufzeitelement und nach dem Inverter ist je eine Anzapfung an die beiden Eingänge eines NAND-Tors geführt, welches zur Erzeugung eines Nadekimpulses aus der Eingangsimpulsfolge T dem Eingangstor im Rückkopplungszweig der rückgekoppelten Laufzeitkette vorgeschaltet ist.In this embodiment, the feedback delay chain is in front of two delay elements connected upstream and between these two delay elements a runtime element and an inverter are connected. Before the runtime element and after the inverter there is a tap on each of the two inputs of a NAND gate, which is used to generate a Nadek pulse from the input pulse train T to the input gate is connected upstream of the feedback delay chain in the feedback branch.

In weiterer Ausbildung der Schaltungsanordnung en nech der Erfindung sind zur Korrektur des in jeder Eingangsperiode möglicherweise entstehenden Phasenfehlers an den Ausgang des letzten Lauftzeitgliedes der Laufzeitkette zwei zusätzliche Flip-Flops angeschaltet, die mit Hilfe einer Logik den positiven bzw. negativen Phasenfehler, erfassen und eine Korrekturspannung zum Verändern der Durchlaßdauer der rückgekoppelten Laufzeitkette erzeugen.In a further development of the circuit arrangement according to the invention are used to correct the phase error that may arise in each input period two additional flip-flops at the output of the last run-time element of the run-time chain switched on, which with the help of a logic the positive or negative phase error, detect and a correction voltage to change the duration of the feedback Generate runtime chain.

Be@ Verwendung von Verzögerungsgliedern als Laufzeitglieder ist der Einsatz des Regelzusatzes ebenfalls möglich. Hier sind die den Flip-Flops zugeführten Impulse Aber Inverter und weitere NAND-Tore angeschaltet.Be @ using delay elements as delay elements is the Use of the rule addition is also possible. Here are the ones fed to the flip-flops Impulse But inverter and other NAND gates switched on.

Im folgenden werden anhand von 10 Figuren die Schaltungsanordnungen nach der Erfindung näher erläutert. Es zeigen Figur 1 das Prinzipschaltbild mit Monoflops als Laufzeitgliedern, das in dieser Ausführungsform allerdings nur zur Vervielfachung von Impulsen mit s ß trischem Impulsverhältnis geeignet ist, Figur 2 eine Schaltungsanordnung, die auch asymmetrische Impulse vervielfachen kann, Figur 3 eine weitere Schaltungsanordnung zur Vervielfachung von Impulsfolgen mit beliebigem Impulsverhältnis, Figur 4 eine durch einen Regelzusatz erweiterte Schaltungsanordnung nach Figur 3, Figur 5 das Impuls-Zeitdiagramm der Schaltungsanordnung nach Fig. 4, Figur 6 eine einfache Impulsvervielfachungss.chaltung mit passiven Verzögerungsgliedern (Verzögerungsleitungen) für den UHF/YlIF-Bereich, Figur 7 die Schaltungsanordnung nach Fig. 6 mit einem Regelzusatz, Figur 8 eine Schaltungsanordnung zur Impulsvervielfachung im UHF/VHF-Bereich mit beliebigem Impulsverhältnis, Figur 9 die Schaltungsanordnung nach Fig. 8 mit Regelzusatz, Figur 10 das Impulszeitdiagramm der Schaltungsanordnung nach Fig. 9.The circuit arrangements are shown below with reference to 10 figures explained in more detail according to the invention. FIG. 1 shows the basic circuit diagram Monoflops as term elements, which in this embodiment, however, only for Multiplication of pulses with s ß tric pulse ratio is suitable, Figure 2 shows a circuit arrangement which can also multiply asymmetrical pulses, FIG 3 shows another circuit arrangement for multiplying pulse trains with any desired Pulse ratio, FIG. 4 a circuit arrangement expanded by a rule addition According to FIG. 3, FIG. 5 the pulse-time diagram of the circuit arrangement according to FIG. 4, FIG. 6 shows a simple pulse multiplication circuit with passive delay elements (Delay lines) for the UHF / YlIF range, FIG. 7 the circuit arrangement according to FIG. 6 with a rule addition, FIG. 8 shows a circuit arrangement for pulse multiplication in the UHF / VHF range with any pulse ratio, FIG. 9 shows the circuit arrangement 8 with additional rule, FIG. 10 shows the pulse time diagram of the circuit arrangement according to FIG. 9.

Die Fig. 1 zeigt die einfachste Ausführungsforin der Erfindung mit Monoflops als zeitbestimmenden Bauelementen. Die Ausführungsform nach der Fig. 1 ist allerdings vorzugsweise zur Vervielfachung einer Impulsfolge mit symmetrischem Impulsverhältnis, also einer MEanderapannung geeignet. Die bei integrierten Schaltungen von außen anzuschaltenden Zeitkonstante>lieder sind Jeweils an der Oberseite der Monoflop -Symbole angedeutet.Fig. 1 shows the simplest embodiment of the invention Monoflops as time-determining components. The embodiment according to FIG. 1 however, it is preferable to multiply a pulse train with a symmetrical pulse ratio, i.e. suitable for a MEanderapension. The at integrated circuits are time constants to be switched on from the outside Each indicated at the top of the monoflop symbol.

Die zu vervielfachende Impulsfolge mIt der Eingangsperiode T liegt parallel über Je ein nicht näher bezeichnetes Start-Tor an den beiden Monoflops M1 und M2. Der untere Monoflop M1 hat eine Ausgangsimpuledauer von T , also eine halbe Periode der vervielfachten Ausgangsimpulsfolge, wobei n der Vervielfachungsfaktor ist. Nach dieser Zeit gelangt ein Impuls mit der Impulsfolge T über ein NAND-Tor T1 auf den ersten Monoflop Mg der rückgekoppelten Monoflopkette, der ebenfalls eine Ausgangsimpulsdauer von T aufweIst und von dort auf den Ausgang. Der erste Impuls der vervielfachten Impulsfolge wird also ohne Rückkopplung durchgelassen. Hinter dem Monoflop M2 lot ein weiterer Monoflop M4 mit der gleichen Ausgangsimpuladauer T geschaltet. Zur Rückkopplung ist der Ausgang des Monoflops M4 an den einen Eingang eines weiteren NAND-Tors T2 angelegt, dessen Ausgang an den zweiten Eingang des vorher betrachteten NAND-Tors T1 liegt. Der andere Eingang des NAND-Tors 22 liegt am Ausgang eines weiteren Monoflops M2, der zum Unterschied zu den übrigen drei Monoflops M2, M3 und M4 der Schaltungsanordnung eine Ausgangsimpuladauer von n aufweist, wie in der Fig. 1 angedeutet ist.The pulse train to be multiplied lies within the input period T. parallel via one unspecified start gate on each of the two monoflops M1 and M2. The lower monoflop M1 has an output pulse duration of T, so one half period of the multiplied output pulse train, where n is the multiplication factor is. After this time, a pulse with the pulse train T passes through a NAND gate T1 to the first monoflop Mg of the fed back monoflop chain, which is also a Output pulse duration increases from T and from there to the output. The first impulse the multiplied pulse train is therefore allowed to pass without feedback. Behind the monoflop M2 is another monoflop M4 with the same output pulse duration T switched. The output of the monoflop M4 is connected to one input for feedback Another NAND gate T2 is applied, the output of which is connected to the second input of the previously considered NAND gate T1 lies. The other input of the NAND gate 22 is at the output of another monoflop M2, which, in contrast to the other three Monoflops M2, M3 and M4 of the circuit arrangement have an output pulse duration of n, as indicated in FIG. 1.

Die Funktion dieser Schaltung ist nun folgende: Mit der Flanke des Eingangssignals T werden gleichzeitig die Monoflops Ml und M2 gesetzt, das NAND-Tor T2 bleibt während der Ausgangsimpuledauer des Monoflops M2 gesperrt. Sein Ausgangspotential, das am NAN Tl anliegt, iot während dieser Dauer 1. Am Ausgang des nachgeschalteten NAND-Tors T1 springt mit der Ausgangsimpulsdauer@@@@@ des vorgeschalteten Nonoflops M1 das Potential von 1 auf O um und regt damit erstmalig den ersten Monoflop der Mcnoflopkette M3/M4 an.The function of this circuit is now as follows: With the edge of the Input signal T, the monoflops Ml and M2 are set simultaneously, the NAND gate T2 remains blocked during the output pulse duration of the monoflop M2. Its starting potential, that is present at the NAN Tl, iot during this period 1. At the output of the downstream NAND gate T1 jumps with the output pulse duration @@@@@ of the upstream nonoflop M1 changes the potential from 1 to 0 and thus stimulates the first monoflop of the Mcnoflop chain M3 / M4.

Nach Ablauf der Ausgangsimpulsdauer des Monoflops M3 springt das Ausgangspotential des letten Monoflops der Monoflopkette M4 von O auf 5 und hält diese 1 während seiner Ausgangsimpulsdauer. Während dieser Zelt sperrt der Ausgang des NAND-Tores T2 mit seinem Potential das NAND-Tor T1. Dessen Ausgangapotential springt damit nach der Ausgangeimpulsdauer von 144 wieder von 1 auf 0 und regt damit erneut die nunmehr rückgekoppelte Monoflopkette M3/M4 an.After the output pulse duration of the monoflop M3 has elapsed, the output potential jumps of the last monoflop of the M4 monoflop chain from 0 to 5 and holds this 1 during its Output pulse duration. During this period, the output of the NAND gate T2 is also blocked the NAND gate T1 to its potential. Its output potential thus jumps to the Output pulse duration of 144 again from 1 to 0 and thus again stimulates the now fed back monoflop chain M3 / M4.

Erst nach Wegfall des Sperrpotentials an T2 durch die um T/n verzögerte Wirkung des Eingangsimpulses an T2 wird also die Rückkopplung über M4, T2 und T2 wirksam und es erfolgt eine Impulsvervielfachung so lange, bis der nächste Eingangsimpuls wiederum die Rückkopplungsbedingung unterbricht und der von der Rückflanke dieses Eingangsimpulses abgeleitete erste Impuls der Ausgangsimpulsfolge durch die beiden Monoflops M1 und M3 direkt auf den Ausgang gelangt. Danach setzt nach dem Umschlag des Monoflope S2 über das Tor T2 wieder die RUckkopplung ein und der soeben beschriebene Vorgang wiederholt sich.Only after the blocking potential at T2 has ceased due to the delayed by T / n The effect of the input pulse at T2 is the feedback via M4, T2 and T2 effective and the pulse is multiplied until the next input pulse again the feedback condition interrupts and that of the trailing edge interrupts this Input pulse derived first pulse of the output pulse train through the two Monoflops M1 and M3 come directly to the output. Then continues after the envelope of the monoflop S2 via the gate T2 the feedback again and the one just described The process is repeated.

Die Fig. 2 zeigt eine im Hinblick auf die Fig. 1 leicht abgewandelte Ausführungsform, die es gestattet, auch asymmetrische Impulsfolgen - also auch solche, deren Impulsverhältnis α nicht gleich 1 der Periode T bzw. T ist - zu vervielfachen. Der 2 n mit der Schaltung realisierbare Bereich beträgt 1/200 <α<1/2.FIG. 2 shows a slightly modified version with regard to FIG Embodiment that allows asymmetrical ones as well Pulse trains - including those whose pulse ratio α does not equal 1 of the period T or T is - to multiply. The 2 n realizable with the circuit is 1/200 <α <1/2.

Um zu verhindern, daß der letzte Impuls der vorhergehenden vervielfachten Impulsfolge infolge Toleranz der Zeitkonstantenglieder gegenüber der Sollphase verlangsamt eintrifft und bereits in die vom darauffolgenden Eingangs impuls ausgelöste Ausgangsimpulsdauer des Monoflops M3 fällt, ist ein zusätzlicher Töschanschluß am Monoflop M4 notwendig, der während der Auegangsimpulsdauer des Monoflops M3 das Ausgangspotential des Monoflops M4 löscht. Da nach der RUckschaltung des vorgeschalteten Monoflope M3 mit der Schaltzeit T/n eine gewisse Erholzeit # E für den Monoflop M4 er-E forderlich ist, muß die Ausgangsflanke des Monoflope M3 durch ein Laufseitelement # E um diese Zeit # E zusätzlich verzögert werden, Demzufolge hat der erste Monoflop M3 der Kette eine Ausgangsimpulsdauer voneX n , während der n@ zweite Monoflop eine Schaltdauer von (1 -α) T -E aufweist.To prevent the last pulse from multiplying the previous one Pulse sequence slowed down due to the tolerance of the time constant elements compared to the target phase arrives and already in the output pulse duration triggered by the following input pulse of the monoflop M3 falls, an additional connection to the monoflop M4 is necessary, during the output pulse duration of the monostable multivibrator M3, the output potential of the monostable multivibrator M4 deletes. Since after switching back the upstream Monoflope M3 with the switching time T / n a certain recovery time # E is required for the monoflop M4 er-E, it must Output edge of the monoflope M3 by a running side element # E at this time # E can also be delayed. As a result, the first monoflop M3 in the chain has a Output pulse duration of eX n, during the n @ second monoflop a switching duration of (1 -α) T -E.

Die Big. 3 zeigt eine Ausführungsform, bei der auf die zusätzliche Löschung verzichtet werden kann. Dafür wird ein weiterer Monoflop M5 benötigt. Die beiden letzten Monoflops M5 und M4 der rückgekoppalten Monoflopkette haben demzufolge beide eine Schaltzeit von von -α) T/@ . Auch mit dieser Schaltung lassen sich Impulsfolgen mit einem Impulaverhiltnis 1/200 <α<1/2 vervielfachen. Die sonstige Schaltung entspricht - wie die der Plg. 2 - der Fig. 1.The big one. 3 shows an embodiment in which the additional Deletion can be waived. Another M5 monoflop is required for this. the The last two monoflops M5 and M4 of the feedback monoflop chain therefore have both have a switching time of -α) T / @. This circuit can also be used Multiply pulse trains with a pulse ratio 1/200 <α <1/2. The rest of the circuit corresponds - like that of the Plg. 2 - Fig. 1.

Die Schaltungsanordnung der Fig. 4 entspricht in ihrem grundsätzlichen Aufbau der Fig. 3, ist aber gegenüber dieser durch einen Regelzusatz erweitert. Der Aufwand für diesen Regelzu satz besteht in einem Monoflop M6 mit einer sehr kurzen Schaltzeit von «OC T , zwei Flip-Flops FF1 und FF2 vom sogenannten D-Typ und einem AND-Tor 25. The circuit arrangement of FIG. 4 corresponds in principle Structure of FIG. 3, but is expanded with respect to this by a rule addition. The effort for this rule is set in a monoflop M6 with a very short switching time of «OC T, two flip-flops FF1 and FF2 of the so-called D-type and an AND gate 25.

Innerhalb der Sperrdauer der rückgekoppelten Monoflopkette M3, M4, M5 wird nach dem Start Jeder Anregungsperiode T Jeweils einer der beiden D-Flip-Flops FF1 und FF2 zu einem Potentialumsprung veranlasst. Mit einem zusätzlichen kurzen Löschimpuls werden die beiden Flip-Flops beim Start Jeder Eingangsperiode zuvor in Bercitschaft gebracht. Within the blocking period of the fed back monoflop chain M3, M4, After the start of each excitation period T, M5 becomes one of the two D flip-flops FF1 and FF2 caused a potential jump. With an additional short The two flip-flops are erased at the start of each input period beforehand brought into training.

Ein Flip-Flop FF1 ist zur Korrektur zu schneller, der andere FF2 zur Korrektur zu langsamer Ausgangsperioden vorgesehen. One flip-flop FF1 is too faster for correction, the other FF2 intended for correcting output periods that are too slow.

Das unterschiedliche Umschlagpotential des Flip-FlQ-Paares FPI, FF2 beeinflußt dann über eine Regel spannung - wie aus der Fig. 4 ersichtlich - die Durchlasszeit der rückgekoppelten Mcnoflopkette, wobei die Zeitkonstanten der externen Ladekondensatoren der Monoflops M3, M5, M4 über zusätzliche Widerstände an die Regeispannung angeschlossen sind. The different transition potential of the flip-FlQ pair FPI, FF2 then influences a control voltage - as can be seen from FIG. 4 - the Passage time of the fed back Mcnoflop chain, with the time constants of the external Charging capacitors of the monoflops M3, M5, M4 via additional resistors to the control voltage are connected.

In der Fig. 4 sind die einzelnen Potentialpunkte mit eingekreisten arabischen Ziffern versehen, die in den einzelnen Zeilen des Impulszeitdiagramms der Fig. 5 wiederkehren. In FIG. 4, the individual potential points are also circled Arabic numerals in the individual lines of the pulse time diagram of FIG. 5 again.

Das Impulszeitdiagramm der Fig. 5 geht von einer Vervierfachung (n = 4), bei einem ImpulsverhältnisQ< von einem Drittel aus. The pulse time diagram of FIG. 5 assumes a quadrupling (n = 4), with a pulse ratio Q <of one third.

Die oberste Zeile 1 zeigt die Auagangsperiode T, die darunterliegende Zeile 2 den aus der Eingangaperiode Über den Monoflop M6 abgeleiteten Eingsngs-Startimpuls, der zugleich als Rückstell- bzw. 3ereitschaftsimpuls für die beiden, die Regelspannung erzeugenden Flip-Flops FF1 und FF2 dient. The top line 1 shows the initial period T, the one below Line 2 the input start pulse derived from the input period via the monoflop M6, who at the same time as Reset or readiness pulse for the two, the control voltage generating flip-flops FF1 and FF2 is used.

Die Zeilen 5 und 4 verdeutlichen die von den Monoflops M1 und M2 hervorgerufenen Impulse, wobei Ml (Zeile 3) die halbe Schaltzeit von M2 (Zeile 4) aufweist. Zeile 5 zeigt das Potential am AND-Tor-Ausgang T5, Zeile 6 das Potential am NAND-Tor-Ausgang T2 und Zeile 7 das Potential am NAND- Tor-Ausgang T1. Die Zeilen g, 9 und 10 zeigen jeweils die Potentiale am Ausgang der Monoflops MD, M5 und M4. Die Zeile 10 A soll das Voreilen der vervielfachten,zu schnellen Impulafolge gegenüber den Sollwerten der Zeile 10 verdeutlichen T/n < 10. In diesem Falle wird eine Korrekturspannung gemäß Zeile 11 abgegeben, wobei der mögliche Startberejch des D-Flip-Flop FF1 entsprechend Zeile 3 schraffiert angedeutet ist. Die Zeile 10 B verdeutlicht hingegen das Nachteilen gegentber der Sollimpulsfolge nach Zeile 10, also T/n > 20. Die zugehörige Korrekturspannung für diesen Fall ergibt sich aus Zeile 12> sowie der mögliche Startberaich aus Zeile 5.Lines 5 and 4 clarify those caused by monoflops M1 and M2 Pulses, where Ml (line 3) has half the switching time of M2 (line 4). row 5 shows the potential at the AND gate output T5, line 6 shows the potential at the NAND gate output T2 and line 7 the potential at the NAND gate output T1. Lines g, 9 and 10 show the potentials at the output of the monoflops MD, M5 and M4. The line 10 should be A. the leading of the multiplied, too fast pulse sequence compared to the setpoints of line 10 illustrate T / n <10. In this case, a correction voltage according to line 11, the possible start area of the D-flip-flop FF1 accordingly Line 3 is indicated by hatching. On the other hand, line 10 B illustrates the disadvantages against the target pulse sequence according to line 10, i.e. T / n> 20. The corresponding correction voltage in this case, line 12> and the possible start area result from Line 5.

Die Fig. 6 zeigt eine einfache Ausführungsform für eine Impulsvervielfachung im VHF/UHF-Bereich, die allerdings vorzugsweise für verhältnismäßig asymmetrische Impulsfolgen, also solche mit α<< t geeignet ist. Sie besteht aus passiven Laufzeitgliedern und NAND-Toren mit extrem schnellen Durchlaufzeiten. Das Ausführungsbeispiel wurde mit auf dem Markt erhältlichen integrierten Verzögerungsgliedern det Ermitter gekoppelten negativen Logik mit eine Eingangsfrequenz von 10 MHz und eine Ausgangsfrequenz von 100 NHz praktisch erprobt. Es besteht aus 4 Verzögerungsgliedern VI, V21, V22 und V34, vier NAND-Toren T1 bis T4 und einem von einem weiteren NAND-Tor gebildeten Inverter 11 Die negative FLanke des Eingangsimpulses mit der Periode e gelangt vom Eingang einmal auf das Verzögerungsglied V1 und gleichzeitig auf den ersten Eingang eines NAND-ors T1. Der andere Eingang des NAND-Tors T1 liegt an einer Sorionschaltung von drei Verzögerungsgliedern V1, V21 und V22 mit einem invertierenden Tor I1 zwischen den Verzögerungsgliedern V21 und V22. Das erste und dritte Verzögerungsglied V1 und V22 haben eine Laufzeit von (1 -α) T/2n # #, das mittlere Verzögerungsglied V21 hingegen eine Laufzeit von α T - #.6 shows a simple embodiment for pulse multiplication in the VHF / UHF range, but preferably for relatively asymmetrical ones Pulse sequences, i.e. those with α << t, is suitable. It consists of passive ones Term elements and NAND gates with extremely fast throughput times. The embodiment Detected with integrated delay elements available on the market coupled negative logic with an input frequency of 10 MHz and an output frequency tested in practice at 100 NHz. It consists of 4 delay elements VI, V21, V22 and V34, four NAND gates T1 through T4 and one of one further NAND gate formed inverter 11 The negative edge of the input pulse with the Period e passes from the input to the delay element V1 once and at the same time to the first input of a NAND or T1. The other input of the NAND gate T1 is on a Sorion circuit of three delay elements V1, V21 and V22 with one inverting gate I1 between the delay elements V21 and V22. The first and third delay element V1 and V22 have a running time of (1 -α) T / 2n # #, while the middle delay element V21 has a running time of α T - #.

n Um die Laufzeit t des invertierenden Tors II auszugleichen, ist demzufolge denen Laufzeit beim Verzögerungsglied V1 hinzugezählt und beim Verzögerungsglied V21 abgezogen. Aus der gleichen Überlegung ist die Laufzeit des NAND-Tors T1 bei dem Verzögerungsglied V22 abgezogen, wie in der Fig. 6 durch Beschriftung erkennbar ist, Dabei sind die Laufzeiten der Logikelemente einheitlich mit # angenommen. n To compensate for the running time t of the inverting gate II, is accordingly added to the running time for the delay element V1 and for the delay element V21 deducted. For the same reason, the running time of the NAND gate T1 is at subtracted from the delay element V22, as can be seen in FIG. 6 by the inscription is, The runtimes of the logic elements are uniformly assumed with #.

Die aus drei Verzögerungsgliedern bestehende Serienschaltung VI, V21 und V22 ist zwischen dem ersten und zweiten Verzögerungsglisd V1 und T21 und nach dem Inverter II und vor dem dritten Verzögerungsglied V22 angezapft. Beide Anzapfungen führen auf ein NAND-Tor X39 dieser Ausgang an einem weiteren NAND-Tor T4 liegt. Am Ausgang dieses Tores erscheint der um die Verzögerungsdauer von V1 verzögerte Impuls α T/n und gelangt von dort einmal zum Ausgang der Schaltungsanordnung und zum anderen auf ein viertes Verzögerungsglied V34t dessen Ausgang über ein weiteres NAND-Tor T2 und über das NAND-Tor T4 mit seinem Eingang rückgekoppelt ist. Unter Berücksichtigung der einheitlich angesetzten Laufzeit # der NAND-Tore T2 und T4 beträgt die Laufzeit des Verzögerungsgliedes V 34 : T -n An dem NAND-Tor T2 liegt zusätzlich der Ausgang des NAND-Tors TI, das nach jeder Eingangsflanke einen Sperrimpuls der Dauer T/n abgibt. Der Sperrimpuls vom Ausgang des NAND-Tors T1 sperrt den Rückkopplungsweg der in das Verzögerungsglied V34 einfließenden Impulse von dessen Ausgang über das nachgeschaltete NAND-Tor T2 zum zweiten, oberen Eingang des vorgeschalteten NAND-Tores T4.The series circuit VI, V21, which consists of three delay elements and V22 is between the first and second delay elements V1 and T21 and after the inverter II and tapped before the third delay element V22. Both taps lead to a NAND gate X39, this output is connected to a further NAND gate T4. The delayed by the delay time of V1 appears at the output of this gate Pulse α T / n and arrives from there once to the output of the circuit arrangement and on the other hand to a fourth delay element V34t whose output via another NAND gate T2 and is fed back via the NAND gate T4 with its input. Under Consideration of the uniform run time # of the NAND gates T2 and T4 amounts to the running time of the delay element V 34: T -n is also applied to the NAND gate T2 the output of the NAND gate TI, which emits a blocking pulse after each input edge Duration T / n delivers. The blocking pulse from the output of the NAND gate T1 blocks the feedback path the pulses flowing into the delay element V34 from its output via the downstream NAND gate T2 to the second, upper input of the upstream NAND gate T4.

Erst nach Ablauf der Sperrzeit kann der um die Laufzeit T (1 +c() der Verzögerungsglieder V1 und V34 sowie die Tordurchlaufzeiten des NAND-Tore T3 und T4 verzögert eintreffende erste Impuls B Jeder Vervielfachungsperiode T unbehindert bis zum nächsten, n um die Tordurchlaufzeit # von TI verzögert Anregungsimpuls über die NAND-Tore T2 und T4 rückgekoppelt bzw. vervielfacht werden.Only after the blocking time has elapsed can the running time T (1 + c () of the delay elements V1 and V34 and the gate cycle times of the NAND gate T3 and T4 delays incoming first pulse B every multiplication period T unimpeded until the next, n excitation pulse delayed by the gate transit time # from TI the NAND gates T2 and T4 are fed back or multiplied.

Die Wirkung entspricht somit der der vorhergehenden Fig. 1 bis 5 mit Monoflops als verzögernden Elementen. So entspricht in der Fig. 6 des Verzögerungsglied V1 dem Monoflop der Fig. 1, die Serienschaltung der Verzögerungsglieder V1, V21 und V11 dem Monoflop M2 der Fig. 1, während das Verzögerungsglied V 34 die gesamte rückgekoppelte Monoflopkette, bestehend aus den Monoflops Mg und M4 in Fig. 1, ersetzt.The effect thus corresponds to that of the preceding FIGS. 1 to 5 Monoflops as delaying elements. So corresponds in Fig. 6 of the delay element V1 the monoflop of FIG. 1, the series connection of the delay elements V1, V21 and V11 the monoflop M2 of FIG. 1, while the delay element V 34 the entire The feedback monoflop chain, consisting of the monoflops Mg and M4 in FIG. 1, is replaced.

Die Ausführungsform der Fig. 7 entspricht im wesentlichen der-Jenigen der Fig. 6. Sle ist aber durch einen analog der Ausführungsform nach Fig. 4 arbeitenden Rsgelsueats, bestehend aus den beiden Flip-Flops FF4 und FF5 und der zugehörigen Logik ergänzt. Dem Monoflop X6 in der Fig. 4 entspricht in Fig. 7 die Kombination des NAND-Tors T8 mit dem Inverter 12 sowie den drei Laufzeitgliedern, welche die Bereitschaft bzw. das Löschen der beiden Regel-Flip-Flops FF4 und P85 bei Jeder Eingangsperiode T sicherstellen. Da für den höheren Frequenzbereich keine speziellen D-Flip-Flops als Kompakt-Bauelemente wie in Fig. 4 verfügbar sind, muß die Startbedingung für das Ansprechen der aus schnellen NAND-Tor-Kombinationen zusammengestellten Flip-Flops FF4 und FF5 im Zeitbereich ( 1 -cf ) T vor und nach Jeder um den gleichen Zeitwert generell verzögerten Anregungaperiode T durch die beiden zusätzlichen NAND-Tore T6 und T7 sichergestellt werden.The embodiment of FIG. 7 corresponds essentially to the ones 6. It is, however, provided with an operating analogous to the embodiment according to FIG Rsgelsueats, consisting of the two flip-flops FF4 and FF5 and the associated one Added logic. The combination in FIG. 7 corresponds to the monoflop X6 in FIG. 4 of the NAND gate T8 with the inverter 12 and the three delay elements, which the Readiness or deletion of the two rule flip-flops FF4 and P85 for everyone Ensure input period T. As for the higher frequency range no special D flip-flops are available as compact components as in Fig. 4, must the start condition for the response of the fast NAND gate combinations Flip-flops FF4 and FF5 in the time domain (1 -cf) T before and after each around the same Time value generally delayed excitation period T through the two additional NAND gates T6 and T7 are ensured.

Die Fig. 8 zeigt ein Ausführungsbeispiel zur Impulavervielfachung im UHF/VHF-Bereich mit 2n # <α<1/3. Das beliebige Impulsverhältnis α wird dadurch erreicht, daß das rückgekoppelte Verzögerungsglied der Fig. 6, V34 durch zwei Verzögerungsglieder V3 und V4 ersetzt ist. Die negative Flanke des Eingangsimpulses gelangt über zwei Verzögerungsglieder V1 und V2 mit einer Verzögerungszeit von jeweils T abzüglich der Laufzeit z des zwischengeschalteten Inverters I1 nach einer Zeit von T über das NAND-n Tor T1 auf das am Ausgang der rückgekoppelten Laufzeitkette V3 und V4 liegende NAND-Tor T2 und sperrt die Rückkopplung vom Ausgang des Verzögerungsgliedes V4 über das NAND-Tor T2 und das dem Verzögerungsglied V3 der Kette vorgeschalteten NAND-Tor T4 während der Zeit T . Danach setzt die Impulavern vielfachung ein. Auch hier wird Jeweils der erste Impuls ohne Rückkopplung unmittelbar zum Anregen des Ausgangs-Flip-Flops FF3 durchgelassen, der Jeweils nach der Durchlaufzeit von V3(= o<T ) rückgestellt wird.Fig. 8 shows an embodiment for pulse multiplication in the UHF / VHF range with 2n # <α <1/3. The arbitrary pulse ratio α is achieved in that the feedback delay element of FIG. 6, V34 is replaced by two delay elements V3 and V4. The negative edge of the input pulse arrives via two delay elements V1 and V2 with a delay time of each T minus the running time z of the connected inverter I1 after a period of time from T via the NAND-n gate T1 to the output of the feedback delay chain V3 and V4 lying NAND gate T2 and blocks the feedback from the output of the delay element V4 via the NAND gate T2 and the upstream of the delay element V3 of the chain NAND gate T4 during time T. After that, the impulse multiplication sets in. Even here the first pulse in each case is used to excite the directly without feedback Output flip-flops FF3 let through, each after the throughput time of V3 (= o <T) is reset.

n Start und Rückstellung des aus schnellen NAND-Toren kombinierten Impulsformer-Flip-Flops FF3 erfolgt über die Jeweils vorgeschaltete Inverter I4 und I5, die den aus der negativen Flanke T des Eingangsimpulses gebildeten Nadelimpuls in seiner Polarität umkehren. Die kürzest abgehbare Impulsdauerα T/n beträgt demnach mindest 2 #, oder das Ausgangsimpulsverhältnis α muß größer als 2n ' sowie kleiner als 1 sein. n Start and reset of the combined of fast NAND gates Pulse shaping flip-flops FF3 are carried out via the respective upstream inverters I4 and I5, which result from the negative edge T of the input pulse reverse formed needle pulse in its polarity. The shortest possible pulse duration α T / n is therefore at least 2 #, or the output pulse ratio α must be greater than 2n 'and less than 1.

Die Fig. 9 entspricht der Fig. 8, abgesehen von dem bereits in Fig0 7 und Fig. 5 erläuterten Regelzuastz, bestehend aus den beiden Flip-Flops FF4 und FF5 und einer Logik, bestehend aus dem NAND-Tor T8, den Inverternl2 und 13 und den Verzögerungselementen L . In der Fig. 9 bezeichnen die eingekreisten Schaltungspunkte die Impulsdiagramme der Fig. 10.FIG. 9 corresponds to FIG. 8, apart from that already in FIG 7 and 5 explained Regelzuastz, consisting of the two flip-flops FF4 and FF5 and a logic consisting of the NAND gate T8, the Inverternl2 and 13 and the Delay elements L. In Fig. 9, the circled circuit points designate the timing diagrams of FIG. 10.

Das Impulsdiagramm der Fig. 10 geht von einem Vervielfaohungsfaktor n - 3, einem Impulsverhältnis c< = 1 und einer ein-T heitlichen Laufzeit für die verwendeten Tore von jeweils #=1/4 αT/n aus. In Fig. 10 bedeutet die Zeile 1 den Eingangstakt T, der durch die beiden Laufzeitglieder mit der Laufzeit # in der Zeile 2 entsprechend verzögert ist.The timing diagram of Fig. 10 assumes a multiplication factor n - 3, a pulse ratio c <= 1 and a uniform transit time for the gates used of # = 1/4 αT / n in each case. In Fig. 10, the line means 1 the input clock T, which is generated by the two term elements with the term # in line 2 is delayed accordingly.

Die Zeile 3 zeigt den aus der negativen Eingangsflanke abgeleiteten positiven Rückstell- bzw. Bereitschaftsimpuls für die beiden Regel-Flip-Flops FF4 und FF5. Zeile 4 zeigt das durch die Verzögerungsglieder V1 und 4 g verzögerte Eingangssignal der Zeile 1, Zeile 5 das sowohl am Verzögerungsglied V2 sowie am NANI)-Tor-Eingang T3 anliegende, gegenüber Zeile 4 um weitere 2# verzögerte Eingangssignal mit durch den Inverter I1 verursachter gegensätzlicher Polarität. In Zeile 6 wird das in Zeile 5 dargestellte, invertierte und verzögerte Eingangssignal durch das Verzögerungsglied V2 nochmals um T - 2 # verzögert, so daß es gegenüber dem in Zeile 2 dargestellten Signal insgesamt um T verzögert sowie invertiert n ist. Zeile 7 zeigt das am Ausgang des AND-Tors T1 entstandene (positive) Sperr!3ignal der Wiederkehrdauer T, n wobei die in den Zeilen 2 und 6 dargestellten Signalflanken nochmals um lr verzögert worden sind. In Zeile 8 sind die durch die Signale aus den Zeilen 4 und 5 mit dem NAS Tor T3 ausgebildeten (positiven) Nadelimpulse im Takt der Eingangs-Periode T dargestellt, die gemeinsam mit dem vom NAND-Tor T2 abgegebene Rückkopplungssignal am Eingangstor T4 der Laufzeitkette V3, V4 anliegen. Durch das NAND-Tor T4 wird dieser Nadelimpuls invertiert sowie um r verzögert. Er ist in Zeile 9 dargestellt. In den Zellen 10 und 11 erscheinen die gleichen negativen Nadelimpulse Jeweils durch die Verzögerungsglieder V3 und V4 um den Zeitwert « T bzw. T - 2 gegenüber n n den Signalen in Zeile 9 verzögert. In den folgenden Zeilen 11A und 11B sind die in Zeile 11 dargestellten Nadelimpulsreihen im Wiederkehr-Abstand verkleinert bzw. vergrößert gezeichnet, so daß sich nach jeweils 3 Durchgängen durch die Laufzeitkette der nächste neue, im Eingangstakt T ausge bildete Nadelimpuls (s. Zeile 8/9) nicht mehr mit dem 3. Wiederhol-Impuls der vorhergehenden Eingangaperiode zeitgleich deckt. Durch das NAND°Tor T2 wird über das in Zeile 7 dargestellte Ausgangssignal des NAKD-Tors T1 dieser 3. Durchlaufimpuis ohnehin gesperrt, so daß das in Zeile 12 dargestellte Rückkopplungssignal in diesem Zeitbereich unterbrochen ist. Zeile 13 zeigt das Ausgangssignal des Impulsformer-Plip-Flops FF3 mit den über die Laufzeitkette y3, V4 sowie die Tore T2, T4 vervielfachten Takt T mit der negativen Ausgangs-Impulsdauer od T. n n Für die Anregung der beiden Regel-Flip-Flops FF4 und FF5 bei Zeitfehlern (s. Zeile 11A und 113) der Verzögerungsglieder V3 und V4 sind in den folgenden Zeilen 14...17 die mit denSignslen der Zeile 11A oder 113 gemeinsam anliegenden NAND-Tor-Eingänge T6 und T7 dargestellt.Line 3 shows the value derived from the negative input edge positive reset or readiness pulse for the two control flip-flops FF4 and FF5. Line 4 shows the input signal delayed by the delay elements V1 and 4 g of line 1, line 5 both at the delay element V2 and at the NANI) gate input T3 applied input signal, delayed by another 2 # compared to line 4 with through opposite polarity caused by inverter I1. In line 6 this becomes in line 5 shown, inverted and delayed input signal through the delay element V2 delayed again by T - 2 #, so that it is compared to that shown in line 2 Signal delayed by T in total and inverted n is. Line 7 shows the (positive) blocking signal of the return period that has arisen at the output of AND gate T1 T, n with the signal edges shown in lines 2 and 6 again by lr have been delayed. Line 8 shows the signals from lines 4 and 5 (positive) needle pulses formed with the NAS gate T3 in time with the input period T shown together with the feedback signal emitted by the NAND gate T2 are present at the entrance gate T4 of the delay chain V3, V4. The NAND gate T4 becomes this needle pulse is inverted and delayed by r. It is shown in line 9. In cells 10 and 11, the same negative needle pulses appear through each time the delay elements V3 and V4 by the time value «T or T-2 compared to n n den Signals in line 9 delayed. In the following lines 11A and 11B are those in line 11 needle pulse series shown reduced or enlarged in the return interval drawn so that after every 3 passes through the runtime chain, the next new needle pulse formed in the input cycle T (see line 8/9) is no longer included covers the 3rd repetition pulse of the previous input period at the same time. By the NAND ° gate T2 is via the output signal of the NAKD gate shown in line 7 T1 of this 3rd pass pulse is blocked anyway, so that shown in line 12 Feedback signal is interrupted in this time range. Line 13 shows the output signal of the pulse shaper plip-flop FF3 with the transit time chain y3, V4 and the Gates T2, T4 multiplied clock T with the negative output pulse duration od T. n n For the excitation of the two rule flip-flops FF4 and FF5 at Time errors (see line 11A and 113) of the delay elements V3 and V4 are in the following lines 14 ... 17 are present together with the signals of line 11A or 113 NAND gate inputs T6 and T7 shown.

Die Signale in Zeile 14 entsprechen dabei den um P verzögerten Signalen der Zeile 2 und in Zeile 15 ist zeitgleich, nur invertiert, das Signal der Zeile 4 dargestellt. Bei zu schneller Impulswiederkehr fällt dann das Signal der Zeile 11A in den in Zeile 18 gestrichelt dargestellten (negativen) Durchla a bereich aus beiden Signalen der Zeilen 14 und 15 und es bildet sich am Ausgang des NAND-Tors T7 das in Zeile 18 dargestellte Startsignal für den Flip-Flop FF5 das dem in Zeile 3 gezeigten Rückstell- bzw. Bereitechaftssignal stets zeitlich nachfolgt.The signals in line 14 correspond to the signals delayed by P. in line 2 and in line 15, the signal of the line is at the same time, only inverted 4 shown. If the pulse returns too quickly, the line signal drops 11A in the (negative) passageway shown in dashed lines in line 18 two signals of lines 14 and 15 and it is formed at the output of the NAND gate T7 the start signal shown in line 18 for the flip-flop FF5 that in line 3 reset or readiness signal always follows in time.

Das nach Invertierung und Verstärkung dann negative Ausgangssignal dieses Flip-Flops zeigt Zeile 19. Für die Anregung des anderen Regel-Flip-Flops FF4 für die Anzeige zu langsamer Durchlaufzeiten durch die Verzögerungsglieder V3, V4 sind die beiden Eingangssignale zum NAND-Tor T6 in den Zeilen 16 und 17 dargestellt. Deren Differenz ergibt den in Zeile 20 gestrichelt angedeuteten Fangbereich für die Startsignale der Zeile 113. Das hieraus resultierende Startsignal am Ausgang von T6 zeigt Zeile 20 und das nach Invertierung und Verstärkung positive Ausgangssignal die Zeile 21.The output signal which is then negative after inversion and amplification this flip-flop shows line 19. For the excitation of the other rule flip-flop FF4 for displaying too slow throughput times through the delay elements V3, V4, the two input signals to the NAND gate T6 are shown in lines 16 and 17. Their difference results in the capture range indicated by dashed lines in line 20 the start signals of line 113. The resulting start signal at the output of T6 shows line 20 and the positive output signal after inversion and amplification line 21.

Die von dem )?lip-Flop-Paar FF4 und FF5 bzw. deren Ausgangsverstärkern über RC-Glieder gebildete gemeinsame Regelspannung beeinflußt über in den Fig. 7 und 8 nicht näher dargestellte Varaktordioden in bekannter Weise die Durchlaßdauer der Verzögerungskette V 34, bzw. V3,V4.Those of the lip-flop pair FF4 and FF5 or their output amplifiers The common control voltage formed by RC elements is influenced by in FIG. 7 and 8 varactor diodes, not shown in more detail, the transmission time in a known manner of the delay chain V 34, or V3, V4.

L e e r s e i t eL e r s e i t e

Claims

P a t e n t a n s p r ü c h e 1. Circuit arrangement for multiplication of pulse trains with a back-coupled delay chain, which with neither period the input pulse sequence restarted and after delivery of the intended number of pulses n is brought to a standstill by canceling the feedback condition, since g e k e n rs z e i c h n e t that in front of the input and in the feedback branch of the feedback Delay chain switching means in the form of at least two further delay elements and at least two series-connected NAND gates are provided with Beginning of the period T of the input pulse sequence a) the feedback path for one Block time of at least T n and thus that of the previous input period stop triggered pulse multiplication, b) one from the edge of the input pulse derived pulse after a transit time of T at the input and without feedback as the first pulse of the output pulse train with the period T to the output of the delay chain n and c) only then do the pulse multiplication via the two NAND gates unlock in the feedback branch.

2. Circuit arrangement according to circuit 1, characterized in that at least four monoflops (M1-M4) are provided as delay elements, of which at least two form the feedback delay chain (M3 and M4) and two parallel (M1, M2) are at the input that one (M1) of the two lying in parallel at the input Monoflops has an output pulse duration of T and via a NAND gate (the running chain is connected upstream and the other of the two parallel monoflops (M2) has an output pulse duration of T and via a downstream n further NAND gate (T2) as a function the switching status of the last monoflop connected to its other input (M4) of the delay chain the feedback path from the last monoflop (M4) via the two NAND gates (T1, T2) to the first monoflop (M3) of the delay chain from the beginning of the input period T blocks until the first pulse derived from the input period T of the multiplied pulse sequence arrives at the output dea first monoflop (M3) of the chain is (Fig. 1).

3. Circuit arrangement according to claim 2, characterized in that the first monoflop to multiply pulses with any pulse ratio the fed-back run-time link chain has an output pulse duration of α T and the n last monoflop has an output pulse duration of (1-7) 2 T r n E; that at the last monoflop (M4) a delete connection is provided, which during the output pulse duration of the first monoflop (M3) switches the last monoflop to the idle state and that to take into account the Brholzeit # for E the first monoflop between the two Monoflops (M3, M4) switched a runtime element of appropriate dimensioning is.

4. Circuit arrangement according to claim 2, characterized in that to multiply pulses with any pulse ratio between the first Monoflop (M5) of the fed back delay chain with an output pulse duration αT / n and the last monoflop (M4) with an output pulse duration of (1 -oc) T another Monoflop (M5) switched with an output pulse duration of the last monoflop (M4) is (Fig. 3).

5. Circuit arrangement according to claim 1, characterized in that both the looped Laui-time chain and the one connected in front of its input Delay elements made up of delay elements (delay lines) (V1, V21, V22, V34 or VI, V2, V3, Y4) such different mountains exist that the Runtime of the logic texts interacting with the runtime chain (Ti - 4, Ii) when the delay elements are connected in series, if necessary with addition is compensated by further runtime elements with the runtime of the logic elements (Sig. 6 - 9).

6. Circuit arrangement according to claim 5, characterized in that the fed-back delay chain from a single delay element (V 34) with There is one NAND gate at the input (T4) and one at the output (g2) that the input signal to block the feedback branch of the delay chain to the output gate (T2) upstream NAND gate (Tl) once directly and once via three delay elements (V1, V21, V22) is supplied, with a behind the second delay element (V21) Inverter (11) is inserted and the two connections between the three delay elements (V1, V21, V2?) To the entrance of another, the entrance gate (T4) upstream b1AiD gate (T3) are performed (Fig. 6).

7. Circuit arrangement according to claim 5, characterized in that the fed-back delay chain is made up of two delay elements (V3, V4) is that at the input and the connection of the two delay elements (V3, V4) An output flip-flop (FF3) is switched on via an inverter each, that two before Delay elements (V1, V23) connected upstream of the feedback delay chain are provided are and between these two delay elements a delay element and an inverter (11) is connected and that before the delay element and after the inverter (11) each a tap is led to the two inputs of a NAifl) gate (T3), which to generate a needle pulse from the input pulse train 2 to the entrance gate (T4) is connected upstream in the feedback branch of the feedback delay chain (V3, V4) is (Fig. 8).

8. Circuit arrangement according to claims 1 to 7, characterized in that that to correct the phase error that may arise in each input period two flip-flops (FF1, FF2) are connected to the output of the feedback chain that detect the positive or negative phase error with the help of a logic (T5) and a correction voltage for changing the transmission time of the feedback delay chain generate (Fig. 4, Fig0 5).

9. Circuit arrangement according to claim 8, characterized in that when using delay elements as delay elements the flip-flops (FF4, FF5) supplied pulses via inverter (1 ?,) and further NAND gates (T6, T7) are switched on (Fig. 7, Fig. 9).