DE3036787C2 - Meßwert/Frequenz-Wandler zur schnellen, unverzögerten Meßwertverarbeitung - Google Patents
Meßwert/Frequenz-Wandler zur schnellen, unverzögerten MeßwertverarbeitungInfo
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Description
Die Erfindung bezieht sich auf einen Meßwert/Frequenz- Wandler zur schnellen, unverzögerten Verarbeitung eines eine Digitalisierungsfrequenz fo besitzenden
digitalen Meßwertes.
Ein derartiger Meßwert/Frequenz-Wandler ist beispielsweise Teil eines Elektrizitätsprüfzählers einer
Zählerprüfeinrichtung, bei der ein digitalisierter Wert der verbrauchten Energie in eine proportionale
Frequenz umgewandelt wird.
Es sind bereits digitale elektrische Energie- und Leistungsmeßsysteme bekannt (Technisches Messen
atm, 1978, Heft 12, Seiten 437-442), bei denen die Anzahl Oberläufe eines Akkumulators als MnB für die
aufgenommene bzw. abgegebene Energie dient Prüfeinrichtungen unter Verwendung einer solchen Methode
weben jedoch folgende Nachteile auf:
Das Zählen der Oberläufe mittels elektromechanischen Impulszähler geschieht relativ langsam;
ein genaues Meßresultat ist nur am Ende einer ganzzahligen Anzahl von Wechselspannungsperioden einer immer vorhandenen überlagerten Wechselspannung der Frequenz 2/° möglich, wenn f die
Frequenz des Wechselspannungsnetzes ist dessen Energieanlieferung gemessen wird.
Für PrOfzähler ist daher eine solche Meßverarbeitungsmethode ungeeignet, da beim Prüfen ein schnelles
und unverzögertes sowie vom Augenblick des Prüfens unabhängiges Meßresultat erwünscht ist
Darüber hinaus sind für diese Zwecke verwendbare Frequenzwandler bekannt (Internationale Elektronische Rundschau, 1971, Heft 8, Seiten 191 — 195).
Derartige »Phase-Locked Loopw-Snhaltungen arbeiten
jedoch ungenügend, da sich für Prüfzähler eine unzulässige Verzögerung der Meßwert-Umwandlung
und eine ungenügende Dynamik ergibt. Der Phasenvergleich ist bei Niederfrequenz relativ langsam.
Darüber hinaus ist ein A/D-Wandler bekannt (Electronics, 10. Mai 1979, Seiten 153/154), der einen
D/A-Wandler und ein Subtraktionsglied aufweist.
Der Erfindung liegt die Aufgabe zugrunde, den Meßwert/Frequenz-Wandler der eingangs genannten
Gattung dahingehend zu verbessern, daß durch einfache Mittel die Meßgenauigkeit erhöht wird und die
Meßwertverarbeitung schnell erfolgen kann.
Diese Aufgabe wird erfindungsgemäß durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Merkmale gelöst In den Unteransprüchen sind
weitere Ausbildungen derselben beansprucht.
Bei der Erfindung werden in Analog-Technik ausgeführte Spannungs/Frequenz-Wandler hinsichtlich
der Meßgenauigkeit durch Verwendung der Digitaltechnik verbessert Die Meßgenauigkeiten werden auf
die Meßungenauigkeiten des Analogteils von Analog/ Digital-Wandlern (A/D-Wandlern) und vorausgehende
Schaltungen beschränkt. Die Meßwertverarbeitung ist selbstprüfbar.
Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und wird im folgenden näher
beschrieben. Es zeigt
F ί g, 1 ein elektrisches Schaltbild eines Spannungs/
Frequenz-Wandlers und
F i g. 2 ein elektrisches Schaltbild einer Synchronisierschaltung.
Der Spannungs/Frequenz-Wandler nach der F i g. 1
besitzt einen n-Bit-Dateneingpng 1, einen einpoligen
Takteingang 2 und einen einpoligen Rückstelleingang 3. Ein digitaler n-Bit-Eingangsmeßwert A erreicht über
den Dateneingan^ 1 einen ersten Eingang eines ersten Addiergliedes 4 und den Eingang eines Phasenschiebers
5. Ein Taktsignal B speist einpolig über den Takteingang 2 den Schreib-Eingang eines /j-Bit-Akkumulators 6 und
den Eingang eines Frequenz/Spannungs-Wandlers 7. Ein Startsignal C steuert den Rückstelleingang 3, )3
welcher mit dem »Clear«-Eingang des Akkumulators 6 verbunden ist.
Der Spannungs/Frequenz-Wandler enthält außerdem
noch ein zweites Addierglied 8, eine Synchronisierschaltung 9, ein Subtraktionsglied 10, ein drittes Addierglied
11, einen ersten D/A-Wandler (d.h. Digital/Analog-Wandler)
12, einen zweiten D/A-Wandler 13, einen spannungsgesteuerten Oszillator (VCO) 14 einen
Zähler 15 und einen einpoligen Ausgang 16 mit dem Ausgangssignal D. An einem ersten f/7+1)-Bit-Eingang
des dritten Addiergliedes 11 liegt ein beliebiger, konstanter oder variabler, digitaler Multiplikationswert
Mit je einem n-Bit-Datenbus sind verbunden:
30
— der Ausgang des Phasenschiebers 5 mit einem zweiten Eingang des ersten Addiergliedes 4,
— der Ausgang des ersten Addiergliedes 4 mit dem Digital-Eingang des zweiten D/A-Wandlers 13 und
einem ersten Eingang des zweiten Addiergliedes 8,
— der Ausgang des zweiten Addiergliedes 8 mit dem Eingang des Akkumulators 6,
— der Ausgang des Akkumulators 6 mit einem zweiten Eingang des zweiten Addiergliedes 8 und
den η niedrigstwertigen Klemmen eines ersten Einganger des Subtraktionsgliedes 10 und
— der Ausgang des Zählers 15 mit den π niedrigstwertigen
Klemmen eines zweiten Eingangs des Subtraktionsgliedes 10.
Mit je einem (n+ 1)-Bit-Datenbus sind verbunden:
— der Ausgang des Subtraktionsgliedes 10 mit einem
zweiten Eingang des dritten Addiergliedes 11 und
— der Ausgang des dritten Addiergliedes 11 mit dem so
Digital-Eingang des er^'.en D/A-Wandlers 12.
Der einpc'ige Ausgang des Frequenz/Spannungs-Wandlers 7 speist den Speiseeingang des zweiten
D/A-Wandlers 13, dessen einpoliger Analog-Ausgang den Speiseeingang des ersten D/A-Wandlers 12 und
dessen einpoliger Analog-Ausgang wiederum den Steuereingang des spannungsgesteuerten Oszillators 14.
Der Ausgang des letzteren ist seinerseits mit dem Ausgang 16 des Spannungs/Frequenz-Wandlers und
dem Takteingamg des Zählers 15 einpolig verbunden.
Der Ausgang des Akkumulators 6 mit dem höchsten Bit-Wert (MSB = »Most significant bit«) speist
zusätzlich einpolig einen ersten Eingang der Synchronisierschaltung 9, während der Ausgang des Zählers 15 es
mit dem höchsten Bit-Wert zusätzlich einpolig mit einem zweiten Eingang der Synchronisierschaltung 9
verbunden ist. Ein erster Ausgang der Synchronisierschaltung 9 ist durchgeschaltet auf die (n-\-])-te,
höchstwertige Klemme des ersten Einganges des Subtraktionsgliedes 10, während ein zweiter Ausgang
der Synchronisierschaltung 9 auf die (n+\)-te, höchstwertige
Klemme des zweiten Einganges des Subtraktionsgliedes 10 geführt ist
In der Fig.2 enthält die Synchronisierschaltung 9
einen ersten D-Flip-Flop 17, einen zweiten D-Flip-Flop
18, ein zwei Eingänge aufweisendes NOR-Gatter 19, einen ersten Inverter 20 und einen zweiten Inverter 21,
Der erste Eingang der Synchronisierschaltung 9 ist verbunden mit dem Eingang des ersten Inverters 20 und
einem ersten Eingang des NOR-Gatters 19. Der zweite Eingang der Synchronisierschaltung 9 ist durchgeschaltet
auf den Eingang des zweiten Inverters 21 und den zweiten Eingang des NOR-Gatters 19. Der Ausgang des
NOR-Gatters 19 steuert den »Reset«-Eingang R 1 des ersten Flip-Flops 17 und den »Reset«-Eingang R 2 des
zweiten Flip-Flops 18, der Ausgang des ersten Inverters 20 den »Clock«-Eingang Ci des ersten Flip-Flops 17,
und der Ausgang des zweiten Inverters 21 den »CIock«-Eingang C2 des zweiten Flip-Flops 18. Der
nichtinvertierte Ausgang Q1 des ersten Fli|>-Flops 17 ist
auf den ersten und der nichtinvertierte Ausgang Q 2 des zweiten Flip-Hops 18 auf den zweiten Ausgang der
Synchronisierschaltung 9 geführt Die D-Eingänge der beiden D-rlip-Flops sind mit logisch »1« verbunden.
Funktionsbeschreibung
Ein Analog-Meßwert p(t) besteht oft aus einem Gleichanteil Po und einem Wechselanteil P\(i% welcher
im Idealfall nur eine einzige Frequenzkomponente p\(t)=P\ ■ cos(o)if+g>i) mit der Frequenz ί\=ω\Ι2π,
der Phase g>t und der Amplitude P\ enthält
Ein solcher Fall tritt z. B. auf bei der Messung einer
Wechselstrom-Augenblicksleistung p(t)= u(t) ■ i(t), wobei
i(t) den verbrauchten Wechselstrom und u(t) die elektrische Wechselspannung darstellen.
Es gelten:
u(t) = U- cos ω/,
/(O =- /· cos (ω ι + φ),
p(t) = U ■ cos ω ι ■ I ■ cos (ω t + φ) = (1/2) U- I- [cos φ + cos (2 ωί + m)]
= P0 + Pf cos (<y,f + ρ,),
P0 = (1/2) U- ί- cos φ,
P1 =(l/2)£/·/,
<y, = 2 ω, d.h./, = 2/oder/i = 100 Hz, falls/die
Netzfrequenz 50 Hz ist,
Dabei sind (/und /die Amplituden der Wechselspannung
bzw. des verbrauchten Wechselstromes, ω-2πί
die Kreisfrequenz und φ die Spannungs/Strom-Phasendifferenz des Wechselstromes.
Der Analog-Meßwert p(t) wird mit einer Digitalisier
rungsfrequenz /Ό in an sich bekannter und in der F i g. 1
nicht dargestellter Art und Weise — siehe z. B. den erwähnten Aufsatz in »atm« von W. Papiernik — in
einen gleichwertigen P-Bit-Digital-Meßwert umgewandelt
und sein halber Wert als digitaler n-Bit-Eingangsmeßwert A dem Dateneingang des in der Fig. 1
dargestellten Spannungs/Frequenz-Wandlers zugeführt. Die Dauer T0 eines einzelnen digitalen Eingangsmeßwertes A beträgt demnach höchstens To= 1//Ό. Das
zum Digitalisieren benötigte rechteckige Taktsignal wird leicht verzögert als Taktsignal fldem Takteingang
2 des Spannungs/Frequenz-Wandlers zugeleitet. Ist die Digitalisierungsfrequcnz /Ό konstant, kann der Frequenz/Spannungs-Wandler
7 durch eine konstante Spannungsquelle ersetzt werden.
Da nur der Gleichanteil Po von Interesse ist, wird der störende Wechselanteil p\(t) eliminiert, indem der
Digilal-Meßwert A im Phasenschieber 5 um 180" phasenverschoben, d.h. um 7Ί/2= t/2/1 zeitverzögert
und anschließend im ersten Addierglied 4 wieder zum ursprünglichen Digital-Meßwert A addiert wird.
Der Phasenschieber 5 besieht z. B. aus einem Speicher, in welchem fortlaufend die verschiedenen
Werte des Digital-Meßwertes A abgespeichert werden. Im Augenblick /2 werden dann die im Augenblick
(i = /2- T|/2 gültig und im Phasenschieber 5 abgespeicherten
Digital-Meßwerte A abgerufen und. wie bereits erwähnl, im ersten Addierglied 4 zu dem anstehenden
Digital-Meßwert A des Augenblicks fj addiert.
Unter der Annahme, daß während der sehr kurzen Zeit T|/2 in der Größenordnung von I/100 Hz = 10 ms
der Gleichanteil P0 und die Amplitude P\ des Wechselanteils
p\(t)sich praktisch kaum ändern und als konstant angenommen w i-clen können, erhält man im Augenblick
ti für das erste Addierglied 4 ein Ausgangssignal:
- P1J2 + \l] cos (w;/, + φ,)|/2 + /ί,/2 + |Ρ, cos (w.r, + <p,)]/2
- /;, ' P, (cos (Μ,ί, t r/),) f cos [ω,(ί, - 7'|/2) + φ,\)/2
- In + P, (cos in/, ι- ,ρ,) + cos [(Λΐ,ί, + ρ,) - -]}/2 P1.
μ,/",/2 - 2 zfJlf; = .-
COS
i +
■- .-] = - COS (ft), f- -1 ψ )
ist. Der Wechselanteil pi(t)\s\ somit eliminiert.
Da der Gleichanteil P0 über längere Zeit gesehen
nicht als konstant angenommen werden kann und er j-,
außerdem digitalisiert ist. verwenden wie nachfolgend für ihn die Bezeichnung PnftJ, wobei ; ganzzahlige
Werte 1. 2. 3 .... m annehmen kann. Der am Ausgang des
ersten Addiergliedes 4 erscheinende Digitalwert P0(I1)
wird mit Hilfe des zweiten Addiergliedes 8 zum bereits vorhandenen Inhalt des η Bit-Akkumulators 6 addiert,
so daß an dessen Ausgang der kumulierte digitale Meßwert
/i,
erscheint. Bedingung dafür ist, daß zu Beginn der Messung der Inhalt des Akkumulators 6 auf Null w
zurückgestellt wurde, was mit Hilfe des auf den Rückstelleingang 3 gegebenen Startsignals Cgeschieht.
Das Startsignal C wird z. B. durch eine in den Figuren nicht dargestellte Drucklaste ausgelöst, welche in an
sich bekannter Weise über eine Entprrüschaltung einen
monostabilen Multivibrator ansteuert, dessen Ausgang seinerseits den Rückstelleingang 3 speist. Das Ausgangssignal
des Akkumulators 6 dient einem nachgeschalteten Regelkreis als η-Bit-Sollwert F. Der Regelkreis
besteht aus dem Subtraktionsglied 10, welches die bo
(n+O-Bit-Sollwert/Istwert-Differenz Δ bildet, dem
dritten Addierglied 11, dem ersten D/A-Wandler 12, dem spannungsgesteuerten Oszillator 14 und dem
Zähler 15. Der letztere liefert an seinem Ausgang den n-Bit-Istwert G. Im dritten Addierglied 11 wird zur b=j
('/j-rl)-Bii-SoiIwert/Istwert-Differen2 Δ der beliebige
digitale f/?-t-l)-Bit-Multiplikationswert E addiert und
der Summenwert (Δ + Ε) anschließend im ersten D/A-Wandler 12 in einen proportionalen Analogwert
II—k\ ■ I ■ (A+ E) umgewandelt. / ist die Speisespannung
des ersten D/A-Wandlers 12, welche vom
Analog-Aiisgang des zweiten D/A-Wandlers 13 geliefert
wird. Der Frequenz/Spannungs-Wandler 7 wandelt die Digitalisicrungsfreiuenz /Odes Uhrensignals Sum in
ein proportionales Ausgangssignal k; ■ /ö. welches dem
zweiten D/A-Wandler 13 als Speisespannung dient, und da dessen Digital-Eingang mit dem Meßwert Ρο(ι,)
gespeist wird, erhält man an seinem Analog-Ausgang den Wert
J= Ic2 ■ k} ·/„ · P0U1).
Es gilt dann
Es gilt dann
/Z=Ar1 ■ Ar2- k} -Z0-(A + E)P0U1).
Das Ausgangssignal H des ersten D/A-Wandlers 12 steuert den spannungsgesteuerten Oszillator It, dessen
Ausgangsfrequenz/j demnach gleich
A4 · H= A-, · A-, ■ A-, · A4 -Z0-(A + E)- P0U1)
= K-Zn-(A + E)- P0U.)
= K-Zn-(A + E)- P0U.)
ist mit,
Λ2 * Λ3 * Λ4.
Die Frequenz/, ist zugleich auch die Frequenz des Ausgangssignals D des Spannungs/Frequenz-Wandlers,
dessen Impulse im Zähler 15 gezählt werden, so daß an dessen Ausgang der Summenwert
K-Zo (A+ E)
erscheint, welcher dem Regelkreis wie bereits erwähnt als Istwert G zugeführt wird. Zu bemerken ist, daß im
eingeschwungenen Zustand die Sollwer!/Islwerl-Differenz Λ gleich Null ist, also Sollwert = Istwei t und somit
folgende Gleichungen gelten:
Λ · £ · Σ'ΌΟ,) bzw. K- Ε=\
ι- I
Damit ist/2 =/,, · PnU,).
Der Spannungs/Frequenz-Wandler kann demnach zuerst einmal als solcher verwendet werden und den
digitalen Meßwert Pn(U) in eine ihm proportionale
höhere Frequenz /j umwandeln oder andererseits als Frequenz-Wandler benutzt werden, um die Digitalisierungsfrequenz
f,, in eine ihr proportionale höhere Frequenz Λ umzuwandeln.
n't. k'. k, i'tVta k\ fi!"d kcriStäP.ie Prooori'fin^lfnktoroii
welche den ersten D/A- Wandler 12 bzw. den Frequenz/
Spannungswandler 7 bzw. den zweiten D/A-Wandler 13 bzw. den spannungsgesteuerten Oszillator 14
kennzeichnen.
Der Akkumulator 6 und der Zähler 15 sind im Grunde
genommen zwei /'-Bit-Speicher, welche asynchron
miteinander betrieben werden, d. h. es besteht meistens ein kleiner zeitlicher Unterschied zwischen dem
Umschalten cn es Rit dei einen und dem Umschalten
des gleichen .it des anderen Speichers. Da die Anzahl
Bit η gegeben ist. ist die Kapazität dieser beiden Spei1 ier begrenzt und sn>
laufen früher oder später über. Aus dem obenerwähnten Grund ist dieser
Überlauf asynchron. Das heißt, kurz nach dem Überlaufen des einen der beiden Speicher enthält dieser
das n-Bit- Wort 0 ... 000. während der andere noch das /7-Bit-Wort 1 ... 111 enthält. Kurzzeitig ist demnach die
Sollwert/Istwert-Differenz anormal groß. Um dieses zu vermeiden, fügt man dem n-Bit-Sollwert Fmit Hilfe des
ersten D-Flip-Flops 17 der Synchronisierschaltung 9 und dem n-Bit-lstwert C mit Hilfe des zweiten
D-Flip-Flops 18 der Synchronisierschaltung 9 je ein (n-V l)-tes Bit hinzu. Normalerweise sind beide D-F'lop-Flops 17 und 18 auf Null zurückgestellt, d.h. das
(n + I )-te Bit des Soll- und des Istwertes ist dauernd Null
und demnach nicht in Betrieb. Beim Überlaufen eines der beiden Speicher Akkumulator 6 oder Zähler 15 -,
schaltet die negative Flanke des MSB (»Most Significant Bit«) des zugehörigen n-Bit-Ausgangssignals über einen
Inverter 20 bzw. 21 der Synchronisierschaltung 9, welcher die positive in eine negative Flanke umwandelt,
das zugehörigeD-Flip-Flop 17 bzw. 18 auf logisch »I«.
Das entsprechende (n+ I)-Bit-Wort wird demnach 10 .. 000, während das entsprechende (n+ I)-Bit-Wort des
noch nicht überlaufenen Speichers den Wert 01 ... 111
beibehält. Die Sollwert/Istwert-Differenz bleibt demnach klein. Erst wenn etwas später auch der andere
Speicher über'äuft, d. h. wenn das MSB seines n-Bit-Ausgangssignals Null wird und demnach beide
MSB der n-Bit-Wörter gleichzeitig Null sind und das Aiisgangssignal des NOR-Gattcrs 19 der Synehronisierschaltung
9 logisch »1« wird, wird das auf logisch »I« geschaltete D-Flip-Flop 17 bzw. 18 wieder auf Null
zurückgestellt, so daß der (n+ I)-Bit-Sollwert unc. der
(n+ I)-Bit-Ktwert gleichzeitig den Wert 0 anner inen
und damit kurzzeitig Synchronismus des MSB hergestellt wird. Die Sollwert/Istwert Diffei enz I:'. in diesem
Augenblic' wie gewünsd ■ '.lein wie vor d:r
Synchronisierung.
Die I unktionen der drei AüUierglieder 4,8 und I !,des
Subirakiionsgliedes 10, des Akkumulators 6 und des Phasenschiebers 5, falls dieser mittels eines Speichers
realisiert wurde, können von einem einzigen Mikrocomputer übernommer, werden.
Hierzu 2 Blatt Zeichnungen
Claims (10)
1. Meßwert/Frequenz-Wandler zur schnellen,
unversögerten Verarbeitung eines eine Digitalisierungsfrequenz fo besitzenden digitalen Meßwertes,
dadurch gekennzeichnet, daß ein Regelkreis, dessen Sollwert gleich dem verarbeiteten
Meßwert (F) ist, mindestens ein Subtraktionsglied (10) zur Bildung einer Sollwert/Istwert-Differenz
(Δ), ein Differenz-Addierglied (11) zur Addition eines
Multiplikationswertes (E), einen ersten D/A-Wandler (12) zur Erzeugung eines dem Summenwert aus
Sollwert/Istwert-Differenz (4) und Multiplikationswert (E) proportionalen Analogwertes (HX einen
spannungsgesteuerten Oszillator (14) zur Erzeugung einer gegenüber der Digitalisierungsfrequenz /0
erhöhten und dem aufbereiteten Meßwert (F) proportionalen Ausgangsfrequenz /2 des Meßwert/
Frequenz-Wandlers und einen Zähler 15) zum Ableiten uts einzigen Istwertes (G)des Regelkreises
von dieser Ausgangsfrequenz /~ aufweist.
2. Meßwert/Frequenz-Wandler nach Anspruch 1,
dadurch gekennzeichnet, daß ein Phasenschieber (S) und ein erstes Addierglied (4) den Wechselanteil des
Meßwertes eliminieren und so angeordnet sind, daß das Addierglied (4) die Summe aus dem Digital-Meßwert und dem um eine halbe Periode des
Wechselanteils zeitverschobenen Digital-Meßwert bildet
3. Meßwert/Frequenz-Wandler nach Anspruch 2, dadurch gekennzeichnet, daß der Phasenschieber (5)
einen Speicher aufweist
4. Meßwert/Frequenz-Wandler nach Anspruch 2
oder 3, dadurch gekennzeichnet, daß seine Ausgangsfrequenz f2 sowohl de..) Gleichanteil des
Meßwertes als auch der Digitalisierungsfrequenz /0
proportional ist
5. Meßwert/Frequenz-Wandler nach einem der
Ansprüche 2 bis 4, dadurch gekennzeichnet daß der Sollwert aus dem mit Hilfe eines zweiten Addiergliedes (8) in einem Akkumulator (6) gespeicherten
Gleichanteil des Meßwertes besteht
6. Meßwert/Frequenz-Wandler nach Anspruch 5,
dadurch gekennzeichnet, daß das Überlaufen des Akkumulators (6) und des Zählers (15) mit Hilfe
einer Synchronisierschaltung (9) und je eines (n+\)-ten Bit synchronisiert ist, wobei π die
Wortlänge des digitalen Meßwertes darstellt.
7. Meßwert/Frequenz-Wandler nach Anspruch 6, so
dadurch gekennzeichnet, daß die Synchronisierschaltung (9) aus mindestens zwei D-Flip-Flops (17,
18) besteht
8. Meßwert/Frequenz-Wandler nach einem der Ansprüche 2 bis 7, dadurch gekennzeichnet, daß der ss
Meßwert, nach Eliminierung des Wechselanteils, noch zusätzlich über einen zweiten D/A-Wandler
(13) den ersten D/A-Wandler (12) speist.
9. Meßwert/Frequenz-Wandler nach Anspruch 8,
dadurch gekennzeichnet, daß ein Frequenz/Span- &o
nungs-Wandler (7) den zweiten D/A-Wandler (13) mit einer der Digitalisierungsfrequenz /Ό proportionalen Speisespannung speist.
10. Meßwert/Frequenz-Wandler nach einem der
Ansprüche 5 bis 9, dadurch gekennzeichnet, daß ein Mikrocomputer die Funktion des ersten Addiergliedes (4), des zweiten Addiergliedes (8), des Differenz-Addiergliedes (11), des Subtraktionsgliedes (10), des
Akkumulators (6) und des Phasenschiebers (5) übernimmt
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CH683280A CH652214A5 (en) | 1980-09-11 | 1980-09-11 | Digital voltage-frequency converter for the fast, undelayed processing of measurement values |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE3036787A1 DE3036787A1 (de) | 1982-05-19 |
| DE3036787C2 true DE3036787C2 (de) | 1983-06-30 |
Family
ID=4315725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19803036787 Expired DE3036787C2 (de) | 1980-09-11 | 1980-09-30 | Meßwert/Frequenz-Wandler zur schnellen, unverzögerten Meßwertverarbeitung |
Country Status (2)
| Country | Link |
|---|---|
| CH (1) | CH652214A5 (de) |
| DE (1) | DE3036787C2 (de) |
-
1980
- 1980-09-11 CH CH683280A patent/CH652214A5/de not_active IP Right Cessation
- 1980-09-30 DE DE19803036787 patent/DE3036787C2/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| CH652214A5 (en) | 1985-10-31 |
| DE3036787A1 (de) | 1982-05-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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| D2 | Grant after examination | ||
| 8364 | No opposition during term of opposition | ||
| 8320 | Willingness to grant licences declared (paragraph 23) | ||
| 8339 | Ceased/non-payment of the annual fee |