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Digitaler Spannungs/Frequenz-Wandler zur schnellen unverzögerten
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Messwertverarbeitung
Digitaler Spannungs/Frequenz-Wandler
zur schnellen unverzögerten Messwertverarbei tung Anwendungsgebiet und Zweck Die
Erfindung bezieht sich auf einen digitalen Spannungs/Frequenz-Wandler zur schnellen,
- unverzögerten Messwertverarbei tung.
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Solch ein Spannungs/Frequenz-Wandler ist.z.B. Teil eines Elektrizi
täts-Prüfzählers einer Zäh lerprüfeinrichtung, bei welchem ein digitalisierter Wert
der verbrauchten Energie in eine proportionale Frequenz umgewandelt wird.
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Stand der Technik Bekannt sind, wie in "Messung elektrischer Energie
und Wirkleistung mittels Abtastung und digitaler Messwertverarbeitung", W. Papiernik,
Technisches Messen atm, 1978, Heft 12, Seite 437 bis 442 beschrieben, digitale elektrische
Energie- und Leistungs-Messsysteme, bei welchen die Anzahl Ueberläufe eines Akkumustators
ein Mass ist für die aufgenommene bzw. abgegebene Energie.
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In Prüfeinrichtungen sind die Nachteile einer solchen Methode: - Das
relativ langsame Zählen der Ueberläufe mittels elektromechanischer Impulszähler
- Die Erzielung eines genauen Messresultates nur am Ende einer ganzzahligen zu i
gen Anzahl von Wechselspannungs-Perioden einer immer vorhandenen überlagerten Wechselspannung
der Frequenz 2f, wenn f die Frequenz des Wechselspannungsnetzes ist, dessen Energieanlieferung
gemessen wird.
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Solch eine Messverarbeitungsmethode ist daher für Prüfzähler ungeeignet,
da man beim Prüfen ein schnelles, unverzögertes und vom Augenblick des Prüfens unabhängiges
Messresultat benötigt.
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Bekannt und für diesen Zweck verwendbar sind ebenfalls als Frequenz-Wandler
bezeichnete "Phase-Locked Loop"-Schaltungen (PLL), wie z.B. in "Der Phasenregelkreis",
K.H. Müller, Internationale Elektronische Rundschau, 1971, Heft 8, Seite 191 bis
195 beschrieben Der Nachteil solcher Phasenregelkreise ist eine immer vorhandene,
für Prüfzähler unzulässige Verzögerung der Messwert-Umwandlung und eine hier ungenügende
Dynamik. Ausserdem erfolgt der Phasenvergleich bei Niederfrequenz und ist dementsprechend
langsam.
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Aufgabe und Lösung Der Erfindung liegt die Aufgabe zugrunde, -bekannte
Messungenau i gkei ten von in Analog-Technik ausgeführten Spannungs/Frequenz-Wandlern
durch Verwendung der Digital-Technik zu minimalisieren und auf die Messungenauigkeiten
des Analogteils von Analog/Digital-Wand lern und vorausgehenden Schaltungen zu beschränken.
Dabei muss die Messwertverarbeitung selbstprüfbar sein, sollen die erwähnten Nachteile
vermieden werden und ist eine schnelle, unverzögerte Messwertverarbeitung zu ermöglichen.
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Diese Aufgabe wird erfindungsgemäss durch die im Kennzeichen des Patentanspruchs
1 angegebenen Merkmale gelöst.
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Scha ltungsbeschrei bung Ein Ausführungsbeispiel der Erfindung ist
in der Zeichnung dargestellt und wird im folgenden näher beschrieben.
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Es zeigen: Fig. 1 ein elektrisches Schaltbild eines Spannungs/ Frequenz-Wandlers
und Fig. 2 ein elektrisches Schaltbild einer Synchronisierscha Itung.
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Der Spannungs/Frequenz-Wand 1er nach der Fig. 1 besitzt einen n-Bit
Dateneingang 1, einen einpoligen Uhreneingang 2 und einen
einpoligen
Rückstelleingang 3. Ein digitaler n-Bit Eingangsmesswert A erreicht über den Dateneingang
1 einen ersten Eingang eines ersten Addiergliedes 4 und den Eingang eines Phasenschiebers
5. Ein Uhrensignal B speist einpolig über den Uhreneingang 2 den Schreib-Eingang
eines n-Bit Akkumulators 6 und den Eingang eines Frequenz/Spannungs-Wandlers 7.
Ein Startsignal C steuert den Rückstelleingang 3, welcher mit dem "Clear"-Eingang
des Akkumulators 6 verbunden ist.
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Der Spannungs/Frequenz-Wandler enthält ausserdem noch ein zweites
Addierglied 8, eine Synchronisierschaltung 9, ein Subtraktionsglied 10, ein drittes
Addierglied 11, einen ersten D/A-Wandler (d.h. Digita 1/Analog-Wand 1er) 12, einen
zweiten D/A-Wandler 13, einen spannungsgesteuerten Oszillator (VCO) 14, einen Zähler
15 und einen einpoligen Ausgang 16 mit dem Ausgangssignal D. An einem ersten (n
+ 1)-Bit Eingang des dritten Addiergliedes 11 liegt ein beliebiger, konstanter oder
variabler, digitaler Multiplikationswert E.
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Mit je einem n-Bit Datenbus sind verbunden: - der Ausgang des Phasenschiebers
5 mit einem zweiten Eingang des ersten Addiergliedes 4, - der Ausgang des ersten
Addiergliedes 4 mit dem Digital-Eingang des zweiten D/A-Wandlers 13 und einem ersten
Eingang des zweiten Addiergliedes 8, - der Ausgang des zweiten Addiergliedes 8 mit
dem Eingang des Akkumulators 6, - der Ausgang des Akkumulators 6 mit einem zweiten
Eingang des zweiten Addiergliedes 8 und den n niedrigstwertigen Klemmen eines ersten
Einganges des Subtraktionsgliedes 10 und - der Ausgang des Zählers 15 mit den n
niedrigstwertigen Klemmen eines zweiten Einganges des Subtraktionsgliedes 10.
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Mit je einem (n + 1)-Bit Datenbus sind verbunden: - der Ausgang des
Subtraktionsgliedes 10 mit einem zweiten Eingang des dritten Addiergliedes 11 und
- der Ausgang des dritten Addiergliedes 11 mit dem Digital-Eingang des ersten D/A-Wandlers
12.
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Der einpolige Ausgang des Frequenz/Spannungs-Wandlers 7 speist den
Speiseeingang des zweiten D/A-Wandlers 13, dessen einpoliger Analog-Ausgang den
Speiseeingang des ersten D/A-Wandlers 12 und dessen einpoliger Analog-Ausgang wiederum
den Steuereingang des spannungsgesteuerten Oszillators 14. Der Ausgang des letzteren
ist seinerseits mit dem Ausgang 16 des Spannungs/Frequenz-Wandlers und dem Uhreneingang
des Zählers 15 einpolig verbunden.
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Der Ausgang des Akkumulators 6 mit dem höchsten Bit-Wert (MSB = "Most
significant bit") speist zusätzlich einpolig einen ersten Eingang der Synchronisierschaltung
9, während der Ausgang des Zählers 15 mit dem höchsten Bit-Wert zusätzlich einpolig
mit einem zweiten Eingang der Synchronisierschaltung 9 verbunden ist. Ein erster
Ausgang der Synchronisierschaltung 9 ist durchgeschaltet auf die (n + 1)-te, höchstwertigste
Klemme des ersten Einganges- des Subtraktionsgliedes 10, während ein zweiter Ausgang
der Synchronisierschaltung 9 auf die (n + 1)-te, höchstwertigste Klemme des zweiten
Einganges des Subtraktionsgliedes 10 geführt ist.
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In der Fig. 2 enthält die Synchronisierschaltung 9 einen ersten D-Flip
Flop 17, einen zweiten D-Flip Flop 18, ein zwet Eingänge aufweisendes NOR-Gatter
19, einen ersten Inverter 20 und einen zweiten Inverter 21.
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Der erste Eingang der Synchronisierschaltung 9 ist verbunden mit dem
Eingang des ersten Inverters 20 und einem ersten Eingang des NOR-Gatters 19. Der
zweite Eingang der Synchronisier-
schaltung 9 ist durchgeschaltet
auf den Eingang des zweiten Inverters 21 und den zweiten Eingang des NOR-Gatters
19. Der Ausgang des NOR-Gatters 19 steuert den "Reset"-Eingang R1 des ersen Flip
Flop 17 und den "Reset"-Eingang R2 des zweiten Flip Flop 18, der Ausgang des ersten
Inverters 20 den "Clock"-Eingang C1 des ersten Flip Flop 17, und der Ausgang des
zweiten Inverters 21 den "Clock"-Eingang C2 des zweiten Flip Flop 18.
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Der nicht-invertierte Ausgang Q1 des ersten Flip Flop 17 ist auf den
ersten und der nicht-invertierte Ausgang Q2 des zweiten Flip Flop 18 auf den zweiten
Ausgang der Synchronisierschaltung 9 geführt. Die D-Eingänge der beiden D-Flip Flop
sind mit logisch "1" verbunden.
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Funktionsbeschreibung Ein Analog-Messwert p(t) besteht oft aus einem
Gleichspannungsanteil P und einem Wechselspannungsanteil p1 (t), welcher im 0 Idealfall
nur eine einzige Frequenzkompon,ente p1(t) = p1.cos (#1 t t#1) mit der Frquenz f1
=@1/2@, der Phase @1 und der Amplitude P1 enthält.
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Ein solcher Fall tritt z.B. auf bei der Messung einer Wechselstrom-Augenblickslelstung
p(t) = u(t).i(t), wobei i(t) den verbrauchten Wechselstrom und u(t) die elektrische
Wechselspannung darstellen.
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Es gelten: u(t) = U.cos # t, 1(t) =I.cos(#t +#), p(t) =u.cos#t.I.cos(#t
+ #) = (1/2) U.I. [cos# + cos(2#t +# =po +p1.cos (#1t +#1), po =(1/2)U.I.cos#, P1
= (1/2)U.I, #1 = 2# d.h. fl = 2f oder f1 = 100 Hz, falls f die Netzfrequenz 50 Hz
ist,
Dabei sind U und I die Amplituden der Wechselspannung bzw.
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des verbrauchten Wechselstromes, X = 2xf die Kreisfrequenz und ç die
Spannungs/Strom-Phasendifferenz des Wechselstromes.
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Der Analog-Messwert p(t) wird mit einer Digitalisierungsfrequenz f
in an sich bekannter und in der Fig. 1 nicht dargestellter 0 Art und Weise - siehe
z.B. den erwähnten Aufsatz in atm von W. Papiernik - in einen gleichwertigen n-Bit
Digital-Messwert umgewandelt und sein halber Wert als digitaler n-Bit Eingangsmesswert
A dem Dateneingang des in der Fig. 1 dargestellten Spannungs/Frequenz-Wand lers
zugeführt. Die Dauer T eines einzelo nen digitalen Eingangsmesswertes A beträgt
demnach höchstens T = 1/f . Das zum Digitalisieren benötigte rechteckige Uhrensignal
wird leicht verzögert als Uhrensignal B dem Uhreneingang 2 des Spannungs/Frequenz-Wandlers
zugeleitet. Ist die Digitalisierungsfrequenz f konstant, kann der Frequenz/Spannungs-Wandler
0 7 durch eine konstante Spannungsquelle ersetzt werden.
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Da nur der Gleichspannungsanteil P von Interesse ist, wird der 0 störende
Wechselspannungsanteil p1 (t) eliminiert, indem der Digital-Messwert A im Phasenschieber
5 um 1800 phasenverschoben, d.h. um T1 /2 = 1/2ft zeitverzögert und anschliessend
im ersten Addierglied 4 wieder zum ursprünglichen Digital-Messwert A addiert wird.
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Der Phasenschieber 5 besteht z.B. aus einem Speicher, in welchem fortlaufend
die verschiedenen Werte des Digital-Messwertes A abgespeichert werden. Im Augenblick
t2 werden dann die im Augenblick t1 = t2 - T1/2 gültig gewesenen und im Phasenschieber
5 abgespeicherten Digital-Messwerte A abgerufen und, wie bereits erwähnt, im ersten
Addierglied 4 zu dem anstehenden Digital-Messwert A des Augenblicks t2 addiert.
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Unter der Annahme, dass während der sehr kurzen Zeit T1/2 in der Grössenordnung
von 1/100 Hz = 10 ms der Gleichspannungsanteil P und die Amplitude P1 des Wechselspannungsanteils
0 Pl(t) sich praktisch kaum ändern und als konstant angenommen werden können, erhält
man im Augenblick t2 für das erste Addierglied 4 ein Ausgangssignal:
P(t2)/2
+ P(t1)/2
| po/2 +[p1 cos (#1t2 =#1)]/2 +po/2 +[p1 cos (#1t1 +#1)]/2 |
| o P cos (#1t2 +cp) + cos [w1<t2 - T1/2) + #1]} /2 = |
| po +p1{cos (#1t2 +#1) + cos [(#1t2 +#1) -# ]}/2 =po, |
da ja #1T1/2 = 2#f1 /2f1 =# und cos [(#1t2 +#1) -- cos (#1t2 + 1 ist. Der Wechselspannungsanteil
p1(t) ist somit eliminiert.
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Da der Gleichspannungsanteil P über längere Zeit gesehen nicht 0 als
konstant angenommen werden kann und er ausserdem digitalisiert ist, verwenden wir
nachfolgend für ihn die Bezeichnung Po(ti)> wobei i ganzzahlige Werte 1, 2, 3
, m annehmen kann. Der am Ausgang des ersten Addiergliedes 4 erscheinende Digitalwert
Po(ti) wird mit Hilfe des zweiten Addiergliedes 8 zum bereits vorhandenen Inhalt
des n-Bit Akkumulators 6 addiert, so dass an dessen Ausgang der kumulierte digitale
Messwert
erscheint. Bedingung dafür ist, dass zu Beginn der Messung der Inhalt des Akkumulators
6 auf Null zurückgestellt wurde, was mit Hilfe des auf den Rückstelleingang 3 gegebenen
Startsignals C geschieht. Das Startsignal C wird z.B.
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durch eine in den Figuren nicht dargestellte Drucktaste ausgelöst,
welche in an sich bekannter Weise über eine Entprellschaltung einen monostabilen
Multivibrator ansteuert, dessen Ausgang seinerseits den Rückstelleingang 3 speist.
Das Ausgangsslgnal des Akkumulators 6 dient einem nachgeschalteten Regelkreis als
n-Bit Sollwert F. Der Regelkreis besteht aus dem Subtraktionsglied 10, welches die
(n + 1)-Bit Sollwert/istwert-Differeni A bildet, dem dritten Adierglied 11, dem
ersten D/A-Wandler 12, dem spannungsgesteuerten Oszillator 14 und dem Zähler 15.
Der letztere liefert an seinem Ausgang den n-Bit Istwert G. Im dritten Addierglied
11 wird zur (n + 1)-Bit Sollwert/lstwert-
Differenz h der beliebige
digitale (n + 1)-Bit Multiplikationswert E addiert und der Summenwert (E + E) anschliessend
im ersten D/A-Wandler 12 in einen proportionalen Analogwert H = k 1. (# + E) umgewandelt.
J ist die Speisespannung des ersten D/A-Wandlers 12, welche vom Analog-Ausgang des
zweiten D/A-Wandlers 13 geliefert wird. Der Frequenz/Spannungs-Wandler 7 wandelt
die Digitalisierungsfrequenz f des Uhrensignals B um in 0 ein proportionales Ausgangssignal
k2 . fo, welches dem zweiten D/A-Wandler 13 als Speisespannung dient, und da dessen
Digital-Eingang mit dem Messwert po(ti) gespeist wird, erhält man an seinem Analog-Ausgang
den Wert J = k2.k3.fo.po(t1). Es gilt dann H = k1.k2.k3.fo. (# + E).po(ti). Das
Ausgangssignal H des ersten D/A-Wandlers 12 steuert den spannungsgesteuerten Oszillator
14, dessen Ausgangsfrequenz f2 demnach gleich k4.H =k1.k2.k3.k4.fo.(# +E).po(t1)
=k.fo.(# +E).po(t1) ist, mit K = k1.k2.k3.k4. Die Frequenz 2 ist zugleich auch die
Frequenz des Ausgangssignals D des Spannungs/Frequenz-Wandlers, dessen Impulse im
Zähler 15 gezählt werden, so dass an dessen Ausgang der Summenwert
erscheint, welcher dem Regelkreis wie bereits erwähnt als Istwert G zugeführt wird.
Zu bemerken ist, dass im eingeschwungenen Zustand die Sollwert/Istwert-Differenz
h gleich Null ist, also Sollwert = Istwert, und somit folgende Gleichungen gelten:
Damit ist f2 =fo.po(t1).
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Der Spannungs/Frequenz-Wandler kann demnach zuerst einmal als solcher
verwendet werden und den digitalen Messwert Po(ti)
in eine ihm
proportionale höhere Frequenz f2 umwandeln oder andererseits als Frequenz-Wandler
benutzt werden, um die Digitalisierungsfrequenz f in eine ihr proportionale höhere
Frequenz 0 f2 umzuwandeln.
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k1,k2,k3 und k4 sind konstante Proportionalfaktoren, welche den ersten
D/A-Wandler 12 bzw. den Frequenz/Spannungs -Wandler 7 bzw. den zweiten D/A-Wandler
13 bzw. den spannungsgesteuerten Oszillator 14 kennzeichnen.
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Der Akkumulator 6 und der Zähler 15 sind im Grunde genommen zwei n-Bit
Speicher, welche asynchron miteinander betrieben werden, d.h. es besteht meistens
ein kleiner zeitlicher Unterschied zwischen dem Umschalten eines Bit des einen und
dem Umschalten des gleichen Bit des anderen Speichers. Da die Anzahl Bit n gegeben
ist, ist die Kapazität dieser beiden Speicher begrenzt und sie laufen früher oder
später über. Aus dem obenerwähnten Grund ist dieser Ueberlauf asynchron. Das heisst,
kurz nach dem Ueberlaufen des einen der beiden Speicher enthält dieser das n-Bit
Wort 0....000, während der andere noch das n-Bit Wort 1....111 enthält. Kurzzeitig
ist demnach die Sollwert/Istwert-Differenz anormal gross. Um dieses zu vermeiden,
fügt man dem n-Bit Sollwert F mit Hilfe des ersten D-Flip Flop 17 der Synchronisierschaltung
9 und dem n-Bit Istwert G mit Hilfe des zweiten D-Flip Flop 18 der Synchronisierschaltung
9 je ein (n + 1)-tes Bit hinzu. Normalerweise sind beide D-Flip Flop 17 und 18 auf
Null zurückgestellt, d.h. das (n + 1 )-te Bit des Soll- und des Istwertes ist dauernd
Null und demnach nicht in Betrieb. Beim Ueberlaufen eines der beiden Speicher -
Akkumulator 6 oder Zähler 15 -, schaltet die negative Flanke des MSB ("Most Significant
Bit") des zugehörigen n-Bit Ausgangssignals über einen Inverter 20 bzw. 21 der Synchronisierschaltung
9, welcher die positive in eine negative Flanke umwandelt, den zugehörigen D-FLip
Flop 17 bzw. 18 auf logisch "1". Das entsprechende (n + 1)-Bit Wort wird demnach
10....000, während das entsprechende (n + 1)Bit Wort des noch nicht überlaufenen
Speichers den Wert Ol . 111
beibehält. Die Sollwert/Istwert-Differenz
bleibt demnach klein.
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Erst wenn etwas später auch der andere Speicher überläuft, d. h.
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wenn das MSB seines n-Bit Ausgangssignals Null wird und demnach beide
MSB der n-Bit Wörter gleichzeitig Null sind und das Ausgangssignal des NOR-Gatters
19 der Syflchronisierschaltung 9 logisch "1" wird, wird der auf logisch "1" geschaltete
D-Flip Flop 17 bzw. 18 wieder auf Null zurückgestellt, so dass der (n + 1)-Bit Sollwert
und der (n + 1)-Bit Istwert gleichzeitig den Wert 0 annehmen und damit kurzzeitig
Synchronismus des MSB hergestellt wird. Die Sollwert/Istwert-Differenz ist in diesem
Augenblick wie gewünscht gleich klein wie vor der Synchronisierung.
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Die Funktionen der drei Addierglieder 4, 8 und 11, des Subtraktionsgliedes
10, des Akkumulators 6 und des Phasenschiebers 5, falls dieser mittels eines Speichers
realisiert wurde, können von einem einzigen Mikrocomputer übernommen werden.