DE3017502A1 - Verfahren zur herstellung von monolithischen halbleiterbauelementen - Google Patents

Verfahren zur herstellung von monolithischen halbleiterbauelementen

Info

Publication number
DE3017502A1
DE3017502A1 DE19803017502 DE3017502A DE3017502A1 DE 3017502 A1 DE3017502 A1 DE 3017502A1 DE 19803017502 DE19803017502 DE 19803017502 DE 3017502 A DE3017502 A DE 3017502A DE 3017502 A1 DE3017502 A1 DE 3017502A1
Authority
DE
Germany
Prior art keywords
components
substrate
semiconductor
orientation
devices
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19803017502
Other languages
English (en)
Other versions
DE3017502C2 (de
Inventor
John Francis Casey
Robert Leonard Vyne
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Motorola Solutions Inc
Original Assignee
Motorola Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Motorola Inc filed Critical Motorola Inc
Publication of DE3017502A1 publication Critical patent/DE3017502A1/de
Application granted granted Critical
Publication of DE3017502C2 publication Critical patent/DE3017502C2/de
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/973—Substrate orientation
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/982—Varying orientation of devices in array

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Description

Dipl.-Phys. O. E. Weber 1. D-8000 München 71
Patentanwalt Hofbrunnstraße 47
zugelassener Vertreter beim
Europäischen Patentamt Telefon: (089)7915050
Telegramm: monopolweber
Representative before the manchen
European Patent Office Telex: 05-212877
M 1282
Motorola Inc.
1303 East Algonquin Road
Schaumburg, 111. 60196
USA
Verfahren zur Herstellung von monolithischen Halbleiterbauelementen
030046/0901
Die Erfindung betrifft die Herstellung von monolithischen integrierten Schaltungen und insbesondere von Halbleiterbauelementen.
Es gibt monolithische integrierte Schaltungen, welche angepaßte Einrichtungen oder Bauelemente enthalten, seit vielen Jahren. Bei der Herstellung von angepaßten Einrichtungen oder Bauelementen haben sich verschiedene Methoden entwickelt. Da Halbleiter temperaturempfindlich sind, werden dort, wo bestimmte Bauelemente in der integrierten Schaltung besonders viel Wärme abführen, angepaßte Einrichtungen oder Bauteile auf Isothermen angeordnet. Dies läßt sich besonders einfach dadurch bewirken, daß die Einrichtung oder die Einrichtungen, bei welcher oder bei welchen die meiste Leistung verbraucht wird, symmetrisch in bezug auf eine Symmetrieachse des Halbleiter-Chips angeordnet wird bzw. angeordnet werden, welches die monolithische Schaltung enthält. In ähnlicher Weise werden diejenigen Bauteile, die angepaßt werden sollen, symmetrisch in bezug auf diese Achse angeordnet. Eine solche Vorgehensweise erweist sich auch zur Vermeidung einer weiteren Fehlanpassung als vorteilhaft, die daraus resultiert, daß Halbleiter gegen mechanische Spannungen empfindlich sind. Das monolithische Halbleiterelement wird im allgemeinen zusammengebaut und unter Verwendung von einem oder mehreren Materialien eingekapselt, wobei das Kapselungsmaterial nicht immer genau den gleichen Wärmeausdehnungskoeffizienten wie das Halbleitermaterial aufwist. Daher sind die mechanische Belastung und die mechanische Spannung im Halbleiterelement nicht an allen Punkten gleich. Wenn Jedoch Bauelemente, die aneinander angepaßt werden sollen, symmetrisch in
030046/0901
bezug auf eine Mittelachse des Halbleiterelementes mit einer regelmäßigen Form angeordnet werden, sollte eine Fehlanpassung elektrischer Eigenschaften auf Grund einer nicht homogenen mechanischen Spannungsbelastung auf ein Minimum gebracht werden.
Es ist üblich, integrierte Halbleiterschaltungen auf ein metallisches Trägerelement aufzubringen, indem eine harte eutektische Verbindung in Form eines Lötmittels verwendet wird. Wenn das Metallelement derart gewählt wird, daß eine gute Anpassung an den Wärmeausdehnungskoeffizienten des Siliciums erreicht wird, läßt sich die Spannung, die aus der Abkühlung nach dem Verbindungsvorgang auftritt, auf ein Minimum begrenzen. Dadurch wird der Spannungsunterschied zwischen einzelnen Bauteilen auf ein Minimum gebracht. Es wird zugleich das unter Umständen noch wichtigere Ergebnis erzielt, daß eine Lötermüdung des fertiggestellten Produktes vermieden wird, wenn es Wärmezyklen unterworfen wird. Die Verwendung einer Plastik-Einkapselung kann auch in homogene Spannungen hervorrufen, so daß dadurch eine elektrische Fehlanpassung entsteht· Bei angepaßten Einrichtungen, die eine Plastik-Einkapselung verwenden, haben sich Verschiebungen in der Parameter-Fehlanpassung ergeben, die bis zum dreifachen Wert größer sind«
Neuerdings hat die Suche nach preiswerten Einkapselungsmethoden dazu geführt, daß Alternativen zu dem thermisch angepaßten Metallträgerelement und zu den teueren Hartlotmaterialien in Betracht gezogen wurden, die dazu verwendet wurden, das Halbleiterelement darauf anzubringen. Bei dem Versuch, elektrisch angepaßte Einrichtungen zu erreichen, welche gemeinsam in einer monolithisch inte-
030046/0901
grierten Schaltung angeordnet sind, die mit einer alternativen Methode eingekapselt ist, hat sich gezeigt, daß nicht nur die Positionierung der anzupassenden Bauelemente in bezug auf eine geometrische Symmetrieachse des Halbleiterelementes, sondern auch die Orientierung dieser Einrichtungen in bezug auf die fundamentalen kristallographischen Achsen des Halbleiterelementes von Bedeutung ist.
Bei SiliciuawHalbleiterelementen ist es üblich, daß zwei kristallographische Orientierungen bisher dominiert haben. Bei solchen Einrichtungen, die ein Epitaxialwachstum eines Halbleiters auf einem Einkristall-Halbleitersubstrat erfordern, wird üblicherweise eine 111-Anordnung als kristallographische Anordnung verwendet, und zwar deshalb, weil einerseits diese Anordnung oder Orientierung für das Spitaxialwachstum günstig ist, so daß die Einrichtungen entlang natürlichen Spaltebenen getrennt werden können, und weil andererseits weniger Probleme bei den im homogenen Eindringen der metallischen Kontakteinrichtung in das Halbleiterelement auftreten. Andererseits wird eine 100-Orientierung meistens in MOS-Siliciumeinrichtungen verwendet, weil bestimmte günstige elektrische Eigenschaften damit verbunden sind, die mit dieser Orientierung verknüpft sind.
Unabhängig von der Hauptorientierung, die oben beschrieben wurden, wird im allgemeinen bisher der kristallographischen Orientierung der Einrichtungen oder Bauelemente in der bevorzugten Ebene keine Aufmerksamkeit gewidmet. Eine Ausnahme zu dieser allgemeinen Feststellung besteht bei der Herstellung von Druckübertragern, die oftmals eine Brückenkonfiguration verwenden, und zwar üblicherweise bei einem
030046/0901
100-Material, wobei der Unterschied in den Piezowiderstands-Koeffizienten für verschiedene Richtungen in der Ebene ausgenutzt wird. Die bisher veröffentlichten theoretischen Arbeiten, welche dieses Problem betreffen, lassen jedoch erkennen, daß der Piezowiderstands-Koeffizient in bezug auf die Position der Einrichtungen invariant sein sollte, die in der Einheit HI-Ebene angeordnet ist. Auf Grund dieser Analyse besteht keine Veranlassung, eine bestimmte kristallographische Orientierung für anzupassende Einrichtungen oder Bauelemente zu verwenden, die in der 111-Ebene angeordnet sind.
Zwei Hauptprobleme treten bei der Herstellung von angepaßten Einrichtungen oder Bauteilen auf: Das erste dieser Probleme besteht darin, daß die Streuung oder Standardabweichung der elektrischen Pehlanpassung so groß sein kann, daß es unwirtschaftlich ist, nur diejenigen Einrichtungen oder Bauteile auszuwählen, die eine Fehlanpassung innerhalb des gewünschten Bereiches haben, und die übrigen Einrichtungen oder Bauteile als Ausschuß auszuscheiden, da für entsprechende Produkte kaum ein Markt vorhanden ist. Eine Orientierung der Einrichtungen oder Bauteile entlang bestimmten kristallographischen Achsen, so daß ihre Spannungsempfindlichkeit, d.h. ihre Empfindlichkeit gegen mechanische Spannungen, auf ein Minimum gebracht wird, könnte zu einer verminderten Standardabweichung und somit zu einer Teillösung des Ausbeuteproblems führen. Eine weitere Möglichkeit, eine wirtschaftliche Herstellung von angepaßten Einrichtungen oder Bauteilen zu erreichen, besteht darin, das Bauteil mit der gewünschten Anpassung auf dem Halbleiterplättchen herzustellen und dann vor der Weiterverarbeitung oder dem endgültigen Zusammenbau und der Einkapselung eine Messung durchzuführen,
030046/0901
-y-h
um das Ausmaß der Fehlanpassung zu bestimmen. Es können dabei solche Bauteile, die den Bedingungen nicht entsprechen, markiert werden und ausgeschieden werden, während die Weiterverarbeitung beginnt oder auch zuvor. Diese Vorgehensweise ist jedoch nur dann wirtschaftlich, wenn die Fehlanpassung während der Weiterverarbeitung und insbesondere während der Einkapselung nur eine minimale Veränderung erfährt.
Die Erfindung bedient sich der Erkenntnis, daß das oben zuerst genannte Problem, nämlich die Standardabweichung der elektrischen Fehlanpassung, nicht wesentlich durch die Orientierung einer Einrichtung oder eines Bauteils in einer 111-Ebene beeinträchtigt wird. Dies bedeutet, die Streuung ist im wesentlichen von der Orientierung unabhängig, so daß kein bestimmter Vorteil darin zu sehen ist, eine vorgegebene kristallographische Orientierung zu verwenden, um eine möglichst große Anzahl von Einrichtungen oder Bauteilen zu erzeugen, die eine Anpassung innerhalb der gewünschten Toleranzen aufweisen. Es hat sich jedoch gemäß der Erfindung ergeben, daß in gewünschter Weise angepaßte Einrichtungen oder Bauteile, die in einer Spiegelsymmetrie in bezug auf eine 211-Ricbtung in eine 111-Ebene ausgerichtet sind, außerordentlich geringere Veränderungen dem Mittelwert der Verteilung aufweisen, wenn die Werte in der Plättchenform mit denjenigen Werten verglichen werden, die nach dem Zusammenbau und der Einkapselung ermittelt werden. Der Temperaturkoeffizient der Fehlanpassung ist auch stark vermindert. Die Verschiebung im Mittelwert der Verteilung wird für solche Einrichtungen außerordentlich viel günstiger, die keine optimale Orien-
030048/0901
tierung für den Fall aufweisen, daß die Einrichtungen oder Bauteile in einem thermisch nicht angepaßten Trägerelement angeordnet werden. Es ist in der Halbleiterindustrie üblich, einzelne geradlinige oder rechteckige Schaltungselemente parallel zu einer der Trennungslinien der endgültigen Anordnung auszurichten. Diese Linien liegen oft parallel oder senkrecht zu einer 1TO-Ebene, die auf" dem Siliciumkristall ausgebildet ist, aus welchem das Substrat geschnitten ist. Es ist unbestritten, daß eine statistisch unbedeutende Anzahl von Proben oder Exemplaren mit optimaler Orientierung bei einer integrierten Schaltung aus Siliciummaterial bisher zu beobachten war, und zwar im Vergleich zu einer Anordnung, wie sie gemäß der Erfindung erreichbar ist.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Herstellung einer angepaßten Halbleiter-Anordnung der eingangs näher genannten'Art zu schaffen, mit welchem eine besonders hohe Ausbeute von fertiggestellten, insbesondere eingekapselten integrierten Schaltungeanordnungen erreichbar ist, und zwar unter Einhaltung möglichst enger Fertigungstoleranzen.
Zur Lösung dieser Aufgabt dienen insbesondere die im Patentbegehren niedergelegten Merkmale.
Gemäß einer besonders bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens ist vorgesehen, daß eine Mehrzahl von Paaren von angepaßten Einrichtungen auf einer größeren Oberfläche des Substrats in der Weise gebildet werden, daß jedes Paar eine Spiegelsymmetrie um eine 211-Eichtung in der im wesentlichen in der 111-Ebene angeordneten Fläche aufweist.
030046/0901-
Die Erfindung wird nachfolgend beispielsweise anhand der Zeichnung beschrieben; in dieser zeigen:
Fig. 1 eine Darstellung der bevorzugten Ausrichtung der angepaßten Einrichtungen in bezug auf das HaIbleiterplättchen und
Fig. 2 eine teilweise fertiggestellte Halbleitereinrichtung, welche die in der gewünschten Weise ausgerichteten Einrichtungen enthält, wobei ein metallischer Halterungsbereich für das Halbleiterplättchen und die Befestigung dazwischen angeordnet sind.
Die Fig. 1 veranschaulicht ein Halbleitersubstrat, welches eine Anzahl von einzelnen integrierten Schaltungen enthält, welche Einrichtungen oder Bauelemente aufweist, die in derjenigen Richtung angeordnet sind oder ausgerichtet sind, wie es gemäß der Erfindung vorgesehen wird. In der Fig. 1 ist mit 100 das Halbleitersubstrat bezeichnet, welches zwei größere Flächen aufweist, die im wesentlichen mit der 111-Ebene koinzident sind. In dieser Draufsicht hat das Plättchen 100 eine kreisförmige Konfiguration, die dadurch zustandekommt, daß ein Halbleitermaterial verwendet wird, welches aus einer Schmelze gezogen wurde. Die Form ist willkürlich, und es kann grundsätzlich ein beliebiger Kristallherstellungsprozeß verwendet werden. Das Plättchen kann zusätzlich an seinem Umfang einen Orientierungs- oder Richtungsflachbereich aufweisen, um die Bestimmung der bevorzugten Richtung gemäß der Erfindung zu erleichtern. Die im wesentlichen rechteckigen Elemente 10 sind die einzelnen integrierten Schaltungen. Im Innenbereich der integrierten Schaltungen 10 sind als Beispiel einzelne Bauelementenpaare
030046/0901
1 und 2 oder 3 und 4 oder 5 und 6 dargestellt, die angepaßt werden sollen. In diesem Ausführungsbeispiel können die Bereiche 1 bis 6 p-Widerstände in einem n-Plättchen sein. Metallische Verbindungen mit den Halbleiterelementen 1 bis 4· sind im Bereich ihrer Enden vorgesehen. Die Bauelementenpaare 1 und 2 oder 3 und 4' sind derart angeordnet, daß eine Spiegelsynmdrrie um eine 211-Richtung in der Ebene des Substrats vorhanden ist, wie es in der Fig. 1 veranschaulicht ist. Gemäß der obigen Erläuterung sind die Einrichtungen oder Bauelemente auch in bezug auf eine geometrische Achse jedes einzelnen Bauelementes 10 der integrierten Schaltung symmetrisch ausgelegt.
Während die Fig. 1 einfache Widerstände zeigt, ist zu bemerken, daß die Erfindung auch bei allen Majoritätsträgern anwendbar ist und möglicherweise auch bei Minoritätsträgern· Beispielsweise könnten die Bauelemente 1 und 2 Feldeffekttransistoren oder Flächenfeldeffekttransistoren sein, bei denen die Gate-Anordnung für jedes Bauelementenpaar auch eine Spiegelsymmetrie um eine 211-Richtung in der Ebene des Substrats aufweist. Die einzelnen integrierten Schaltungen 10 haben ausgedehnte Metallbereiche, welche es ermöglichen, daß ein Kontakt hergestellt wird, nachdem die Fertigung abgeschlossen ist, und zwar nach einer permannenten Kontaktierung mit Hilfe von Drahtanschlüssen usw., wie es grundsätzlich bekannt ist.
Die Fig. 2 veranschaulicht eine der integrierten Halbleiterschaltungen 10, die auf dem Plättchen 100 in einer teilweise fertiggestellten Form angeordnet ist. Das Bauelement 30 ist ein Substrat, welche die Möglichkeit vorsieht, das Bauelement 10 anzuschließen, so daß dieses Bauelement und seine
030046/0901
externen Anschlüsse in einer gewünschten Lage gehalten und in geeigneter Weise eingekapselt werden können. Das Substrat 30 kann beispielsweise ein Metalleituügsrahmen oder in einer alternativen Ausführung ein anderes starres Material wie ein keramisches Material sein. Herkömmlicher- ■ weise wird das Bauelement 30 aus einem Metall gefertigt, welches einen Wärmeausdehnungskoeffizienten aufweist, der ähnlich ist wie das Halbleitermaterial, welches dazu verwendet wird, die integrierte Schaltung 10 herzustellen, obwohl solche Metalle die Tendenz zeigen, daß sie sehr teuer sind, so daß es wünschenswert wäre, die Möglichkeit zur Verfügung zu haben, andere Metalle zu benutzen, ohne daß eine gute thermische Anpassung an das Halbleitermaterial erforderlich wäre. Das Bauelement 10 wird an das Substrat 30 mit Hilfe eines Zwischenelementes 20 angebracht, welches beispielsweise ein Hartlot oder ein Weichlot oder ein Klebstoff wie ein Epoxymaterial sein könnte. Das Epoxymaterial könnte in geeigneter Weise geladen sein, um es in einen elektrisch leitenden Zustand zu versetzen, wenn eine elektrische Verbindung mit dem Halbleiterelement 10 erforderlich ist. Nachdem das Bauelement 10 auf das Substrat 30 aufgebracht ist und die erforderlichen elektrischen Anschlüsse hergestellt sind, wird die Einrichtung in geeigneter Weise eingekapselt, beispielsweise dadurch, daß eine metallische Umhüllung um das Substrat herum angebracht wird und damit verschweißt wird, während die Einkapselung auch dadurch geschehen kann, daß eine Glasabdichtung oder eine keramische Umhüllung bei einem keramischen Substrat 30 verwendet werden. Die Anordnung könnte auch so getroffen sein, daß sowohl das Bauelement 10 als auch das Substrat 30 mit einem geeigneten Material 4-0 wie einem (in teilweise weggebrochener Darstellung gezeichneten)
030046/0901
- y-
Epoxy-Plastikmaterial umgeben würden, welches dazu dient, die Einrichtung und die Bauelemente sowohl mechanisch zu stützen als auch gegen Verunreinigungen oder sonstige Beeinträchtigungen von außen abzuschirmen. Die in der Fig. dargestellte Anordnung neigt dazu, daß in das Halbleiterbauelement 10 mechanische Spannungen eingeführt werden, die zu einer elektrischen Fehlanpassung der Bauelemente 1 und 2 in soweit führen können, als die Spannungen nicht gleich sind. Gemäß den obigen Erläuterungen werden solche mechanischen Belastungen und Spannungen dadurch auf ein Minimum vermindert, daß die Bauelemente 1 und 2 symmetrisch auf das Halbleiterelement 10 aufgebracht werden. Die günstige Anordnung wird weiterhin dadurch gefordert, daß ein Substrat 30 ausgewählt wird, welches einen Wärmeausdehnungskoeffizienten aufweist, welcher demjenigen des Halbleitermatierials ähnlich ist. Es hat sich jedoch gezeigt, daß dann, wenn das Substrat 30 nicht eng an das Halbleitermaterial angepaßt ist oder auch dann, wenn die Anordnung in einem Plastikmaterial eingekapselt wird, welches in einem engen Kontakt mit dem Halbleiterbauelement 10 steht, Spannungen in den Oberflächen des Bauelementes 10 erzeugt werden, die zu einer elektrischen Fehlanpassung bei den Bauelementen 1 und 2 führen.
Um die Vorteile zu veranschaulichen, welche dadurch erreicht werden, daß die Bauelemente 1 und 2 spiegelsymmetrisch zu einer 211-Eichtung (nachfolgend auch als 211-Orientierung bezeichnet) angeordnet werden, und zwar im wesentlichen in einer 111-Ebene, werden unten Daten für Flächenfeldeffekttransistoren angegeben, die auf einem Halbleitermaterial hergestellt wurden, und zwar zusammen mit anderen Bauteilen, um einen integrierten Verstärker zu bilden. Daten für eine Spiegelsymmetrie um die zwei kristallographischen Richtungen
030046/0901
und eine Anzahl von verschiedenen Fertigungsmöglichkeiten werden angegeben. Diese Richtungen sind eine 211-Richtung nach der Fig. 1 und eine 110-Richtung in der Ebene des Substrats, ortogonal zu der erstgenannten 211-Richtung. Die elektrischen Parameter, welche als ein Maß der Anpassung der zwei Bauelemente verwendet werden, sind die Eingangsversatzspannung, welche derjenigen Spannung entspricht, die zwischen den beid.en Bauelementen angelegt werden muß, um den integrierten Verstärker abzugleichen.
TABELLE 1 x, mV einer
Parameter-Verteilung nach dem Zusammenbau bei -2,65
110-Orientierung der angepaßten Einrichtung <T, mV
Fertigungsverfahren -7,68 4,22
Kovar can, eutektische Verbindung >-4,00
!Legierung 42, Substratstreifen, eutek 0,168 5,5
tische Verbindung, Plastikkapselung >2,00
Keramiksubstrat, eutektische Verbindung 0,512
Kovar can, Wachsverbindung
Die Tabelle 1 zeigt die Ergebnisse von verschiedenen Fertigungsverfahren für angepaßte Bauteile, die um eine 110-Richtung herum angeordnet sind. Relativ gute Ergebnisse werden mit einem auch unter der Bezeichnung "Kovar can" bekannten Fertigungsverfahren erreicht, bei welchem eine eutektische Elementenverbindung verwendet wird, um die Bauelemente der integrierten Schaltung miteinander zu verbinden» Die Legierung 42 ist ein thermisch angepaßtes Metall, welches zur Herstellung von Leitungsrahmenstreifen verwendet wird, die sich für eine Plastikeinkapselung
030046/0901
eignen. Es dürfte erkennbar sein, daß diese Anordnung im Vergleich zu dem "Kovar can"-Verfahren zu weniger guten Ergebnissen führt. Die zunehmende Fehlanpassung ist offenbar in erster Linie auf die Plastikeinkapselung der Bauelemente zurückzuführen, da das Plastikmaterial selbst keine gute thermische Anpassung an Silicium liefert· Ein keramisches Substrat liefert Ergebnisse, die zwischen denjenigen liegen, die bei einer eutektischen Verbindung in einer Kovar-Umhüllung und einer Plastik-Umhüllung liegen. Es besteht eine systematische negative Verschiebung für alle Anordnungen mit eutektischer Umhüllung. Wenn das Silicium mit einer Kovar-Umhüllung mit Hilfe von Wachs verbunden wird, welches sehr gut formbar oder schmiegsam ist, werden ausgezeichnete Ergebnisse erreicht. Wachs ist jedoch kein sehr gut geeignetes Material zur Verwendung bei hohen Temperaturen, so daß damit direkte elektrische Verbindungen mit dem. Bauelement nicht herbeigeführt werden können.
TABELLE 2
Verschiebungen bei der gesamten Anordnung gegenüber ein
zelnen Bauelementen. 110-Orientierung		 χ, mV er, mV
Fertigungsverfahren 1,34
-2,65
-3,97 		4,67
4,22
1,38
Messung vor Zusammenbau
Messung nach Zusammenbau
Individuelle Veränderung der Ver
satzspannung		 -0,20
-2,76
-2,86		 4,58
1,79
Kovar can, Epoxyverbindung:
Messung vor Zusammenbau
Messung nach Zusammenbau
Individuelle Veränderung der Ver
satzspannung
030046/0901
- 1V-
nachqhreichtI
Um die Auswirkung der Verschiebung der Versatzspannung auf die gesamte Anordnung zu veranschaulichen, wurden die Ergebnisse einer Anzahl von integrierten Schaltungen mitgeteilt, die zunächst auf dem Plättchen gemessen wurden, wobei ihre individuellen Versatzspannungen aufgezeichnet wurden. Dieselben Bauelemente wurden dann nochmals bei zwei verschiedenen Fertigungsschritten durchgemessen, und die Ergebnisse sind in der Tabelle 2 zusammengefaßt. Es ist ersichtlich, daß ähnlich wie bei der Kovar-Umhüllung auch bei den Werten für die eutektische Umhüllung in der Tabelle 1 verhältnismäßig kleine Werte der Versatzspannung Έ erreicht werden, und zwar sowohl vor als auch nach dem Zusammenbaue Die Streuung der Verteilung, welche durch den Parameter σ veranschaulicht wird, wird durch den Zusammenbau auch nicht wesentlich beeinflußt. Es ist jedoch erkennbar, daß χ während des Zusammenbaus große negative Verschiebungen erfährt. Dies wird weiter durch den dritten Satz von Daten veranschaulicht, welche die Versatzspannung (Δ^i0) während des Zusammenbaus angeben, wobei die Messungen bei individuellen Einheiten durchgeführt wurden. Dies bedeutet, daß etwa 4 Millivolt an Verschiebung während des Zusammenbaus auftreten, wenn die eutektische Methode des Verbindens oder Umhüllens verwendet wird, während eine etwas geringere Verschiebung dann zu beobachten ist, wenn eine günstigere Epoxy-Umhüllung oder -Verbindung verwendet wird.
TABELLE 3
Vergleich der Orientierung der Einrichtung während des
Zusammenbaus
System-Orientierung
beim Zusammenbau
vor dem Zusammenbau
nach dem
Zusammenbau
Ko ν ar-Umhül 1 u η g, <H O>
eutektische Umhüllung <"211>
Kupferstreifen,
Epoxy-Umhül lung, <211> Plastik~Umhüllung
χ,mV -1,05 -2,55
0,26
er, mV 4,27 3,60
4,37
x, mV
-4,17
-2,54
-3*21
er, mV 4,92 3,85
4,70
x, mV
-3,17
0,01
0,96
cr,mV 1,95 1,72
1,7
3 0046/0901
Die Tabelle 3 enthält dieselben Daten wie die Tabelle 2, und zwar für zwei verschiedene Orientierungen der angepaßten Einrichtung oder Bauelemente innerhalb einer 111-Ebene, und sie vergleicht drei Zusammenbau-Systeme. Wenn die zwei verschiedenen Orientierungen bei der Kovar-Umhüllung betrachtet werden, ist ersichtlich, daß eine drastisch verminderte Zusammenbauverschiebung (A^i0) für solche Einrichtungen erreicht wird, die symmetrisch um die 211-Orientierung angeordnet sind, und zwar im Vergleich zu der 110-Orientierung. Diese verminderte Zusammenbau-Verschiebung bzw. diese verminderte Verschiebung bei der zusammengebauten Anordnung kommt auch bei den 211-Einrichtungen zum Tragen, welche die Anordnung mit der Plastikeinkapselung bei der Legierung 42 verwenden, außerdem auch bei denjenigen Einrichtungen, die mit einem nicht angepaßten Kupferleitungsrahmen verbunden und in ein Plastikmaterial eingekapselt werden. Aus der Tabelle 3 ist zu entnehmen, daß im Vergleich zu der besten Anordnung, die kein Wachs verwendet nach der Tabelle 1 geeignete Werte von χ dadurch erreicht werden können, daß eine preiswerte Kapselung verwendet wird, wenn die 211-Orientierung verwendet wird. Die Ergebnisse sind für die Plastikeinkapselung von Flächenfeldeffekttransistoren besonders eindrucksvoll, wenn sie mit denjenigen Daten verglichen werden, die in der Tabelle 1 für eine Plastikeinkapselung bei eiL„r 110-Orientierung angegeben wurden. Dabei treten in typischen Fällen Verschiebungen von 7mV V. auf, und zwar sogar bei einer Epoxy-Umhüllung. Die verminderte Verschiebung durch den Zusammenbau ermöglicht eine Prüfung der Halbleiterschaltungen und der Plättchenform, so daß nur solche Bauelemente und Einrichtungen weiterverarbeitet werden können, die geeignete
030046/0901
Werte der Eingangsversatzspannung lieferno Da die Kosten der integrierten Schaltung grundsätzlich durch den Zusammenbau stark erhöht werden, im Vergleich zu den Kosten, die bei einer Herstellung in Plättchenform entstehen, ist es möglich, die oben beschriebene Auswahlmethode zu verwenden, um preiswerte gekapselte Halbleiterallordnungen herzustellen.
TABELLE 4
Vergleich des Versatzspannungs-Temperatur-Koeffizienten
(TCVio) (25°-125°C)
Kovar-Umhüllung, eutektische Umhüllung		 x, fUV/°C 8,4-
11,7
Orientierung 21,7
0,17
<110>
<211>
Die Tabelle 4- zeigt Daten für eine v/eitere wichtige Eigenschaft angepaßter Einrichtungen, und zwar handelt es sich um den Temperaturkoeffizienten der Eingangsversatzspannung. Für dieselbe zusammengebaute Anordnung, in diesem Fall für die Kovar-Umhüllung, wird der Temperaturkoeffizient drastisch vermindert, wenn die 211-Orientierung verwendet wird. Wie zuvor wird die Streuung (welche durch den Wert o* angegeben, wird) nicht nennenswert beeinträchtigt«
Aus diesen Daten ist zu schließen, daß die besten Ergebnisse im Hinblick auf die Ausbeute von in geeigneter Weise angepaßten Einrichtungen dadurch erreicht werden können, daß eine Kombination aus der ordnungsgemäßen symmetrischen
030046/0901
-y-
Einrichtung um eine 211-Richtung und ein entsprechend geeignetes, möglichst gut formbares und schmiegsames Umhüllungsmaterial oder Kapselungsmaterial verwendet wird. Zur Terminologie sei darauf hingewiesen, daß ein besonders gut geeignetes Umhüllungsmaterial mit entsprechend guter Schmiegsamkeit sich dadurch auszeichnet, daß es eine wesentlich geringere Steifigkeit oder Zähigkeit aufweist als typische euteKtische Lotmaterialien, die herkömmlicherweise bei der Verkapselung der Halbleiterbauelemente mit ihrem Trägersubstrat verwendet werden. Gemäß der Erfindung ermöglicht eine ordnungsgemäße Ausrichtung oder Orientierung in Verbindung mit einem besonders günstigen Kapselungsmaterial die Herstellung integrierter Schaltungen mit in Plastikmaterial eingekapselten Leitungsrahmen wie Kupfer, welches einen gegenüber Silicium erheblich unterschiedlichen Wärmeausdehnungskoeffizienten aufweist. Bei den oben beschrieb benen Ausführungsformen wurde als Kapselungsmaterial das unter dem Handelsnamen Amicon CT4-O4-2 im Handel befindliche Material verwendet, ein Zwei-Komponenten-Epoxymaterial, welches Silber enthält. Die Daten für die mit Hilfe einer Wachskapselung versehenen Einheiten zeigen jedoch, daß ein weiter Bereich von Materialien verwendet werden kann. In ähnlicher Weise können auch andere preiswerte Materialien als Kupfer verwendet werden, um als Träger für die integrierte Schaltung zu dienen, und zwar selbst dann, wenn solche Materialien einen Wärmeausdehnungskoeffizienten aufweisen, der sich von demjenigen des Siliciums wesentlich unterscheidet.
030046/0901

Claims (2)

  1. Patentansprüche
    \jL Verfahren zur Herstellung eines monolithischen Halbleiterelementes, welches wenigstens ein Paar von angepaßten Majoritätsträgern aufweist, wobei ein Siliciumsubstrat verwendet wird, waches eine erste und eine zweite größere Oberfläche aufweist, die im wesentlichen parallel zu einer 111-Ebene angeordnet sind, wobei einzelne integrierte Schaltungen dadurch gebildet werden, daß das Siliciumsubstrat in eine Mehrzahl von Bauelementenbereichen unterteilt wird, von denen jeder wenigstens ein Paar von angepaßten Einrichtungen enthält, wobei weiterhin ein Trägersubstrat für einen der Bauelementenbereiche geliefert wird und wobei dieser eine Bauelementenbereich auf dem Trägersubstrat mit einer Halterungseinrichtung angeordnet wird, dadurch gekennzeichnet, daß eine Mehrzahl von Paaren von angepaßten Einrichtungen auf einer größeren Oberfläche des Substrats in der Weise gebildet werden, daß jedes Paar (1,2; 3>4-; 5»6) eine Spiegelsymmetrie um eine 211-Richtung in der im wesentlichen in der 111-Ebene angeordneten Fläche aufweist.
  2. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Mehrzahl der Einrichtungspaare vor der Trennung geprüft werden und daß die Anordnung nur dann vervollständigt wird, wenn das Bauelementenpaar bestimmte elektrische Anpassungsspezifikationen erfüllt.
    03Ö046/09G1
    ORIGINAL INSPECTED
DE19803017502 1979-05-07 1980-05-07 Verfahren zur herstellung von monolithischen halbleiterbauelementen Granted DE3017502A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US06/036,725 US4268848A (en) 1979-05-07 1979-05-07 Preferred device orientation on integrated circuits for better matching under mechanical stress

Publications (2)

Publication Number Publication Date
DE3017502A1 true DE3017502A1 (de) 1980-11-13
DE3017502C2 DE3017502C2 (de) 1987-02-19

Family

ID=21890270

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19803017502 Granted DE3017502A1 (de) 1979-05-07 1980-05-07 Verfahren zur herstellung von monolithischen halbleiterbauelementen

Country Status (3)

Country Link
US (1) US4268848A (de)
JP (1) JPS55156332A (de)
DE (1) DE3017502A1 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0165419A2 (de) * 1984-05-29 1985-12-27 Kabushiki Kaisha Meidensha Halbleiterschalteranordnung mit einer vergrabenen Gate-Struktur

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5688350A (en) * 1979-12-19 1981-07-17 Toshiba Corp Semiconductor device
US4777517A (en) * 1984-11-29 1988-10-11 Fujitsu Limited Compound semiconductor integrated circuit device
JPS6292361A (ja) * 1985-10-17 1987-04-27 Toshiba Corp 相補型半導体装置
US4713680A (en) * 1986-06-30 1987-12-15 Motorola, Inc. Series resistive network
US4884124A (en) * 1986-08-19 1989-11-28 Mitsubishi Denki Kabushiki Kaisha Resin-encapsulated semiconductor device
JP2560716B2 (ja) * 1987-03-25 1996-12-04 株式会社日本自動車部品総合研究所 半導体素子及びその製造方法
US5012322A (en) * 1987-05-18 1991-04-30 Allegro Microsystems, Inc. Semiconductor die and mounting assembly
US5148265A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
US7198969B1 (en) * 1990-09-24 2007-04-03 Tessera, Inc. Semiconductor chip assemblies, methods of making same and components for same
JPH04256338A (ja) * 1991-02-08 1992-09-11 Nec Corp 集積回路の自動レイアウト方式
US5218234A (en) * 1991-12-23 1993-06-08 Motorola, Inc. Semiconductor device with controlled spread polymeric underfill
US6617644B1 (en) * 1998-11-09 2003-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP3804375B2 (ja) 1999-12-09 2006-08-02 株式会社日立製作所 半導体装置とそれを用いたパワースイッチング駆動システム
US6967351B2 (en) * 2001-12-04 2005-11-22 International Business Machines Corporation Finfet SRAM cell using low mobility plane for cell stability and method for forming
US20040105244A1 (en) * 2002-08-06 2004-06-03 Ilyas Mohammed Lead assemblies with offset portions and microelectronic assemblies with leads having offset portions

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2558021A1 (de) * 1974-12-27 1976-07-08 Western Electric Co Halbleitervorrichtung

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3393088A (en) * 1964-07-01 1968-07-16 North American Rockwell Epitaxial deposition of silicon on alpha-aluminum
US3413145A (en) * 1965-11-29 1968-11-26 Rca Corp Method of forming a crystalline semiconductor layer on an alumina substrate
US3433684A (en) * 1966-09-13 1969-03-18 North American Rockwell Multilayer semiconductor heteroepitaxial structure
US3476991A (en) * 1967-11-08 1969-11-04 Texas Instruments Inc Inversion layer field effect device with azimuthally dependent carrier mobility
US3634737A (en) * 1969-02-07 1972-01-11 Tokyo Shibaura Electric Co Semiconductor device
US3603848A (en) * 1969-02-27 1971-09-07 Tokyo Shibaura Electric Co Complementary field-effect-type semiconductor device
US3977071A (en) * 1969-09-29 1976-08-31 Texas Instruments Incorporated High depth-to-width ratio etching process for monocrystalline germanium semiconductor materials
US3969753A (en) * 1972-06-30 1976-07-13 Rockwell International Corporation Silicon on sapphire oriented for maximum mobility
US4001872A (en) * 1973-09-28 1977-01-04 Rca Corporation High-reliability plastic-packaged semiconductor device
JPS5140081A (ja) * 1974-09-30 1976-04-03 Tokyo Shibaura Electric Co Handotaishusekikaironoseizohoho
JPS5336488A (en) * 1976-09-17 1978-04-04 Hitachi Ltd Semiconductor device
JPS53105675U (de) * 1977-01-27 1978-08-25

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2558021A1 (de) * 1974-12-27 1976-07-08 Western Electric Co Halbleitervorrichtung

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0165419A2 (de) * 1984-05-29 1985-12-27 Kabushiki Kaisha Meidensha Halbleiterschalteranordnung mit einer vergrabenen Gate-Struktur
EP0165419A3 (en) * 1984-05-29 1988-01-20 Kabushiki Kaisha Meidensha Buried-gate structure-type semiconductor switching device

Also Published As

Publication number Publication date
JPH0474869B2 (de) 1992-11-27
DE3017502C2 (de) 1987-02-19
JPS55156332A (en) 1980-12-05
US4268848A (en) 1981-05-19

Similar Documents

Publication Publication Date Title
DE3017502A1 (de) Verfahren zur herstellung von monolithischen halbleiterbauelementen
DE2828605B2 (de) Halbleitervorrichtung
DE10031115A1 (de) Halbleiterbauteil sowie Verfahren zur Messung seiner Temperatur
EP0537419A1 (de) Anordnung mit einem integrierten Magnetfeldsensor sowie einem ferromagnetischen ersten und zweiten Magnetfluss-Konzentrator und Verfahren zum Einbau einer Vielzahl von Anordnungen in je einem Kunststoffgehäuse
EP0599194A1 (de) Elektronikmodul in Flachbauweise
DE112018001784T5 (de) Stromerfassungswiderstand
DE4115128C2 (de) Halbleiter-Leistungs-Anordnung für Hochfrequenz-Anwendungen und Verfahren zu Bildung einer solchen
EP0193127A1 (de) Filmmontierter Schaltkreis und Verfahren zu seiner Herstellung
DE2643147A1 (de) Halbleiterdiode
DE4133598C2 (de) Anordnung mit einem auf einem Substrat oberflächenmontierten Chip mit einer integrierten Schaltung und Verfahren zu seiner Herstellung
DE2315711A1 (de) Verfahren zum kontaktieren von in einem halbleiterkoerper untergebrachten integrierten schaltungen mit hilfe eines ersten kontaktierungsrahmens
DE2454605C2 (de) Halbleiterbauelement
DE2247159A1 (de) Hochspannungs-halbleiteranordnung
DE3200448A1 (de) Halbleiterdruckwandleranordnung
DE2252833A1 (de) Zusammengesetzte halbleitervorrichtung und verfahren zur herstellung derselben
DE60217059T2 (de) Montagekonstruktion für eine elektronische integrierte Leistungsschaltung, die auf einem Halbleiterchip gebildet ist, sowie ein entsprechendes Herstellungsverfahren
EP0035103A1 (de) Monolitisch integrierte Anordnung zweier Hallsonden
DE60036784T2 (de) Integrierte schaltungsanordnung, elektronisches modul für chipkarte, das die anordnung benutzt, und verfahren zu deren herstellung
DE4333956A1 (de) Verfahren zur Anbringung von integrierten Schaltungschips mit TAB-Struktur auf ein Substrat
DE3035933A1 (de) Pyroelektrischer detektor sowie verfahren zur herstellung eines solchen detektors
DE4321804A1 (de) Verfahren zur Herstellung von Kleinbauelementen
EP1692476B1 (de) Bauelement und verfahren zu dessen herstellung
EP0363679A2 (de) Verfahren zur Herstellung eines Halbleiterbauteils
DE4213250A1 (de) Halbleiterbauelement
DE10356367B4 (de) Verfahren zur Herstellung eines Bauelements und Bauelement

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
D2 Grant after examination
8364 No opposition during term of opposition
8320 Willingness to grant licences declared (paragraph 23)
8339 Ceased/non-payment of the annual fee