DE29512779U1 - Integrierbare Taktgewinnungsschaltung - Google Patents

Integrierbare Taktgewinnungsschaltung

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DE29512779U1 DE29512779U DE29512779U DE29512779U1 DE 29512779 U1 DE29512779 U1 DE 29512779U1 DE 29512779 U DE29512779 U DE 29512779U DE 29512779 U DE29512779 U DE 29512779U DE 29512779 U1 DE29512779 U1 DE 29512779U1
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Description

Be s ehre ibung
Integrierbare Taktgewinmingsschaltung
Die Erfindung betrifft eine Schaltungsanordnung zur Realisierung der Funktion eines spannungsgesteuerten, quarzstabilisierten Oszillators.
In digitalen Datenübertragungsnetzen, wie z.B. in SDH(Synchron Digital Hierarchy)-Übertragungssystemen werden zur Sendetakterzeugung PLL(Phase Locked Loop) - Schaltungen verwendet. Der Phasenregelkreis vergleicht den Füllstand eines Pufferspeichers mit seinem Sollwert und korrigiert entsprechend die Sendefrequenz. Die nominale Sendefrequenz liegt fest, sie ist durch die Mittenfrequenz des Phasenregelkreises definiert. Die tatsächliche Sendefrequenz wird durch Ziehen des Phasenregelkreises über seine Steuerspannung aufgrund der anfallenden Datenmenge bestimmt. Das Signal, das die Abweichung des Füllstandes des Pufferspeichers vom SoIlwert angibt, ist durch ein diskretes Signal mit einer im Vergleich zur Sendefrequenz niedrigen Rate von Zustandswechseln gegeben. An sich bekannte, integrierte spannungsgesteuerte Oszillatoren VCOs (Voltage Controlled Oscillator) sind bei dieser Anwendung aufgrund der seltenen Korrektur nicht einsetzbar, da ihre Kurzzeitstabilität im Hinblick auf die Genauigkeitsanforderungen für synchrone Datennetze bei weitem nicht ausreicht. Deshalb kommen bei dieser Anwendung üblicherweise Schaltungen zum Einsatz, bei denen ein Phasenregelkreis einen spannungsgesteuerten, quarzstabilisierten Oszillator VCXO {Voltage Controlled Xtal {«crystal) Oscillator) regelt. Diese spannungsgesteuerten, quarzstabilisierten Oszillatoren benötigen genaue frequenzbestimmende Elemente zur Stabilisierung. Diese frequenzbestimmenden Elemente, die durch schmalbandige Filter oder Schwingkreise gegeben sein können und die beispielsweise mit Oberflächenwellen-, Quarzoder Keramikfiltern realisiert sein können, sind nicht ohne weiteres zusammen mit der übrigen Schaltung in einem Baustein
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integrierbar, so daß die frequenzbestimmenden Elemente außerhalb des Bausteins angeordnet werden müssen, wozu zusätzliche Anschlüsse an dem Baustein vorgesehen werden müssen, zusätzlicher Platzbedarf auf der Baugruppe benötigt wird und ein erhöhter Aufwand bei der Bestückung der Baugruppe notwendig ist.
In digitalen Übertragungssystemen, in denen gleichzeitig eine Mehrzahl von Datensignalen, die nicht phasenstarr zueinander sind, gesendet werden sollen, macht sich der Aufwand besonders störend bemerkbar, daß für jedes Datensignal und damit für jede Leitung ein gesonderter Phasenregelkreis mit jeweiligen genauen frequenzbestimmenden Elementen vorgesehen werden muß.
Der Erfindung liegt das Problem zugrunde eine Schaltungsanordnung zur Realisierung der Funktion eines spannungsgesteuerten, quarzstabilisierten Oszillators anzugeben, bei denen präzise externe oder abzugleichende frequenzbestimmende Elemente vermieden sind.
Die wesentlichen Merkmale zur Lösung des Problems sind dadurch gegeben, daß
- mehrere jeweils eine gesteuerte Verzögerungsleitung (VCDO, VCDl), einen Phasenvergleicher (PVO, PVl) und einen Schleifenfilter (LFO, LFl) aufweisende Phasenregler (PRO, PRl) vorgesehen sind, die jeweils einen Referenztakteingang (CREF) aufweisen und deren Steuerspannungen (VCO, VCl) in einem Regelbereich zwischen einer oberen (UH) und einer unteren (UL) Grenze liegen
- stets ein Phasenregler der jeweils ausgewählte Phasenregler ist
- der Verzögerungsleitungsausgang des ausgewählten einen Phasenreglers der Taktsignalausgang ist - der ausgewählte, in seiner Frequenz nach Maßgabe eines zugeführten Ansteuersignals beeinflußte Phasenregler einen TaktSignalgeber bildet
&dgr; 1 7 h 1 J
- jenseits der oberen oder der unteren Grenze des Regelbereiches des gerade ausgewählten Phasenreglers ein jeweiliger anderer Phasenregler mit an dieser Grenze gerade nicht ausgesteuertem Regelbereich der ausgewählte Phasenregler ist.
Der Anmeldungsgegenstand bedarf keiner schwerlich integrierbarer, präziser frequenzbestimmender Bauelemente, wodurch der Aufwand für die frequenzbestimmenden Bauelemente selbst, der Aufwand für die ansonsten zusätzlich vorzusehenden Anschlüsse des integrierten Bausteins, der Aufwand für den Einbauplatz der frequenzbestimmenden Bauelemente auf der Baugruppe und der Aufwand für die ansonsten notwendige Bestückung der Baugruppe mit den frequenzbestimmenden Bauelementen erspart ist. Der Anmeldungsgegenstand ist also in einem integrierten Baustein vollständig implementierbar. Der Anmeldungsgegenstand realisiert die Funktion eines spannungsgesteuerten, quarzstabilisierten Phasenregelkreises VCXO im Hinblick auf die Fähigkeit zur Einhaltung der jeweils erforderlichen Frequenz des ausgangsseitig abgegebenen Taktsignales. Bei der anmeldungsgemäßen Schaltung kann ein eingangsseitig zugeführtes Taktsignal hoher Frequenzkonstanz, das ohnehin lokal vorhanden ist und das nur annähernd die Frequenz des ausgangsseitig abgegebenen Taktsignals aufweisen muß, als Referenztaktsignal ausgenutzt sein,- in diesem Fall ist das von der anmeldungsgemäßen Schaltung abgegebene Taktsignal insgesamt erheblich stabiler bezüglich der Einhaltung der Frequenz, da das lokal vorhandene Taktsignal hoher Frequenzkonstanz in der Regel stabiler ist als ein von einem spannungsgesteuerten Oszillator {Voltage Controlled Oszillator) abgegebenes Taktsignal.
Für mehrere Schaltungseinheiten zur Aussendung jeweils eines Datensignales kann ein sämtlichen Schaltungseinheiten gemeinsames Referenztaktsignal hoher Frequenzkonstanz bereitgestellt sein.
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Die Erfindung wird nun als Ausführungsbeispiel in einem zum Verständnis erforderlichen Umfang anhand von Figuren näher beschrieben.
Dabei zeigen:
Fig l den Einsatz der erfindungsgemäßen Schaltungsanordnung in einer typischen Schaltungsumgebung,
Fig 2 ein Blockschaltbild der erfindungsgemäßen Schaltung, Fig 3 a, b nähere Einzelheiten der Schaltung aus Fig 2.
Fig 1 zeigt eine Schaltungsanordnung zur Aussendung eines Datensignales in einem digitalen Übertragungsystem. Das Datensignal ist dem Eingang DIN eines Pufferspeichers PS zugeführt. Zwei Phasenreglern PRO, PRl sind eingangsseitig jeweils eines von zueinander komplementären ReferenztaktSignalen CREF_H, CREF_L zugeführt. Die Kontrolleinheit CL wählt einen Phasenregler aus, dessen ausgangsseitig abgegebenes Taktsignal CLKO, CLKl als Taktsignal CLKOUT zur Aussendung des Datensignales an dem Ausgang DOUT des Pufferspeichers auf eine Leitung dient. Die Frequenz des von dem ausgewählten Phasenregler abgegebenen Taktsignals wird nach Maßgabe des von dem Pufferspeicher abgegebenen Füllstandssignals VFCONT beeinflußt.
Die Blockschaltung in Fig 2 weist zwei Phasenregler PRO, PRl und eine Kontrolleinheit CL {für: Control-Logic) auf. Den Phasenreglern wird als Eingangssignal ein Referenztaktsignal CREF mit gegebener, in ~ hohem Maße stabiler Frequenz zugeführt. Das Referenztaktsignal kann durch ein lokal ohnehin vorhandenes Taktsignal gegeben sein. Den Phasenreglern werden jeweils zueinander komplementäre Referenztaktsignale CREF_H, CREF_L zugeführt. In einem Phasenregler wird das betreffende Referenztaktsignal einer spannungsgesteuerten Verzögerungsleitung VCDO, VCDl zugeführt. In der Verzögerungsleitung wird
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das Referenztaktsignal nach Maßgabe einer zugeführten Steuerspannung VCO, VCl verzögert. Das von der Verzögerungsleitung abgegebene Taktsignal und das von der Verzögerungsleitung eines anderen Phasenreglers abgegebene Taktsignal werden einem Phasenvergleicher PVO, PVl als Eingangssignale zugeführt. Der Phasenvergleicher liefert nach Maßgabe der Koinzidenz der ihm zugeführten Eingangssignale einen Strom als Ausgangssignal." Der von dem Phasenvergleicher gelieferte Strom ist einem ersten Eingang eines gesteuerten Umschalters SWO, SWl zugeführt. Dem zweiten Eingang sämtlicher gesteuerter Umschalter ist der von einem Spannungs-Strom-Umsetzer OTA (für: Operational Transconductance Amplifier) gelieferte Strom IFCONT zugeführt. Der nichtinvertierende Eingang des Spannungs-Strom-Umsetzers ist mit dem mittleren Potential U]3d/2 einer nicht näher dargestellten Betriebsspannungsquelle, die an ihren beiden Klemmen die Potentiale UDD, DG zur Verfügung stellt, verbunden. Dem invertierenden Eingang des Spannungs-Strom-Umsetzers ist ein Spannungssignal VFCONT zugeführt. Der Spannungs-Strom-Umsetzer setzt das Spannungssignal VFCONT in einen entprechend hohen positiven oder negativen Strom um. Das Spannungssignal VFCONT möge durch ein diskretes Signal, das die Abweichung des Füllstandes eines Pufferspeichers vom Sollwert angibt, gegeben sein. Die Rate der Zustandswechsel des Spannungssignales VFCONT möge klein sein im Vergleich zur Frequenz des Referenztaktsignales. Das von dem gesteuerten Umschalter ausgangsseitig gelieferte Signal wird einem Schleifenfilter LFO, LFl zugeführt. In dem Schleifenfilter erfährt das zugeführte Signal eine an sich für Phasenregelkreise (Phase-locked-loop) bekannte Behandlung mit integrierender Wirkung. Im vorliegenden Fall wird in dem Schleifenfilter ein von dem Phasenvergleicher oder dem Spannungs-Strom-Umsetzer gelieferter Strom konstanter Höhe in ein linear ansteigendes Spannungssignal umgesetzt. Das von dem Schleifenfilter abgegebene Spannungssignal wird einerseits der Verzögerungsleitung als Steuerspannung VCO, VCl und andererseits der Kontrolleinheit über gleichbezeichnete Anschlüsse zugeführt. Neben dem Ausgangssignal an Klemme VCO,
&dgr; 1 7 4 1 I
VCl führt jeder Phasenregler der Kontrolleinheit an der Klemme CLKO, CLKl das von der zugehörigen Verzögerungsleitung verzögerte Taktsignal sowie an der Klemme LIO, LIl ein von dem Phasenvergleicher geliefertes Informationssignal zu. Dieses Informationssignal ist nach Maßgabe der Phasenabweichung zwischen den dem Phasenvergleicher zugeführten Signalen gebildet. Die Kontrolleinheit gibt unter Auswertung der ihr eingangsseitig zugeführten Signale an der Klemme CLKOUT ein Taktsignal ab, das eine niedrigere, die gleiche oder eine höhere Taktfrequenz als das Referenztaktsignal CREF aufweisen kann. Das an der Klemme CLKOUT abgegebene Taktsignal kann also gegenüber dem Referenztaktsignal dauerhaft eine etwas höhere oder eine etwas niedrigere Frequenz aufweisen. Zum Ausgleich der Frequenzdifferenz zwischen dem Referenztaktsignal und dem Taktsignal CLKOUT wird das Referenztaktsignal in einer Verzögerungsleitung zunehmend phasenverschoben. Das an der Klemme CLKOUT abgegebene Taktsignal ist dem Pufferspeicher zugeführt, dessen Inhalt mit der Frequenz des Taktsignales ausgelesen wird.
Durch die Kontrolleinheit wird stets ein Phasenregler ausgewählt, dessen Taktsignal auf die Klemme CLKOUT durchgeschaltet wird. In der Fig 2 ist der Phasenregler PR 1 als der ausgewählte Phasenregler dargestellt. Bei einem ausgewählten Phasenregler ist das Ausgangssignal des Spannungs-Strom-Umsetzers über den gesteuerten Umschalter SW dem zugehörigen Schleifenfilter zugeführt. Die Frequenz des von dem ausgewählten Phasenregler abgegebenen Taktsignales ist also nach Maßgabe des dem Spannungs-Strom-Umsetzer zugeführten Spannungssignales VFCONT gesteuert. In Fig 2 ist der Phasenregler PR 2 als momentan nicht ausgewählter Phasenregler dargestellt. Bei einem nicht ausgewählten Phasenregler ist der Phasenregelkreis über den gesteuerten Umschalter geschlossen, wobei der Phasenregelkreis auf die Frequenz des momentan ausgewählten Phasenreglers einrastet. Die Einrastung des nicht ausgewählten Phasenreglers auf die Frequenz des ausgewählten Phasenreglers ermöglicht eine Umschaltung ohne Pha-
sensprung. Da die beiden Phasenregler eingangsseitig mit zueinander komplementären ReferenztaktSignalen beaufschlagt sind, weisen der ausgewählte Phasenregler und der nicht ausgewählte Phasenregler im allgemeinen voneinander abweichende Steuerspannungen VCO, VCl auf.
Die Kontrolleinheit hat die Aufgabe stets einen Phasenregler auszuwählen, der innerhalb seines Regelbereiches arbeitet, und gleichzeitig einen gerade nicht ausgewählten Phasenregler in einer derartigen Einstellung seines Regelbereiches bereitzuhalten, daß er dann übernehmen kann, wenn der gerade ausgewählte Phasenregler die Grenze seines Regelbereiches erreicht . Für die Auswahl eines Phasenreglers einerseits und die Bereithaltung eines gerade nicht ausgewählten Phasenreglers im Zustand einer geeigneten Einstellung seines Regelbereichs andererseits wertet die Kontrolleinheit die Steuerspannungen VCO, VCl für die Verzögerungsleitungen und ergänzend hierzu gegebenenfalls die von den Phasenvergleichern abgegebenen Informationssignale aus. Die Kontrolleinheit weist einen Taktmultiplexer auf, der eines von der Kontrolleinheit an den Klemmen CLKO, CLKl zugeführten Taktsignalen auf die Klemme CLKOUT durchschaltet. Gerät die Steuerspannung des momentan ausgewählten Phasenreglers an die Grenze seines Regelbereiches, so bewirkt die Kontrolleinheit über das Signal SELOUT eine Umschaltung der gesteuerten Umschalter und des Taktmultiplexers.
Fig 3a, b zeigt eine einfache Ausführungsform einer in CMOS-(Complementary Metal Oxid Silicium) - Technologie realisierten Schaltungsanordnung auf der Bauteileebene. Die Verzögerungsleitungen sind jeweils mit 16 Verzögerungselementen DEOOl .. DE016, bzw. DElOl .. DE116 (für: Delay Element) gebildet. Jedes Verzögerungselement ist mit einem Inverter gebildet, der ausgangsseitig über einen regelbaren Widerstand mit einer Lastkapazität belastet ist. Die beiden Anschlüße der Laststrecke des regelbaren Widerstandes sind durch die beiden Häuptelektroden eines ersten N-Kanal Feldeffekttransi-
G &iacgr;74 &Igr; &iacgr;
stors gegeben, wobei die Steuerelektrode des Feldeffekttransistors mit der Steuerspannung beaufschlagt ist. Die Lastkapazität ist mit der Kapazität zwischen der Steuerelektrode und der Laststrecke eines zweiten N-Kanal Feldeffekttransistors gebildet, wobei die Steuerelektrode des zweiten Feldeffekttransistors mit der Source-Elektrode des ersten Feldeffekttransistors und die beiden Hauptelektroden des zweiten Feldeffekttransistors mit der das niedrige Potential führenden Klemme DG einer nicht näher dargestellten Betriebsspannungsguelle VDD - DG verbunden sind. Der Ausgang eines Verzögerungselementes ist durch den mit einer gesteuerten Lastkapazität belasteten Ausgang eines Inverters gegeben. Der Ausgang eines Verzögerungselementes ist mit dem Eingang des jeweils nächsten Verzögerungselementes verbunden,- der Ausgang des letzten Verzögerungselementes der Verzögerungsleitung ist mit einem Inverter INVRO, INVRl zur Regeneration der Impulsform verbunden. Die Verzögerungsdauer der Verzögerungsleitung steigt also mit Zunahme der Steuerspannung an. Der Ausgang des Inverters INVRO, INVRl ist mit dem D-Eingang eines D-0 Flipflops DFFO, DFFl ,das den betreffenden Phasenvergleicher PVO, PVl bildet, verbunden. Dem Eingang CLK des D-Flipflops ist das von der Verzögerungsleitung des jeweils anderen Phasenreglers abgegebene Taktsignal zugeführt. Mit jeder steigenden Flanke des von dem jeweils anderen Phasenregler abgegebenen Taktsignales wird der augenblickliche Zustand des zugehörigen Taktsignals am Ausgang des D-Flipflops übernommen. Der Ausgang des Phasenvergleichers ist einem Eingang eines gesteuerten Umschalters, der in an sich bekannter Weise mit Transistorschaltern realisiert sein möge, zugeführt. Das Signal am Ausgang des Phasenvergleichers des momentan ausgewählten Phasenregler ist ungenutzt. Der Ausgangsstrom des Phasenvergleichers des momentan nicht ausgewählten Phasenreglers ist über den zugehörigen gesteuerten Umschalter dem mit einem Kondensator CO, Cl gebildeten Schleifenfilter zugeführt und wird dort integriert. Die Spannung über dem Kondensator CO, Cl ist sämtlichen Verzögerungselementen der zugehörigen Verzögerungsleitung zugeführt. Anstelle des Kondensators CO,
Cl können andere, z.B. aus R. Best "Theorie und Anwendung des Phase-locked Loops", AT Verlag Aarau - Stuttgart ISBN 3-85502-123-6 bekannte Schleifenfilter zum Einsatz kommen."Bei dem momentan nicht ausgewählten Phasenregler bilden die Verzögerungsleitung, der Phasenvergleicher und der Schleifenfilter über den gesteuerten Umschalter einen geschlossenen Regelkreis, wobei der Phasenvergleicher so regelt, daß an seinem Eingang die steigenden Flanken des Taktsignales CLKO und des Taktsignales CLKl zeitgleich sind.
Für jeden Phasenregler wird die Steuerspannung daraufhin überwacht, ob sie einen Wert oberhalb oder unterhalb einer hohen Spannung UH, einer mittleren Spannung UM bzw. einer niedrigen Spannung UL aufweist. Ein mit 4 Widerständen Rl, R2, R3 und R4 gebildeter Spannungsteiler ist mit den beiden Klemmen der Betriebsspannungsquelle VDD - DG verbunden. Der Spannungsteiler stellt die hohe Spannung UH, die mittlere Spannung UM und die niedrige Spannung UL bereit. Jedem Phasenregler sind 3 Differenzverstärker OPOl, OP02, OP03, 0 bzw.OPIl, OP12, OP13 zugeordnet. Die Differenzverstärker OPOl und OPIl sind an ihrem nichtinvertierenden Eingang {+) mit der hohen Spannung UH und an ihrem invertierenden Eingang (-) mit der zugehörigen Steuerspannung VCO, VCl beaufschlagt. Die Differenzverstärker OP02 und 0P12 sind an ihrem invertierenden Eingang (-) mit der mittleren Spannung UM und an ihrem nichtinvertierenden Eingang {+) mit der zugehörigen Steuerspannung VCO, VCl beaufschlagt. Die Differenzverstärker OP03 und 0P13 sind an ihrem invertierenden Eingang (-) mit der niedrigen Spannung UL und an ihrem nichtinvertierenden Eingang (+) mit der zugehörigen Steuerspannung VCO, VCl beaufschlagt. Die von den Differenzverstärkern OPOl und OP03 bzw. OPIl und OP13 abgegebenen Ausgangssignale HO, LO bzw. Hl7 Ll sind den Eingängen eines die logische NAND-Funktion realisierenden Nand-Gatters NAMDO, bzw. NANDl zugeführt. Die Differenzverstärker OPOl und OP03 bzw. OPIl und 0P13 bilden gemeinsam mit dem Nand-Gatter NANDO, bzw. NANDl einen Fensterkomparator, wobei das Nand-Gatter NANDO, bzw. NANDl an seinem
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Ausgang dann ein Signal INO, INI mit niedrigem Pegel {LOW)
abgibt, wenn die Steuerspannung niedriger als die hohe Span-" nung UH und höher als die niedrige Spannung UL ist. Ein Signal INO, INI mit niedrigem Pegel (LOW) gibt also an, daß der zugehörige Phasenregler einen Zustand innerhalb seines Regelbereiches innehat, wohingegen ein Signal INO, INI mit hohem
Pegel (HIGH) angibt, daß der zugehörige Phasenregler einen
Zustand außerhalb seines Regelbereiches eingenommen hat. Die Spannung UH und die Spannung UL bilden also die Grenzen eines definierten Regelbereiches.
Die von den Fensterkomparatoren abgegebenen Signale INO und INI sind einer Auswahleinrichtung AUS zugeführt. Die Auswahleinrichtung wählt für den Fall, daß ein Verlassen des Regelbereiches des gerade ausgewählten Phasenreglers durch das zugehörige Signal INO, INI mit hohem Pegel (HIGH) angezeigt wird, einen anderen Phasenregler aus, der einen Zustand innerhalb seines Regelbereiches eingenommen hat. Die Auswahleinrichtung im Ausführungsbeispiel ist mit zwei die logische NOR-Funktion realisierenden NOR-Gattern gebildet, die in an sich bekannter Weise zu einem RS-Flipflop verschaltet sind. Die Auswahleinrichtung vermag also an ihren Ausgängen SELO, SELl (für: SELECT) die Zustände eines RS-Flipflops einzunehmen.
Ein Taktmultiplexer TMUX wird nach Maßgabe des Signalzustandes am Ausgang SELO der Auswahleinrichtung gesteuert. Der Taktmultiplexer ist mit zwei die logische UND-Funktion realisierenden UND-Gattern gebildet, deren Ausgänge über ein die logische NOR-Funktion realisierendes NOR-Gatter verknüpft sind. Den UND-Gattern sind jeweils einerseits die Taktsignale CLKO, CLKl und andererseits der Signalzustand am Ausgang SELO der Auswahleinrichtung bzw. der über einen Inverter INVTM invertierte Zustand dieses Signalzustandes zugeführt. Der Taktmultiplexer schaltet also bei einem hohen Signalzustand am Ausgang SELO der Auswahleinrichtung das Taktsignal CLKO in invertierter Form auf die Klemme CLKOUT der Kontrolleinheit
durch, wohingegen bei einem niedrigen Signalzustand am Ausgang SELO der Auswahleinrichtung das Taktsignal CLKl in invertierter Form auf die Klemme CLKOUT durchgeschaltet wird.
Für jeden Phasenregler ist eine Serienschaltung von 3 aneinandergereihten P-Kanal-Feldeffekttransistoren TPOl, TP02, TP03 bzw. TPIl, TP12, TP13 und 3 aneinandergereihten N-Kanal-Feldeffekttransistoren TNOl, TN02, TN03 bzw. TNIl, TN127 TN13 gegeben. Die Source-Elektrode des außenliegenden P-Kanal-Feldeffekttransistors TPOl bzw. TPIl ist mit der das hohe Potential führenden Klemme VDD und die Source-Elektrode des außenliegenden N-Kanal-Feldeffekttransistors TN03 bzw. TN13 ist mit der das niedrige Potential führenden Klemme DG der Betriebsspannungsquelle verbunden. Die Mittenanzapfung der Serienschaltung ist mit der zugehörigen Steuerspannung VCO, VCl verbunden.
Der Differenzverstärker OP02 bzw. 0P12 gibt an seinem Ausgang ein Signal mit hohem Pegel (HIGH) ab, wenn die zugehörige Steuerspannung höher ist als die mittlere Spannung UM. Der Ausgang des Differenzverstärkers OP02 bzw. 0P12 ist mit den Steuerelektroden der Feldeffekttransistoren TP03 und TNOl bzw. TP13 und TNIl der zugehörigen Serienschaltung sowie mit den Steuerelektroden der Feldeffekttransistoren TPIl und TN13 bzw. TPOl und TN03 der einem jeweiligen anderen Phasenregler zugehörigen Serienschaltung verbunden. Der Ausgang SELO der Auswahleinrichtung ist mit den Steuerelektroden der Feldeffekttransistoren TP02 und TN12 verbunden. Der Ausgang SELl der Auswahleinrichtung ist mit den Steuerelektroden der Feldeffekttransistoren TN02 und TP12 verbunden. Ist nun der Phasenregler PRO durch ein Signal mit hohem Pegel am Ausgang SELO der Auswahleinrichtung gerade ausgewählt, so sind die Feldeffekttransistoren TP02 und TN02 gesperrt und die Feldeffekttransistoren TP12 und TN12 leitend geschaltet. Die Serienschaltung des gerade ausgewählten Phasenreglers ist also gesperrt, womit sie keinen Einfluß auf die zugehörige Steuerspannung hat. Die Serienschaltung eines gerade nicht ausge-
wählten Phasenreglers wird in der Weise leitend geschaltet, daß die Höhe der Steuerspannung dieses Phasenreglers in Richtung auf die bezüglich der mittleren Spannung UM jeweils andere Seite des Regelbereiches beeinflußt wird wie die Seite des Regelbereiches, in den die augenblickliche Höhe der Steuerspannung des gerade ausgewählten Phasenreglers fällt. Diese Beeinflussung geht so weit, bis die Steuerspannung die mittlere Spannung überschritten hat und durch eine Zustandsänderung am Ausgang des Differenzverstärkers OP02, bzw. 0P12 des gerade nicht ausgewählten Phasenreglers die zugehörige Serienschaltung für eine weitere Beeinflussung der Steuerspannung gesperrt wird. Weist die Steuerspannung eines gerade nicht ausgewählten Phasenreglers eine Höhe auf, die bereits in die bezüglich der mittleren Spannung UM jeweils andere Seite des Regelbereiches fällt wie die Seite des Regelbereiches, in die die augenblickliche Höhe der Steuerspannung des gerade ausgewählten Phasenreglers fällt, so bleibt die Serienschaltung des gerade nicht ausgewählten Phasenreglers gesperrt, womit die zugehörige Steuerspannung nicht beeinflußt wird. 20
Die Kontrolleinheit erzwingt also, daß die Steuerspannung eines momentan nicht ausgewählten Phasenreglers in einem bezüglich der mittleren Spannung diametralen Arbeitsbereich zu dem Arbeitsbereich des gerade ausgewählten Phasenreglers gehalten wird, sodaß der momentan nicht ausgewählte Phasenregler nur in diesem Zustand einrasten kann.
Für den Fall, daß die Steuerspannungen sämtlicher Phasenregler einen Zustand außerhalb ihres Regelbereiches eingenommen haben, weisen sämtliche der Auswahleinrichtung zugeführte Signale INO, INI einen hohen Pegel (HIGH) auf, wodurch die Auswahleinrichtung an ihren Ausgängen SELO, SELl einen niedrigen Pegel (LOW) einnimmt. Dies wird von einem die logische NOR-Funktion realisierenden NOR-Gatter ausgewertet und an der Klemme ALARM durch ein Signal mit hohem Pegel (HIGH) angezeigt .
&dgr; Mh 1
Der Einfluß von Störungen an den Klemmen der Betriebsspannungsquelle ist umso geringer, je kurzer die Verzögerungszeit in einer Verzögerungsleitung ist. In einer bevorzugten Ausführungsform sind die Phasenregler in zwei Gruppen aufgeteilt, wobei den Gruppen jeweils zueinander komplementäre Referenztaktsignale zugeführt sind. Diese Maßnahme bringt neben einer Verringerung des Einflußes von durch Störungen an den Klemmen der Betriebsspannungsquelle verursachten Störungen eine Einsetzbarkeit von kürzeren und damit aufwandsärmeren Verzögerungsleitungen mit sich. Die Verzögerungsleitung ist dann so ausgelegt, daß sie nur eine halbe Periode des Taktsignales auzugleichen braucht und vermag.

Claims (8)

14 Schutzansprüche
1. Schaltungsanordnung zur Realisierung der Funktion eines spannungsgesteuerten, quarzstabilisierten Oszillators, der durch ein Ansteuersignal (VFCONT) mit einer niedrigen Rate von Zustandswechseln ansteuerbar ist und der ein Taktsignal (CLKOUT) abzugeben vermag, bei der
- mehrere jeweils eine gesteuerte Verzögerungsleitung (VCDO, VCDl), einen Phasenvergleicher (PVO, PVl) und einen Schleifenfilter (LFO, LFl) aufweisende Phasenregler (PRO, PRl) vorgesehen sind, die jeweils einen Referenztakteingang (CREF) aufweisen und deren Steuerspannungen (VCO, VCl) in einem Regelbereich zwischen einer oberen (UH) und einer unteren (UL) Grenze liegen
- stets ein Phasenregler der jeweils ausgewählte Phasenregler ist
- der Verzögerungsleitungsausgang des ausgewählten einen Phasenreglers der Taktsignalausgang ist
- der ausgewählte, in seiner Frequenz nach Maßgabe eines zugeführten Ansteuersignals beeinflußte Phasenregler einen Taktsignalgeber bildet
- jenseits der oberen oder der unteren Grenze des Regelbereiches des gerade ausgewählten Phasenreglers ein jeweiliger anderer Phasenregler mit an dieser Grenze gerade nicht
ausgesteuertem Regelbereich der ausgewählte Phasenregler ist.
2. Schaltungsanordnung nach Anspruch 1,
gekennzeichnet durch
einen gerade nicht ausgewählten Phasenregler, der im eingerasteten Zustand einer Aussteuerung auf der jeweils anderen Seite bezüglich der Mitte des Regelbereiches wie der gerade ausgewählte Phasenregler bereitgehalten ist.
3. Schaltungsanordnung nach Anspruch 1 oder 2,
gekennzeichnet durch
in zwei Gruppen eingeteilte Phasenregler, wobei die Eingänge der Verzögerungsleitungen der Phasenregler gruppenindividuell mit einem von zueinander komplementären ReferenztaktsignaTren (CREF_H, CREF_L) beaufschlagt sind.
4. Schaltungsanordnung nach einem der Ansprüche 1 bis 3,
dadurch gekennzeichnet, daß dem Eingang der
Schaltungsanordnung ein lokal vorhandenes Taktsignal hoher
Frequenzkonstanz als Referenztaktsignal zugeführt ist.
5. Schaltungsanordnung nach einem der Ansprüche 1 bis 4,
dadurch gekennzeichnet, daß die Schaltungsanordnung vollständig in einem eine integrierte Schaltung aufweisenden Baustein integriert ist.
6. Schaltungsanordnung nach Anspruch 5,
dadurch gekennzeichnet, daß mehrere Schal tungsanordnungen zur Realisierung der Funktion eines spannungsgesteuerten, quarzstabilisierten Oszillators in dem Baustein integriert sind.
7.Schaltungsanordnung nach einem der Ansprüche 1 bis 6,
dadurch gekennzeichnet, daß der Phasenregel kreis eines momentan nicht ausgewählten Phasenreglers geschlossen ist und dessen Phasenvergleicher mit dem Ausgang der zugehörigen Verzögerungsleitung und dem Ausgang der Verzögerungsleitung des momentan ausgewählten Phasenreglers verbunden ist.
8.Schaltungsanordnung nach einem der Ansprüche 1 bis 7,
gekennzeichnet, durch
eine Alarmeinrichtung, die aktivschaltbar ist, wenn die Steuerspannungen sämtlicher Phasenregler jenseits der Grenzen des Regelbereiches liegen.
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