DE2848096B2

DE2848096B2 - Digitale Addieranordnung

Info

Publication number: DE2848096B2
Application number: DE2848096A
Authority: DE
Inventors: Ludwig Desire Johan Eindhoven Eggermont (Niederlande)
Original assignee: Philips Gloeilampenfabrieken NV
Current assignee: Koninklijke Philips NV
Priority date: 1977-11-10
Filing date: 1978-11-06
Publication date: 1980-02-07
Also published as: JPS569737B2; JPS5475249A; NL7712367A; US4229802A; GB2008294B; FR2408871A1; DE2848096A1; GB2008294A; DE2848096C3; FR2408871B1

Description

Die Erfindung betrifft eine digitale Addieranordnung für die Bestimmung der Summe einer Anzahl binär kodierter Zahlen mit einem digitalen Parallelakkumulator, der eine der Bitanzahl der zu addierenden Zahlen entsprechende Anzahl Volladdierer und einen an Ausgänge der Volladdierer angeschlossenen ersten Speicher zur Speicherung der sich aus der Addition ergebenden Zwischensummen- und Zwischenübertragszahlen enthält, und mit einem Endaddierer für die Bestimmung der Summe der im ersten Speicher gespeicherten Zahlen und weiterhin mit einer Koppelschaltung für die Kopplung des Endaddierers mit dem ersten Speicher sowie mit einer Zeitsteuerschaltung für die Steuerung des digitalen Parallelakkumulators und des Endaddierers.

Eine derartige digitale Addieranordnung ist aus der US-PS 30 23 962 bekannt.

Digitale Addieranordnungen werden beispielsweise in Digitalfiltern benutzt, wobei ein Ausgangskodewort als die Summe der gewichteten Werte einer Anzahl dein Filter zuzuführender binärkodierter Eingangskodewörter gebildet wird.

Bei der bekannten digitalen Addieranordnung kann die zur Bestimmung einer Anzahl von Summen benötigte Zeit sehr lang sein, weil die Bildung einer neuen Summe erst erfolgen kann, nachdem die sich aus der Addition ergebende Zwischenübertragszahl ihren Einfluß auf das Endergebnis hat ausüben können und das Endergebnis gelesen worden ist. Dies bedeutet in der Praxis, daß beispielsweise bei der Verwendung dieser bekannten Addieranordnung in einem Digitalfilter die Ausgangsfrequenz, d, h. die Frequenz, mit der die Ausgangskodewörter des Filters auftreten, sowohl durch die Anzahl der im Ausgangskodewort mitzugewichtenden Eingangskodewörter als auch durch die Zeit bestimmt wird, die die Übertragszahlen benötigen, um ihren Einfluß auf die Endsumme ausüben zu können.

Der Erfindung liegt die Aufgabe zugrunde, eine Digitaladdieranordnung der eingangs erwähnten Art zu schaffen, bei der die Gesamtzeit für die Bestimmung einer Anzahl von Summen drastisch reduziert ist

Die erfindungsgemäße digitale Addieranordnung ist dadurch gekennzeichnet, daß die Koppelschaltung einen an den ersten Speicher angeschlossenen Schalter mit einem ersten und einem zweiten Schaltzustand und einen an den Endaddierer angeschlossenen zweiten Speicher enthält, und daß die Zeitsteuerschaltung ebenfalls die Koppelschaltung derart steuert, daß im ersten Schaltzustand der erste Speicher mit Eingängen der Volladdierer und im zweiten Schaltzustand der erste Speicher mit dem zweiten Speicher für die Übernahme der Zwischensummen- und der Zwischenübertragzahlen gekoppelt ist.

Bei der Verwendung der erfindungsgemäßen digitalen Addieranordnung in einem Digitalfilter wird erreicht, daß die Ausgangsfrequenz des Digitalfilters ausreicht, daß die Ausgangsfrequenz des Digitalfilters ausschließlich entweder durch die Zeit für die Bestimmung der Zwischensumme der zur gewichtenden Eingangskodewörter oder durch die für die Verarbeitung der Übertragszahlen in dem Endergebnis erforderliche Zeit in Abhängigkeit davon, welche der zwei Zeiten am größten ist, bestimmt wird.

Ausführungsbeispiele der erfindungsgemäßen digitalen Addieranordung werden nachstehend an Hand der Zeichnung näher erläutert. Es zeigt

Fig. 1 eine digitale Addieranordnung nach dem Stand der Technik,

F i g. 2 ein erstes AusführungsL ji^cpiel der erfindungsgemäßen digitalen Addieranordnung, bei dem der Endaddierer als Serienaddierer tusgeführt ist,

Fig. 3 einige Zeitdiagramme zur Erläuterung der Wirkung der Anordnung nach F i g. 1 und F i g. 2,

Fig.4 ein zweites Ausführungsbeispiel der erfindungsgemäßen digitalen Addieranordnung, bei dem als Endaddierer ein Paralleladdierer verwendet ist,

Fig. 5 ein Digitalfilter mit einer erfindungsgemäßen digitalen Addieranordnung.

Es sei bemerkt, daß die in der Zeichnung dargestellten digitalen Addieranordnungen aus einer Anzahl Addierer aufgebaut sind, die mit je einem einziffrigen Bezugszeichen versehen sind. Die Addierer sind mit Ein- und Ausgängen versehen, die durch zweiziffrige Bezugszeichen bezeichnet sind, deren erste Ziffer gleich dem Bezugszeichen des zugeordneten Addierers ist und deren zweite Ziffer angibt, ob es sich um einen Ein- oder um einen Ausgang handelt. Die Eingänge werden durch eine zweite Ziffer gleich 1,2 oder 3 gekennzeichnet und die Ausgänge führen als zweite Ziffer eine 4 oder eine 5. ι Die mit den Addierern gekoppelten Elemente sind ebenfalls mit aus zwei Ziffern bestehenden Bezugszeichen bezeichnet, wobei die erste Ziffer gleich dem Bezugszeichen des zugeordneten Addierers ist. Wenn in nachstehender Beschreibung auf eine Gruppe von Eini oder Ausgängen oder auf eine Menge Elemente verwiesen wird, werden Gruppenbezugszeichen benutzt, die aus einer Buchstabenzifferkombination bestehen. Beispielsweise wird mit X1 die Eingangsgrup-

pe bezeichnet, die als zweite Ziffer des Bezugszeichens der betreffenden Eingänge die Ziffer 1 führen.

Die bekannte digitale Addieranordnung nach F i g. 1 ist für die Bestimmung der Summe einer Anzahl aus vier Bits bestehender, binär kodierter Zahlen eingerichtet und enthält dazu einen digitalen Parallelakkumulator 70 mit vier Volladdierern 1, 2, 3 und 4. Die Bits mit aufeinanderfolgend größerem Gewicht werden durch Eingabeeinrichtungen 16, 26, 36 bzw. 46 (nachstehend gemeinsam mit ΑΓ6 bezeichnet) den Eingängen 12, 22, 32 bzw. 42 (weiter gemeinsam mit X2 bezeichnet) zugeführt Mit den Ausgängen 14, 24, 34 und 44 (X4) sind Speicherelemente 17, 27, 37 und 47 (X 7) und mit den Ausgängen 15,25 und 35 (X5) sind Speicherelemen te 18,28 und 38 (X8) verbunden, die je ein Bit speichern können. Die Speicherelemente Xl und X% bilden zusammen den ersten Speicher 10 und sind mit den Eingängen 11, 21, 31 und 41 (XX) bzw. mit den Eingängen 23, 33 und 43 (X3) der Volladdierer 1, 2, 3 und 4 derart verbunden, daß die Bits der im ersten Speicher 10 gespeicherten Zahlen von den Voüaddierern 1, 2, 3 und 4 zu den Bits der nächste-:, von den Eingabezurichtungen X6 den Eingängen X 2 zuzuführenden Zahl addiert werden.

Nachdem die letzte Zahl der Zahlenfolge, deren Summe bestimmt werden muß, den Eingängen X2 zugeführt worden ist und zu einem Ergebnis, d. h. zu einer Zwischensumme- und einer Zwischenübertragszahl, im ersten Speicher 10 geführt hat, wird durch einen über eine Koppelschaltung 40, die hier nur aus galvanischen Verbindungen besteht, mit dem ersten Speicher verbundenen Endaddierer 20 die Endsumme der in den Speicherelementen X7 und X8 gespeicherten Zahlen bestimmt. Der Endaddierer 20 enthält dazu einen Volladdierer 5 mit einem ersten Eingang 51, dem nacheinander die Bits der in den Speicherelementen X 7 gespeicherten Zwischensummenzahl zugeführt werden, mit einem zweiten Eingang 52, dem über ein Verzögerungselement 56 nacheinander die Bits der in den Speiet :relementen X8 gespeicherten Zwischenübertragungszahl zugeführt werden, und mit einem dritten Eingang 53, dem über ein Verzögerungselement 58 das am Ausgang 55 auftretende, sich aus der Addition ergebende Übertragbit zugeführt wird. Die am Ausgang 54 des Volladdierers 5 auftretenden Bits werden in die Speicherelemente 57-1, 57-2, 57 3 und 57-4 (57-X) eingeschrieben und bilden dort die Endsumme. Der Verlauf des oben beschriebenen Additionsverfahrens erfolgt unter der Steuerung einer Zeitsteuerschaltung 30, die auf bekannte Wrise Steuersignale a, b, c, c/und e erzeugt und sie den mit a, b, c, d und e bezeichneten Steuereirgängen des Akkumulators und des Endaddierers zuführt.

Es sei bemerkt, daß dem Eingang 13 des Volladdierers 1 stets eine logische »0« zugeführt werden muß und daß am Ausgang 45 des Volladdierers 4 normalerweise eine logische »0« auftritt, außer wenn die zu bestimmende Summe durch eine aus vier Bits bestehende Zahl dargestellt werden kann (»overflow«), in welchem Fall am Ausgang 45 eine logische»!« auftritt.

Die Wirkung der an Hand der Fig. I beschriebenen bekannten digitalen Addieranordnung wird nachstehend mit Hilfe eines Zahlenbeispiels näher erläutert. Dabei wird die in der Tabelle I dargestellte boolesche Verknüpfungstafel für einen Volladdierer benutzt. In dieser Tabelle sind für die Bezeichnung der Ein- und Ausgänge des VolladHierers die zum Volladdierer 1 gehörenden Bezugszeichen erwähnt.

Tabelle

12

14

0 0 I 1

0 0 1 I

0 1

0
1

0
I

0 1

0 1

0 0

Die bei der Bestimmung der Summe der Zahlen 2+1 + 1+4 = 8

oder in binär kodierter Form

0010+0001+0001+0100=1000

2" nacheinander an den verschiedenen Ein- und Ausgängen der Addierer 1, 2, 3 und 4 auftretenden Binärwerte sind in der Tabelle 2 schematisch dargestellt.

	Tabelle 2	*P =* 4	3	r	2	1	I =
							/1
	</ =	0	ü	0	O	O	/1
if)	1	0	0	0	1	ü	l\
	2	0	ü	0 o"	O	O	il
	3	0	0	O	1	O	il
	4	0	0		O	ü	Ii
Γι	5	0	ü	1	O	Ii
	1	0	ü	O	i	Ii
	2	ü	0	O	O	/4
-10	3	U	0	1	1	M
	4	0	ü	O	O	/5
	5	ü	()	1	1	/5
	1	0	ü	O	1	/5
-(">	2	0	0	O	. ° f	/6
	3	0	0	1	O	/6
	4	0	ü	O	1
	■s					Il
>n		0	υ	I	ü	C,
	I	0	I	O	O	il
	2	0	ü	I	O	/8
	3	0	1	O	O	IH
Vi	4	0	0	I	O
	5
	Fabelle 3			5		ι ■■=
h()						19
	1 =					19
	1					MO
	2			+		MO
	3 4
	5

lOrtset/une

0 0

°- 0

0_

0
ι

0 0

Ml /11 Hl

/12 /12

/13 /13

/13 i\A /U

/15 /15 /15 /16 /16

Die Buchstabenkombination pq in der Tabelle 2 gibt die Bezugszeichen der Ein- und Ausgänge an, und der Buchstabe f bezeichnet, mit dem Index 1, 2 usw., die aufeinanderfolgenden Zeitpunkte, zu denen eine Änderung der Ein- und Ausgangssignale erfolgt. So ist zum Zeitpunkt /1 an den Eingängen Xi die Zahl 0000, an den Eingängen X2 die Zahl 0010, an den Eingängen X3 die Zahl 000 und am Eingang 13 eine logische 0 vorhanden.

Die Volladdierer 1,2,3 und 4 erzeugen zum Zeitpunkt f2 an den Ausgängen X4 die Summe 0010 dieser Zahlen und an den Ausgängen X5 den sich aus der Addition der Zahlen ergebenden Übertrag 000, während am Ausgang 45 dabei auch eine 0 erscheint. Die Summe 0010 erreicht über die Speicherelemente X7 zum Zeitpunkt f3 die Eingänge Xi, während ebenfalls zum Zeitpunkt /3 der Übertrag 000 über die Speicherelemente X 8 den Eingängen X3 und eine logische 0 dem Eingang 13 zugeführt werden. Zum Zeitpunkt /3 wird außerdem die Zahl 0001 von den Eingabeeinrichtungen X6 den Eingängen X 2 zugeführt.

Dieser Vorgang geht weiter, bis alle Zahlen, deren Summe bestimmt werden muß, zu einer Zwischensummenzahl 0100 und zu einer Zwischenübertragszahl 010 verarbeitet worden sind. Diese Zahlen sind vom Zeitpunkt /8 an im ersten Speicher 10 verfügbar und werden anschließend im Endaddierer 20 summiert, der als Serienaddierer ausgeführt ist und bei dem am Ausgang 54 nacheinander in der Reihenfolge vom niedrigstwertigen zum höchstwertigen Bit die Bits der Endsumme auftreten.

Die Summierung im Endaddierer 20 ist in der Tabelle 3 schematisch dargestellt

Die Endsumme ist also 1000, die die binär kodierte Zahl ist, deren Bits nacheinander zu den Zeitpunkten 116, 114, f 12 und 110 am Ausgang auftreten, der mit pq = 54 bezeichnet ist

Wenn nunmehr mit der bekannten digitalen Addieranordnung nach F i g. 1 nacheinander Summen verschiedener Zahlenfolgen bestimmt werden müssen, kann erst

die Bildung einer neuen Summe angefangen werden, nachdem die vorangehende Endsumme berechnet worden ist. Das bedeutet, daß im gegebenen Beispiel erst zu einem nach dem Zeitpunkt 116 liegenden Zeitpunkt den Eingängen X 2 eine neue Zahl zugeführt werden kann, so daß die Gesamtzeit für die Bestimmung einer Anzahl von Summen sehr lang ist

Das in Fig.2 dargestellte Ausfuhrungsbeispiel der digitalen Addieranordnung nach der Erfindung unterscheidet sich von der bekannten digitalen Addieranordnung nach F i g. 1 darin, daß die Koppelschaltung 40 einen an den ersten Speicher 10 angeschlossenen Schalter 50 mit einem ersten und einem zweiten Schaltzustand und einen an den Endaddierer 20 angeschlossenen zweiten Speicher 60 enthält, und daß die Zeitsteuerschaltung 30 ebenfalls die Koppelschaltung 40 derart steuert, daß im ersten Schaltzustand der erste Speicher 10 mit Eingängen Xi und X3 der Volladdierer 1,2,3 und 4 und im zweiten Schaltzustand der erste Speicher 10 mit dem zweiten Speicher 60 für die Übernahme der Zwischensummen- und der Zwischenübertragungszahlen gekoppelt wird.

Die digitale Addieranordnung nach F i g. 2 enthält weiterhin gleich wie die bekannte Anordnung nach Fig. 1 einen digitalen Parallelakkumulator 70, einen Endaddierer 20 und eine Zeitsteuerschaltung 30.

Wenn sich der Schalter 50 im ersten Schaltzustand befindet, kann die Wirkung des Parallelakkumulators 70 schematisch wie an Hand der Tabelle 2 für die bekannte Anordnung bei der Addition von 2+1 + 1+4 beschrieben werden. Nachdem zu einem nach dem Zeitpunkt <8 fallenden Zeitpunkt der Schalter 50 mit Hilfe eines von der Zeitsteuerschaltung 30 erzeugten Steuersignals vom ersten in den zweiten Schaltzustand gebracht worden ist, werden die Zwischensummenzahl 0100 und die Zwischenübertragungszahl 010 in die Speicherelemente 57-5, 57-6, 57-7 und 57-8 (57- Y) bzw. in die Speicherelemente 56-1, 56-2 und 56-3 (56- Y) übernommen, die zusammen den zweiten Speicher 60 bilden. Anschließend wird der Schalter 50 in den ersten Schaltzustand zurückgeführt und kann eine neue Zahlenfolge den Eingängen X 2 zugeführt werden.

Die Verarbeitung dieser neuen Zahlenfolge zu einer neuen Zwischensumme und einer neuen Zwischenübertragungszahl verläuft dabei wie in Tabelle 2 für die Bestimmung von 2+1 + 1+4 angegeben, während unabhängig davon gleichzeitig im Endaddierer 20 die Verarbeitung der ersten Zwischensummen und der ersten Zwischenübertragungszahl zur ersten Endsumme wie in der Tabelle 3 angegeben erfolgt

Es sei noch bemerkt, daß die Verwendung des Verzögerungselements 56 auf verschiedene Weisen vermieden werden kann, beispielsweise indem das niedrigstwertige Bit der in den Speicherelementen 57- V gespeicherten Zwischensummenzahl, d.h. das im Speicherelement 57-5 gespeicherte Bit dem Speicherelement 57-4 direkt zugeführt wird.

In Fig.3 sind einige Zeitdiagramme für die Erläuterung der Wirkung der Rechner nach F i g. 1 und F i g. 2 dargestellt Das in F i g. 3A dargestellte Zeitdiagramm bezieht sich auf die in F i g. 1 dargestellten bekannte digitale Addieranordnung und das Zeitdiagramm in Fig.3B betrifft die in Fig.2 dargestellte digitale Addieranordnung nach der Erfindung.

Die mit 1» 2, usw. bezeichneten Pfeile symbolisierer stets das Zuführen einer Anzahl von Zahlen, derer Summe bestimmt werden muß, und die mit lo, 2o usw bezeichneten Pfeilen symbolisieren das Verfügbarwer

den der zu einer bestimmten Zahlenfolge gehörenden Endsumme.

Ausgehend von oer in der Tabelle 2 und der Tabelle 3 angegebenen Addition von vier Zahlen mit je vier Bits bedeutet dies, daß im Falle nach Fig.3A die erste Zahlenfolge zwischen den Zeitpunkzen ti und 18 zugefüVt wird und daß die erste Endsumme zwischen den Zeitpunkten (9 und M6 verfügbar ist, die zweite Zahlenfolge kann dabei zwischen den Zeitpunkten M 7 und /24 zugeführt werden, wonach zwischen den Zeitpunkten /25 und /32 die zweite Endsumme verfügbar wird.

Dagegen wird im Falle nach Fig.3B gleichzeitig mit dem Verfügbarwerden der ersten Endsumme zwischen den Zeitpunkten /9 und /16 eine zweite Zahlenfolge zugeführt. Die schraffierten Pfeile in Fig. 3b geben an, daß zwischen den Zeitpunkten M8 und f9 die (JuCiTiStiMlc ucf Zw'iSCiicfiäürfirricri üfiu ZwtSunciiüücitragungszahlen in den zweiten Speicher erfolgen.

Aus F i g. 3 ist klar ersichtlich, daß mit der digitalen Addieranordnung nach der Erfindung eine drastische Reduktion der für die Berechnung einer Anzahl von Endsummen insgesamt benötigte Zeit erreicht werden kann.

In F i g. 4 ist ein zweites Ausführungsbeispiel einer digitalen Addieranordnung nach der Erfindung dargestellt, die wie das Ausführungsbeispiel nach Fig.2 mit einem digitalen Parallelakkumulator 70, einer Zeitsteuerschaltung 30, einem Schalter 50, einen zweiten Speiche: 60 und einen Endaddierer 20 versehen ist Der zweite Speicher 60 wird dabei durch die Speicherelemente 67, 77, 87 und 97 (Yl) für die Speicherung der Zwischensummenzahl und durch die Speicherelemente 68, 78 und 88 (YS) für die Speicherung der Zwischenübertragungszahl gebildet. Bei diesem Ausführungsbeispiel ist der Endaddierer 20 jedoch als Paralleladdierer mit den Haibaddierern 6, 7, 8 und 9 ausgeführt. Außerdem werden die Speicherelemente Yl nicht nur für die Speicherung der Zwischensummenzahl benutzt, sondern es wird darin auch die Endsumme gespeichert. Die Wirkung des Ausführungsbeispiels nach F i g. 4 kann wiederum an Hand eines Zahlenbeispiels erläutert werden, wobei das bereits früher in bezug auf die F i g. 1 und 2 benutzte Beispiel, und zwar die Addition

2+1 + 1+4 = 8,

in der Tabelle 4 dargestellt worden ist, 'im anzugeben, wie die Verarbeitung der Zwischensummenzahl 0100 und der Zwischenübertragszahl 010 zur Endsumme erfolgt

Tabelle 4

ρ = 9

I	O	I	O	O	/9
3	O	I	O	O ₊	/9
4	O	O	O	O	/10
S	O	I	O	O	/10
I	O	O	O	O	/11
3	I	O	O	O	/Il
4	I	O	O	O	/12
5	O	O	O	O	/12

c» sci UCIIiCi κι, uau uie in uer /.eicnnung dargestellten Speicherelemente bei der Verwendung dynamischer 4-Phasen-MOS-LSI-TechnoIogie für die Verwirklichung der Voll- und der Halbaddierer durch geringe Kapazitäten gebildet werden, die vorwiegend aus den Streukapazitäten der inneren Verdrahtung bestehen.

In F i g. 5 ist schematisch ein Digitalfilter dargestellt, in dem die erfindungsgemäße Digitalanordnung verwendet ist. Das Digitalfilter enthält ein erstes ringgekoppeltes Schieberegister 100 mit einem Eingang 101, dem mit einer Eingangsabtastfrequenz f, auftretende Eingangskodewörter Xi zugeführt werden, die in einem Multiplizierer 102 mit Gewichtsfaktoren G multipliziert werden, die in einem zweiten ringgekoppelten Schieberegister 103 gespeichert sind. Für die Bestimmung eines Ausgangskodeworts Y_n muß die Summe

N- I

= Σ C,X_m-,

ι = 0

bestimmt werden. Die Ausgangskodewörter Y_n müssen mit einer Ausgangsfrequenz f_u auftreten und dazu wird in der digitalen Addieranordnung 104 einmal pro Ausgangsperiode \lf_u die Summe

N- 1

bestimmt Durch einen Schrägstrich in den Verbindungsleitungen zwischen den verschiedenen Elementen wird angegeben, daß die Bits, aus denen die Kodewörter bestenen, parallel verarbeitet werden.

Hierzu 3 Blatt Zeichnungen

Claims

Patentanspruch:

Digitale Addieranordnung für die Bestimmung der Summe einer Anzahl binär kodierter Zahlen mit einem digitalen Parallelakkumulator, der eine der Bitanzahl der zu addierenden Zahlen entsprechenden Anzahl Volladdierer und einen an Ausgänge der Volladdierer angeschlossenen ersten Speicher zur Speicherung der sich aus der Addition ergebenden Zwischensummen- und Zwischenübertragszahlen enthält, und mit einem Endaddierer für die Bestimmung der Summe der im ersten Speicher gespeicherten Zahlen und weiterhin mit einer Koppelschaltung für die Kopplung des Endaddierers mit dem ersten Speicher sowie mit einer Zeitsteuerschaltung für die Steuerung des digitalen Parallelakkumulators und jedes Endaddierers, dadurch gekennzeichnet, daß die Koppelschaltung (40) einen an den ersten Speicher (10) angeschlossenen Schalter mit einem ersten und einem zweiten Schaltzustand und einen an den Endaddierer (5) angeschlossenen zweiten Speicher (60) enthält, und daß die Zeitsteuerschaltung (30) ebenfalls die Koppelschaltung derart steuert, daß im ersten Schaltzustand der erste Speicher (10) mit Eingängen der Volladdierer (1 bis 4) und im zweiten Schaltzustand der erste Speicher mit dem zweiten Speicher (60) für die Übernahme der Zwischensummen- und der Zwischenübertragszahlen gekoppelt ist.