DE2828126A1 - Digital-analog-umsetzer - Google Patents

Description

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Anmelderin: International Business Machines

Corporation, Armonk, N. Y. 10504

ker/ms

Digital-Analog-Umsetzer

Die Erfindung betrifft einen Digital-Analog-Umsetzer entsprechend dem Oberbegriff des Patentanspruchs 1.

Digital-Analog-Umsetzer, die auch als Digital-Analog-Konverter bezeichnet werden, wandeln ein digitales Eingabesignal in ein jäquivalentes analoges Ausgabesignal um.

In einer bekannten Ausfuhrungsform eines Digital-Analog-Umsetzers , welche auch als zeitteilender Schaltkreis betrachtet werden kann, wird ein stabiler Oszillator in Verbindung mit einer digitalen Zählung und logischen Schaltkreisen dazu verwendet, eine Rechteckwelle zu erzeugen, deren jeweilige Einschaltzeit mit dem numerischen Wert des eingegebenen steuernden Digitalworts übereinstimmt. Die erzeugte Rechteckwelle wird gefiltert und der sich ergebende Mittelwert als analoges Ausgangssignal abgegeben. Diese Ausführungsform ist in der US-PS 3,823,396, Spalte 1, Zeilen 24 - 30 beschrieben.

Um die Signalverarbeitungszeit, d. h. die Antwortzeit, solcher Schaltungsanordnungen kurz zu halten, ist in der vorgenannten US-PS eine Anordnung mit einer Vielzahl zeitteilender Schaltkreise beschrieben, die jeweils einer gegebenen Bitgruppe des aussteuernden Digitalworts zugeordnet sind. In einem Ausführungsbeispiel gemäß Fig. 1 der vorgenannten US-PS dienen zwei zeitteilende Schaltkreise zur Erzeugung einer groben und einer feinen Analogspannung, welche zur Erzeugung einer zusammengesetzten Ausgangsspannung summiert und gefiltert werden,

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Beim dargestellten Ausführungsbeispiel für ein Zehn-Bit-· Digitalsignal werden die Grobschaltkreise seitens der fünf höchstwertigen Bits des digitalen Signals oder Worts gesteuert, wohingegen die Feinschaltkreise durch die fünf niedrigstwertigen Bits gesteuert werden. Neben einem gemeinsamen Fünf-Bit-Zähler, der periodisch mit gegebener Schaltgeschwindigkeit aufwärts zählt, ist für die beiden Zeitschaltkreise je ein Fünf-Bit-Vergleicher vorgesehen, der die beiden eingegebenen digitalen Bitgruppen mit dem jeweiligen Zählerstand des Zählers vergleicht.

Die beiden Vergleicher liefern ein Steuersignal zur Einschaltung eines elektronischen Schalters der zugehörigen zeitteilenden Schaltkreise, wenn der Zähler durch null geht, und zur Ausschaltung des entsprechenden Schalters, wenn der Wert im Zähler gleich dem Wert der zugehörigen digitalen Fünf-Bit-Gruppe ist. Jedes der beiden betrachteten Steuersignale ist somit praktisch ein pulsdauermodulier- tes Steuersignal. Die beiden auf das jeweilige Steuersignal ansprechenden elektronischen Schalter steuern die Anschaltung einer gemeinsamen Bezugsquelle an eine Anordnung zweier gegebener Präzisionswiderstände. Diese Anordnung mittelt die Ausgangsspannung der beiden Schalter proportional .zur binären Wichtung der Datenbits in den beiden genannten Bitgruppen. Zwei gegebene Kondensatoren in Plastikfilmbauart und ein weiterer gegebener Widerstand filtern die sich am Ausgang der Anordnung aus den erstgenannten beiden Widerständen ergebende Analogspannung heraus. Es ist augenscheinlich, daß die vorbeschriebene Vielfachanordnung die Antwortzeit der Gesamtanordnung abkürzt, welche andererseits zur Verarbeitung eines Zehn-Bit^Digitalsignals mit einer Anordnung aus einem einzigen Zeitschaltkreis in Verbindung mit einem Zehn-Bit-Zähler und einem Zehn-Bit-Vergleicher erforderlich wäre.

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■Die Ausbildung der beiden vorbetrachteten Möglichkeiten benötigt eine relativ komplexe Schaltlogik zur Decodierung der Äquivalenzbedingungen zum gesamten Digital-'wert oder zu dessen Teilen und die Zählung in einem bei-

geordneten Zähler und/oder die Erkennung des Zählstandes ,null im Zähler. Somit erfordern solche Anordnungen verhältnismäßig großen Aufwand und/oder des^/eiteren gegebene Präzisionsbauteile bekannter Größe. ι

Ίη der Veröffentlichung "Digital Television Tuner Uses |MOS LSI And Nonvolatile Memory" von Lester Penner in "Electronics" vom 1. April 1976 auf den Seiten 86 - 90 ist ein Digital-Analog-Umsetzer beschrieben, der die Forderung nach diskreten und/oder Präzisionsbauteilen einschränkt. Wie die vorgenannten Anordnungen nach dem Stande der Technik werden jedoch wiederum aufwendige Schaltkreise und eine komplexe Logik zur Durchführung der für die beschriebenen digitalen Vergleiche erforderliche Decodierung benötigt. Ein Vergleicher vergleicht dabei die Bits des Digitalsignals mit den Bitstellungen eines laufend aufzählenden Zählers. Das Ausgangssignal des Vergleichers wird dabei so lange eingeschaltet, wie der Zählerstand des Zählers noch kleiner ist als der Wert des Digitalsignals. Wenn der Zählerstand den digitalen Signalwert überschreitet, dann wird das Vergleicher-Ausgangssignal ausgeschaltet, bis der Zähler überläuft; dann beginnt ein neuer Zyklus. Die Decoderlogik für die Durchführung des vorgenannten Vergleiches ist relativ komplex und benötigt aufwendige Schaltkreise.

Der Vergleicher nach der vorgenannten Veröffentlichung gibt ein Steuersignal präzis definierter Dauer aber nicht Amplitude ab. Dieses Steuersignal wird zur Steuerung eines Schalters verwendet, der seinerseits eine Bezugsspannungsquelie mit· einem RC-Filter verbindet. Dieses Filter bildet

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den Mittelwert der auszugebenden Wellenform und arbeitet dabei eine Gleichspannungskomponente heraus, deren Amplitudenpegel proportional zum umzusetzenden Digital-Signalwert ist. Die Stabilität und Genauigkeit dieses Digital-Analog-Umsetzers hängt in erster Linie von der Bezugsspannungsquelle und von der Einschaltzeit des Vergleicher-Ausgangssignals ab. Die Taktfrequenz zur Aufzählung des Zählers und die Größen der Widerstände und Kondensatoren des RC-Filters haben dabei nur sekundäre Bedeutung für das analoge Ausgangssignal.

Um eine vernünftige Antwortzeit zu erreichen, wurde für den Umsetzer nach der vorbeschriebenen Veröffentlichung der Betrieb mit einem Grob- und einem Fein-Bitvergleichskanal vorgeschlagen, die beide jeweils ihren eigenen Vergleicher und ihren eigenen Schalter aufweisen. Ganz abgesehen davon ist der erforderliche Aufwand für die Decoderlogik zum digitalen Vergleich in jedem der beiden Kanäle dennoch relativ umfangreich und komplex.

Andere Ausführungen von Digital-Analog-Umsetzern, die keinen Digitalvergleich benützen, wurden bekannt. Siehe dazu z. B. den "Digital-To-Analog-Converter" von A. Croisier im IBM Technical Disclosure Bulletin, Band 15, Nr. 7 vom Dezember 1972 auf den Seiten 2050 und 2051. Im darin beschriebenen Umsetzer wird das Digitalsignal in einem Schieberegister mit einer ausreichenden Zahl von Bitpositionen gespeichert, deren vier in der zugehörigen Zeichnung dargestellt sind. Das Einlesen und Auslesen des Schieberegisters erfolgt unter Steuerung eines Taktimpulssignals, wobei pro Zyklus eine Auffrischung des Registerinhalts erforderlich ist. Der Ausgang des Schieberegisters ist mit einem Eingang eines UND-Glieds verbunden, während ein Durchschaltsignal zu einem weiteren Eingang des UND-Glieds geführt wird, nachdem das Digitalsignal in das Schieberegister eingespeichert worden

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ist. Vorzugsweise wird das UND-Glied mit einem dritten Eingang ausgeführt, dem zum Zwecke der Erzielung einer besseren

¹ Präzision beim noch zu beschreibenden Integrator Tastimpulse i zugeführt werden.

¹ Das Ausgangssignal dieses UND-Glieds steuert einen ersten Schalter, der zwischen einer Stromquelle und dem bereits genannten Integrator angeordnet ist. Der Integrator ist als

I Operationsverstärker mit einem Integrationskondensator aus-

i geführt, wobei dieser Kondensator zwischen dem Verstärkeri eingang und -ausgang angeordnet ist. Ein zweiter Schalter ¹ ist parallel zum Integrationskondensator vorgesehen und wird

durch ein zweites Steuersignal gesteuert. Dieser zweite Schal-, ter wird zu Beginn jedes Zyklus geschlossen, um den Integraj tionskondensator zu löschen. Ein dritter Schalter liegt zwi-I sehen dem Ausgang des Verstärkers und einem Speicherkondensator und wird durch ein drittes Steuersignal gesteuert, ' welches den Integratorausgang am Ende jedes Zyklus abtastet.

; Selbstverständlich benötigt der Integrator des zuletzt beschriebenen Umsetzers gegebene Präzisionskomponenten. Des weiteren ist für die Gesamtanordnung die Erzeugung und Syn- ' chronisierung der einzelnen Steuersignale recht kompliziert.

. Das Taktsignal z. B., welches das Schieberegister in den ein-I zelnen Zyklen weiterschaltet, muß ein Bündel von Impulsen ge- \ gebener Frequenz zwischen den Impulsen zur Speisung des Rej gisters und des weiteren eine Impulsserie bilden, deren \ Zeitintervalle für das Auslesen des Registers eine zunehmen- ! de Dauer aufweisen. Die Dauer dieser Intervalle entspricht I der Wichtung der Binärbitposition des ausgelesenen Schiebei registers. Diese Auslese-Steuerimpulse müssen jedoch mit ¹ einer genauen Folge zeitgerecht zur Stellung der Bitpoai-

■ tionen Im Schieberegister bereitgestellt werden. Wie bereits angedeutet wurde, muß in jedem einzelnen Zyklus das Digital-

■ ^sig ^nal wieder in das Schieberegister eingegeben werden, der

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Integrationskondensator gelöscht werden und der Integratorausgang abgetastet werden, womit sich eine erhebliche Verarbeitungszeit für die Durchführung der Umsetzung ergibt.

Die Aufgabe der Erfindung ist die Schaffung eines Digital-Analog-Umsetzers, der im Gegensatz zu den vorgenannten Nachteilen des Standes der Technik einfach im Aufbau ist, der eine vereinfachte Digitalvergleichstechnik verwendet, der die Forderung nach der Verwendung von Präzisionsbauteilen einschränkt und insbesondere auch für die Ausführung in hochintegrierter Schaltungstechnik geeignet ist.

Die Lösung dieser Aufgabe ist im Patentanspruch 1 gekennzeichnet. Vorteilhafte Ausgestaltungen sind in den Unteransprüchen beschrieben.

Der Digital-Analog-Umsetzer nach der vorliegenden Erfindung enthält mindestens eine Binärsignalquelle mit einer Vielzahl erster Ausgänge. Jeder dieser ersten Ausgänge entspricht einer vorgegebenen Bitposition. Die Quellen geben an diesen ersten Ausgängen Digitalsignale ab. Ein Signalgenerator ist vorgesehen mit einer Vielzahl zweiter Ausgänge, deren jeder ausschließlich einer der Bitpositionen der ersten Ausgänge zugeordnet ist. Der Signalgenerator gibt an den zweiten Ausgängen Ausgangssignale in einer vorgegebenen, sich wiederholenden Folge ab. Jedes dieser Ausgangssignale weist eine Dauer auf, die der Wertigkeit seiner Bitposition entspricht. Des weiteren ist eine Vielzahl Vergleichertore bildender UND-Glieder vorgesehen. Jedes dieser Vergleichertore ist mit einem der ersten Ausgänge und einem der zugehörigen Bitposition zugeordneten zweiten Ausgang verbunden. Jedes dieser Vergleichertore wird so betrieben, daß es das Ausgangssignal vom zweiten zugeordneten Ausgang dann weitergibt, wenn das Datenbit im Datensignal am zugehörigen ersten Ausgang einen vorbestimmten Binärzustand einnimmt.In-

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tegratorschaltkreise integrieren für jeweils eine Gruppe die durchgegebenen Ausgangssignale und stellen dabei ein die Größe des zugehörigen Eingangswertes wiedergebendes Analogsignal zur Verfügung.

Ein Ausführungsbeispiel der Erfindung ist in den Zeichnungen dargestellt und wird im folgenden näher beschrieben.

Fig. 1 zeigt das Blockschaltbild einer Ausführung

des Digital-Analog-Umsetzers nach der vorliegenden Erfindung.

Fig. 2 zeigt ein Blockschaltbild des Decoders gemäß Fig. 1.

Fig. 3 zeigt ein Blockschaltbild des Vergleichers

gemäß Fig. 1.

Fig. 4 gibt ein Schaltbild des Integrators gemäß

Fig. 1 wieder.

Fig. 5 zeigt idealisierte Wellenformdarstellungen,

die zur Erklärung der Funktionen des Umsetzers gemäß Fig. 1 geeignet sind.

Fig. 1 zeigt das gewählte Ausführungsbeispiel eines Digital-Analog-Umsetzers nach der vorliegenden Erfindung, der einen Signalgenerator 1 und einen Signalverarbeitungskanal 2a aufweist. 1 und 2a sind Teil einer Vielfach-Digitalsignal-Umsetzeranordnung, die gleichzeitig verschiedene Digitalsignale in getrennten, identisch aufgebauten Signalverarbeitungskanälen 2a, 2b ... 2n verarbeitet. Im folgenden werden nur der Signalgenerator 1 und der erste Kanal 2a beschrieben, wobei unterstellt wird, daß der Signalgenerator 1 in gleicher Weise

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wie beschrieben mit den anderen Kanälen 2b ... 2n zusammenarbeitet. Als Beispiel und zum Zwecke einer klar verständlichen Beschreibung wird die Anordnung 1 - 2a beschrieben bei der Verarbeitung eines Digitalsignals mit 8 Datenbitpositionen 2°, 2 ... 2 ; dabei ist selbstverständlich jede beliebige Anzahl von Datenbitpositionen vorsehbar.

Der Signalgenerator 1 gemäß Fig. 1 gibt eine wiederkehrende Folge von AusgangsSignalen an seinen Ausgängen AO- A7 ab, wobei diese Ausgänge im betrachteten Beispiel acht Datenbitpositionen 2-2 entsprechen. Jedes dieser Ausgangssignale weist eine der zugeordneten Binärbitwertigkeit entsprechende Zeitdauer auf. Vorzugsweise werden die an den Ausgängen AO - A7 vorgesehenen Ausgangssignale in einer Folge abgegeben, die mit der geringstwertigen Bitposition beginnt und schrittweise jeweils zu der nächsthöheren Bitposition weitergeht. Aus der noch folgenden Beschreibung wird klar, daß die an den Ausgängen AO - A7 vorgesehenen

ignale auch in beliebiger Reihenfolge im jeweils ins Auge gefaßten Funktionszyklus abgegeben werden könnten.

Der Signalgenerator 1 des gewählten Ausführungsbeispiels weist einen digitalen Logik-Decoder 3 auf, der die Signale der acht Ausgänge BO, B1 ... B7 einer vorgesehenen Zähleranordnung 4 decodiert. Beim Ausführungsbeispiel enthält diese Zähleranordnung 4 einen digitalen Oszillator 5 und eine binäre Zählkette in einem kaskadenförmig ausgebildeten Binärzähler 6. Die Zähleranordnung 4 gibt für die betrachteten acht Bitpositionen Ausgangssignale an BO - B7 ab. Der Dszillator 5 hat eine für die Gesamtanordnung geeignete Frequenz f und speist den kaskadenförmig ausgebildeten Zähler 6, wobei der erste Ausgang BO direkt gespeist wird. Der Dszillator 5 kann ein Kristalloszillator sein oder ein solcher in freilaufender Ausführung. Wie noch erläutert wird, Lst die Genauigkeit des Digital-Analog-Umsetzers unabhängig iron sogar größeren Abweichungen der Oszillatorfreauenz f.

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Als Folge des Oszillatorausgangssignals am Ausgang D gibt der Binärzähler 6 binäre Ausgangssignale an den Ausgängen B1 - B7 mit den Frequenzen 1/2f, 1/4f ... 1/128f ab. Die entsprechenden Perioden sind 2t, 4t ... 128t, Der Oszillator gibt das Ausgangssignal am Ausgang BO direkt mit der Frequenz f und der Periode t ab.

Entsprechend Fig. 2 enthält der digitale Decoder 3 mehrere Inverter 7 und UND-Glieder 8-14, die mit den Signalen auf den Ausgängen BO - B7 der Zähleranordnung 4 gespeist werden, wobei die bereits genannte wiederkehrende Folge von Ausgangssignalen an den Ausgängen AO - A7 abgegeben wird. Bei der betrachteten Zahl von N = 8 Bitpositionen im betrachteten Beispiel sind N - 1 = 7 Inverter 7 und ebenso viele UND-Glieder 8-14 vorgesehen. Die sieben Inverter 7 geben an ihren einzelnen Ausgängen 7a - 7g komplementäre Signale bT, Β?...B7 zu den Ausgangssignalen auf B1 - B7 der Zähleranordnung ab. Die UND-Glieder 8-14 geben jeweils die Ausgangssignale auf BO - B6 weiter. Das UND-Glied 8 verknüpft dabei das Ausgangssignal auf BO mit den Komplementärsignalen ST, Bl ... 17 auf den Ausgängen 7a - 7g der Inverter 7. Entsprechend verknüpft das UND-Glied 9 das Ausgangesignal auf B1 mit den sechs nachgeordneten Komplementärsignalen S2 - b7, das UND-Glied 10 das Signal auf B2 mit den fünf Komplementär-signalen B3 - 17 usw. Schließlich verknüpft das UND-Glied 14 das Ausgangssignal auf B6 mit nur einem nachgeordneten Komplementärsignal Έ7. Das Signal auf dem letzten Ausgang B7 vom Zähler ist direkt zum Ausgang A7 durchverbunden. Die Periode der wiederkehrenden Folgen ist somit 128t und die Ausgangssignale auf den Ausgängen kO - A7 weisen zeitliche Längen von t/2, t, 2t, 4t, 8t, 16t, 32t bzw. 64t auf.

Figur 1 enthält für den Kanal 2? eine mit der Bezugsiiffer 15 gezeichnete Digitalsignalquelle für N Binärbits, den Vergleiche 16 und einen Integrator 17 zwischen dem Vergleicher 16 und lern Analogausgang 18a für den Kanal 2a. Die Digitalsignal"

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quelle 15 umfaßt digitale Dateneingabeschaltkreise 19, die Daten mit N Bits abgeben und die z. B. ein digitaler Rechner, ein digitaler Drehwinkelcodierer, Steuerpultschalter oder etwas ähnliches sein können. Die Signalquelle 15 besitzt ein Speicherregister 20 zur Bereithaltung der Digitaldateninformationen. Aus Gründen der klaren Beschreibung ist die Löschung des Registers 20 nicht dargestellt.

Der Vergleicher 16 weist N parallele Stellen gemäß Fig. 3 auf, deren jede in Form eines UND-Glieds 21-28 mit jeweils zwei Eingängen ausgebildet ist, und ein ODER-Glied 29, welches die Ausgänge der einzelnen Stellen zusammenfaßt. Jeweils ein Eingang der UND-Glieder 21-28 ist mit nur einem der Ausgänge RO - R7 des Registers 20 und der andere Eingang mit der entsprechenden Bitposition auf den Ausgängen AO - A7 des Signalgenerators 1 verbunden. Jedes der einzelnen UND-Glieder 21-28 leitet das Ausgangssignal auf einem Ausgang AO - A7 zum Ausgang 30 des Vergleichers 16 weiter, und zwar jeweils die Ausgangssignale auf den Ausgängen AO - A7, die mit einem Digitalsignal auf einem der Ausgänge RO - R7 der Digitalsignalquelle 15 übereinstimmen. Dabei werden dann über den Ausgang 30 verschieden lange Binärpegel "1" aufeinanderfolgend abgegeben.

3er Ausgang 30 führt zum Eingang des Integrators 17, der als RC-Netζ mit einem Kondensator 31 und einem Widerstand 32 genäß Fig. 4 ausgebildet sein möge. Eine passende Vorspannungsjuelle Eb ist über einen Widerstand 33 mit dem Integrator 17 verbunden. Der Integrator 17 integriert die Signale auf der Ausgangsleitung 30 über zumindest einige Folgeperioden hinweg ind gibt ein analoges Ausgangssignal am Ausgang 18a ab, wel-3hes die Größe der Digitalsignale an den Ausgängen RO - R7 wiedergibt.

An Hand der Fig. 5 sollen nunmehr die Operationen der Gesamtinordnung gemäß den Figuren 1 - 4 beschrieben werden. Der

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digitale Oszillator 5 gibt ein periodisches Impulssignal mit der Grundfrequenz f und einer Zykluszeit t ab, wie dies bei JD in Fig. 5 dargestellt ist. Wie bereits angedeutet, handelt es sich beim Binärzähler 6, der in Fig. 1 zum Zwecke der besseren Übersicht als Block dargestellt ist, um eine Kaskadenanordnung von sieben BinärZählersteilen, wobei eine solche Anordnung nach dem Stande der Technik als Binärkette bezeichnet wird. Dazu sei hingewiesen auf "Pulse and Digital Circuits" von Millman und Taub im Verlag McGraw-Hill, 1956, Seiten 323 - 327. Das erste Ausgangssignal auf dem Ausgang BO wird, wie bereits erläutert, direkt vom Oszillator 5 durchgegeben. Zum Zwecke der Klarheit sind allerdings die Ausgangswellenformen auf dem Ausgang D und auf dem Ausgang BO als separate Signale in Fig. 5 dargestellt. Die erste nicht dargestellte Binärzählerstelle des Zählers 6 wird durch die abfallenden Flanken vom Oszillator 5 eingeschaltet, womit sich eine synchrone Wellenform über den Ausgang B1 gemäß Fig. ergibt. In ähnlicher Weise werden die nachfolgenden nicht dargestellten Zählerstellen des Zählers 6 durch die abfallenden Flanken der vorangehenden Zählerstelle weitergeschaltet. Infolgedessen sind die Ausgangsimpulse auf den Ausgängen BO B7 miteinander im Gleichlauf und weisen die bereits genannten Frequenzen f - 1/128f bei PeriodiZitaten t - 128t auf. Für weitere Einzelheiten bezüglich binärer Zählketten und ihrer Funktionen soll auf die bereits zitierte Literaturstelle von Millman und Taub hingewiesen werden. Aus Gründen der Klarheit sind nur die Wellenformen auf den Ausgangsleitungen BO - B3 und B7 und auf den Ausgängen AO - A3 und A7 in Fig. 5 dargestellt. Die Gesamtfolge hat eine Periode S der Zeitdauer 128t.

Für die Erläuterung wird ein Beginn der Folge zur Zeit TO angenommen. Während der Zeit TO - T1 des ersten Halbzyklus mit der Dauer 1/2t sind die Signale auf den Ausgängen D und BO - B7 auf abgesenktem Signalpegel, womit die UND-Glieder 8-14 gesperrt bleiben. Somit sind während des ersten Halbzyklus sämtliche Signale auf den Ausgängen AO - A7

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des Decoders 3 ebenfalls auf abgesenktem Pegel. Zur Zeit T1 beginnt der nächste Halbzyklus und die Signale auf den Ausgängen D und BO gehen auf angehobenen Signalpegel, wobei die Pegel auf den Ausgängen B1 - B7 auf abgesenktem Pegel bleiben. Während der Zeit T1 - T2 ergibt der angehobene Pegel auf dem ersten Eingang und die Komplementärsignale auf den weiteren sieben Eingängen des UND-Glieds 8 einen angehobenen Pegel des Signals am Ausgang AO. Die UND-Glieder 9-14 bleiben dagegen durch die abgesenkten Signalpegel auf den Ausgängen B1 - B7 ausgeschaltet. Infolgedessen bleiben die AusgangsSignaIe auf den Ausgängen A1 - A7 ebenfalls auf abgesenktem Pegel.

Während des dritten Halbzyklus, d. h. während der Zeit T2 - T3, sinken die Signale auf D und BO wieder auf niedrigen Pegel ab und sperren das UND-Glied 8, wobei das Ausgangssignal auf dem Ausgang AO auf niedrigen Pegel zurückkehrt. Der Abfall des Signals auf BO veranlaßt das Einschalten des Ausgangssignals der zweiten Binärzählerstelle des Zählers 6, wobei das Ausgangssignal auf B1 von abgesenktem auf angehobenen Pegel versetzt wird. Das Ausgangssignal auf B1 verbleibt *uf angehobenem Pegel bis zur Zeit T4, wenn die abfallende Flanke des Ausgangssignals auf dem Ausgang BO auf niedrigen Pegel absinkt. Infolgedessen schalten während der Zeit T2 - T4 der angehobene Pegel auf B1 und die ebenfalls angehobenen Pegel der Kompleiaentäraignal· B~2 - BT das UND-Glied 9 ein, so daß das Auegangssignal auf dem Ausgang A1 dann auf angehobenem Pegel ist. Während der Zeit T3 - T4 ist das UND-Glied 8 wieder gesperrt und der Ausgang AO verbleibt auf abgesenktem Pegel.

Es läßt sich leicht einsehen, wie es dem Fachmann geläufig ist, daß in den einzelnen aufeinanderfolgenden Folgeperioden S die Ausgangssignale des Decoders 3 ihre angehobenen Pegel in der Ausgangefolg· AO - A7 zu aufeinanderfolgenden Zeiten T1 bis schließlich T256 annehmen; dabei ergeben sich

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die Ausgangswellenformen AO - A7 entsprechend Fig. 5. Es iist darauf hinzuweisen, daß die Dauer der Zeiten Tl - T2, 'Τ2 - T4 ... T128 - T256 mit angehobenen Pegeln der Signale [an den Ausgängen AO - A7 mit den Binärbitwerten 2-2 auf den Ausgängen AO - A7 korrelieren.

Zur Erläuterung soll angenommen werden, daß ein Digitalsignal mit dem Binärwert 00001011 (d. h. dezimal 11) ins Register 20 gelangt ist. Die Ausgänge RO, R1 und R3 des Registers 20 sind somit auf angehobenem Pegel und die übrigen Ausgänge R2 und R4 - R7 auf abgesenktem Pegel.

Infolgedessen werden nur die UND-Glieder 21, 22 und 24 ι
,des Vergleichers 16 vorbereitet. Wenn die angehobenen Pegel I

¹ I

auf den Ausgängen AO, A1 und A3 damit in den UND-Gliedern 21, 22 und 24 verknüpft sowie im ODER-Glied 29 zusammengefaßt werden, erscheint ein Ausgangssignal am Ausgang 30, welches den angehobenen Zustand während der Zeiten T1 - T4 und T8 - T16 entsprechend der Zeile für den Ausgang 30 in Fig. einnimmt. Dieses Ausgangssignal wiederum wird mittels des In- !tegrators 17 integriert und ergibt ein analoges Spannungsäquivalent am Ausgang 18a, welches als Durchschnittspegel EU am Ausgang 30 über wenigstens einige Folgeperioden erscheint.

Nach einigen sich wiederholenden Folgen hat die Analogspannung am Kondensator 31 jeweils einen Durchschnittspegel erreicht, der dem digital eingegebenen Signalwert entspricht; die RC-Zeitkonstante des Integrators, bestehend aus 31 und 32, wird so gewählt, daß sie groß ist im Verhältnis zu den Schwankungen des Eingabesignals auf 30. Die Gesamtanordung gemäß den Figuren 1 - 4 ist somit insbesondere für Anwendungen mit niedriger Arbeitsgeschwindigkeit anwendbar. Die Löschung des Registers 20 erfolgt jeweils synchronisiert mit der Eingabe neuer Daten in die Eingabeschaltkreise 19, wie dies dem Stande der Technik entspricht.

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Es ist nun wohl einzusehen, daß der Digital-Analog-Umsetzer entsprechend den Figuren 1-4 relativ einfach im Vergleich zu den angezogenen Systemen nach dem Stand der Technik ist. Insbesondere wird dabei ein vereinfachter digitaler Vergleich ermöglicht. Die synchronisierte Anordnung, bestehend aus Oszillator 5, Binärzähler 6 und Decoder 3, minimiert die Einflüsse von Frequenzabweichungen des Ausgangssignals des Oszillators 5 und somit auch die Einflüsse auf das Ausgangssignal am Ausgang 18a.

Die beschriebene Erfindung ist für die gleichzeitige parallele Verarbeitung von zwei oder mehr Digitalsignalen in einer Mehrfachkanalanordnung gemäß Fig. 1 sehr gut anwendbar, wobei der Signalgenerator 1 nur einmal für alle Kanäle 2a - 2n erforderlich ist und jeder dieser Kanäle ein eigenes digitales Eingangssignal aufnimmt.

Aus Gründen der Klarheit ist die Gesamtanordnung gemäß den Figuren 1-4 mit positiver Logik erklärt worden. Selbstverständlich läßt sich die Erfindung auch mit negativen Äquivalenten oder Kombinationen beider Typen ausführen. Dabei läßt sich die Erfindung nicht nur in hochintegrierter Schaltkreistechnik ausführen, sondern auch mit anderen Bauelementen wie zum Beispiel in integrierter Modultechnik oder auch mit altherkömmlichen Einzelbauteilen.

Abschließend sei noch darauf hingewiesen, daß selbstverständlich auch geringfügige Abweichungen für den Fachmann möglich sind, zum Beispiel eine Abwandlung der Signalfolge auf den Ausgängen AO - A7, wobei diese Signalfolge gerade umgekehrt oder auch in einer beliebigen Reihenfolge ausführbar ist.

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Claims (1)

1. . .. 28

   -je- ^!

   PATENTANSPRÜCHE I

   Digital-Analog-Umsetzer mit Eingabeschaltkreisen für umzusetzende Digitaldaten und mit Integratorschaltkreisen für die Ausgabe der in Analog-Signalform umgesetzten Digitaldaten, dadurch gekennzeichnet,

   daß die Eingabeschaltkreise (19) Teil einer binären Digitalsignalquelle (15) sind mit einer Vielzahl erster Ausgänge (RO - R7), deren jeder einer der vorgegebenen Bitpositionen (2 - 2 ) der umzusetzenden Digitaldaten entspricht, und die Signalquelle an diesen ersten Ausgängen jeweils den eingegebenen Daten entsprechende Bitpositionssignale abnehmbar macht; daß ein Signalgenerator (1) vorgesehen ist mit einer Vielzahl zweiter Ausgänge (AO - A7), deren jeder einem und nur einem der vorgenannten ersten Ausgänge zugeordnet ist, wobei der Signalgenerator an seinen, den vorgenannten zweiten Ausgängen in einer vorgegebenen, sich wiederholenden Folge Ausgangssignale abnehmbar macht, deren zeitliche Dauer der den einzelnen Bitpositionen proportionalen unterschiedlichen Wertigkeit entspricht; daß eine Vielzahl von Vergleicher-UND-Gliedern (21 - 28) vorgesehen ist, deren jedes erster Eingang von einem der vorgenannten ersten Ausgänge und deren jedes zweiter Eingang von der wertmäßig entsprechenden Bitposition der vorgenannten zweiten Ausgänge gespeist wird, wobei über die einzelnen Vergleicher-UND-Glieder das Signal auf dem jeweiligen der vorgenannten zweiten Ausgänge durchgebbar ist, wenn das Datenbit auf dem zugeordneten ersten Ausgang einen vor-

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   ORIGINAL INSPECTED

   j gegebenen (+) zweier Binärzustände einnimmt; und daß den vorgesehenen Integratorschaltkreisen (Integrator 17) in sich wiederholender Aufeinanderfolge mehrere der von den zweiten Ausgängen durchgegebenen AusgangsSignaIe zur Bildung eines dem Wert der umzusetzenden zugeführten Digitaldaten entsprechenden Analogsignals zugeführt werden.

   Umsetzer nach Anspruch 1, dadurch gekennzeichnet, daß sein Signalgenerator (1) einen aus einer Binärkette mehrerer kaskadenförmig angeordneter Zählerstellen bestehenden Binärzähler (6) aufweist, dessen Ausgänge (BO - B7) miteinander in Gleichlauf stehende Binärsignale zur Verfügung stellen.

   3. Umsetzer nach Anspruch 2, dadurch gekennzeichnet, daß der Signalgenerator (1) einen Oszillator (5) aufweist, der an seinem Ausgang (D) ein Signal vorgegebener Frequenz (f) zur Speisung des Zählers

   (6) abgibt.

   4. Umsetzer nach einem der Ansprüche 2 oder 3, dadurch gekennzeichnet,

   daß der Signalgenerator (1) einen Decoder (3) zur Decodierung der Ausgangssignale des Zählers (6) auf weist,

   wobei die Decoderausgänge die vorgenannten zweiten Ausgänge (AO - A7) des Signalgenerators bilden.

   5. Umsetzer nach Anspruch 4, dadurch gekennzeichnet, daß der Decoder (3) jedes der einzelnen Signale auf den Ausgängen (BO - B7) des Zählers (6) mit den Komplementärsignalen (B~T-B~7) der nachgeordneten Zählerstellen decodierend vergleicht (gemäß Fig. 2)

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   — 3 —

   6. Umsetzer nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet,

   daß die Vergleicher-UND-Glieder (21 - 28) jeweils I dann ein Ausgangssignal abgeben, wenn die Eingangssignale an ihren beiden Eingängen, die von den ersten und zweiten vorgenannten Ausgängen kommen, den Binärzustand "1" (+) annehmen.

   7. Umsetzer nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet,

   daß mehrere Signalumsetzerkanäle (2a, 2b - 2n) vorgesehen sind, deren jeder seine eigenen Eingabeschaltkreise (19), seine eigenen Vergleicher-UND-Glieder (21 - 28) und seinen eigenen Ausgabe-Integrator (17) j aufweist,

   daß jedoch nur ein gemeinsamer Signalgenerator (1) für sämtliche vorgesehenen Signalumsetzerkanäle vorhanden ist,

   wobei die vom Signalgenerator ausgehenden zweiten Ausgänge (AO - A7) parallel mit den zweiten Eingängen der Vergleicher-UND-Glieder sämtlicher Kanäle verbunden sind.

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