DE2821023B2 - Schaltungsanordnung zum Erzeugen eines Ausgangssignals - Google Patents

Description

20

Die Erfindung bezieht sich auf eine Schaltungsanordnung gemäß dem Oberbegriff des Anspruchs 1, wie sie aus der DE-OS 22 60 262 bekannt ist.

Bei der Übertragung digitaler Signale über bandbegrenzte Übertragungsstrecken, Übertragungsglieder oder Speichereinrichtungen werden Signalfornu r benötigt, die eine Folge von Übergängen mit vorgegebenem, nicht sprunghaftem Verlauf aus der entsprechenden eingangsseitigen Folge sprunghafter Null-Eins- b".w. jo Eins-Null-Übergänge eines binären Datensignals erzeugen. Bekannte Ausführungsformen derartiger Signalformer sind passive Filterschaltungen wie z. B. sin²-Filter. Solche Filter sind jedoch baulich aufwendig, erfordern mühesame und zeitraubende Abgleicharbeiten, sind nicht für jeden beliebigen Übergangsverlauf realisierbar und erzeugen tei'weise unerwünschte Signalkomponenten, wie z. B. Über- bzw. Unterschwinger oder »Ringing«. Schließlich sind solche Filter nicht in integrierter Schaltkreistechnik ausführbar.

Bei einem weiteren bekannten Signalformer (DE-OS 22 60 262) ist ein Speicher vorgesehen, der adreßseitig von einem Zähler angesteuert wird und dessen Ausgangs-Bits mittels eines Digital/Analogwandlers in ein analoges Ausgangssignal umgesetzt werden. Das 4^r> Taktsignal für den Zähler wird über ein von einem Schaltsignal steuerbares Tor an den Zähler angelegt, welcher während der gesamten Dauer des Schaltsignals inkrementiert wird. Demzufolge werden auch die Adreßeingänge des Speichers während der gesamten so Dauer des Schaltsignals von dem Zähler inkrementiert, so daß das analoge Ausgangssignal des bekannten Signalformers einen periodischen, beispielsweise sinusförmigen Verlauf besitzt. Für nicht-periodische Ausgangssignalformen, wie sie beispielsweise für die Vi Bardbegrenzung binär oder auch ternär codierter Datensignale benötigt werden, eignet sich daher der bekannte Signalformer nicht.

Die Aufgabe der Erfindung besteht demgegenüber darin, eine Schaltungsanordnung der eingangs erwähn- w> ten Art zu schaffen, welche unter Beibehaltung eines einfachen, in integrierter Schaltkreistechnik ausführbaren Aufbaus und einer problemlosen Anwendung für beliebige Signalformen, insbesondere aber für die Erzeugung nicht-periodischer Datensignale ausgelegt ti5 werden kann.

Die Aufgabe wird erfindungsgemäß durch die nüen fvici kniaic lies Anspruchs 1 gelöst.

Vorteilhafte Ausgestaltungen des Signalformers nach Anspruch 1 ergeben sich aus den Unteransprüchen.

Bei der erfindungsgemäßen Schaltungsanordnung wird aus einem Eingangssignal mit sprunghaften Übergängen ein Ausgangssignal mit nichtsprunghaften Übergängen erzeugt, wobei die Zeitlage der sprunghaften Übergänge des Eingangssignals die Zeitlage der nichtsprunghaften Übergänge des Ausgangssignals bestimmt. Es erfolgt damit eine echte Umformung von einem Eingangssignal in ein Ausgangssignal, wie dies in der Analogtechnik mit Hilfe von Filtern unter Inkaufnahme der eingangs geschilderten Beschränkungen und Unzulänglichkeiten erreicht wird. Gegenüber der in Digitaltechnik ausgeführten gattungsgemäßen Schaltungsanordnung erfolgt bei der erfindungsgemäßen Schaltungsanordnung eine regelmäßig inkrementierte Adressierung des Speichers lediglich während der Übergangsabschnitte des Ausgangssignals, wohingegen während der eingeschwungenen Abschnitte des Ausgangssignais der jeweils zugehörige Amplitudenwert statisch von dem Speicher ausgegeben wird, und zwar solange, bis der nächste Übergang des Eingangssignals auftritt Auf diese Weise lassen sich mit Hilfe der erfindungsgemäßen Schaltungsanordnung beliebige, d. h. auch nicht-periodische Signalformen erzeugen, wodurch beispielsweise eine Verwendung der erfindungsgemäßen Schaltungsanordnung bei der Bandbegrenzung binär oder auch ternär codierter Datensignale gewährleistet ist.

Die Erfindung wird anhand der Zeichnungen näher erläutert. Es zeigt

F i g. 1 ein generelles Blockschaltbild einer erfindungsgemäßen Schaltungsanordnung;

Fig. 2a bis 2d Diagramme der zeitlichen und funktionalen Zusammenhänge bei der Schaltungsanordnung nach Fig. 1, und zwar bezüglich des Zeitverlaufs des Eingangssignals, des Ausgangssignals, des Zählerbetriebs und der Festwertspeicherprogrammierung;

F i g. 3a bis 3f Diagramme ähnlich wie in F i g. 2 für eine Ausführungsform einer Schaltungsanordnung mit einer Vorwärtszählerschaltung;

F i g. 4a bis 4f Diagramme ähnlich wie in F i g. 3 für eine weitere Ausführungsform einer Schaltungsanordnung mit einer Vor/Rück-Zählerschaltung;

Fig.5a bis 5Γ Diagramme ähnlich wie in Fig.4 für eine weitere Ausführungsfoi m einer Schaltungsanordnung mit einer Vor/Rück-Zählerschaltung;

F i g. 6 ein Blockschaltbild einer bei der Schaltungsanordnung nach Fig. 1 sowie bei der Ausführungsform nach F i g. 3 anwendbaren Vorwärtszählerschaltung für beliebige Werte des maximalen Zählerstandes MAX und des minimalen Zählerstandes MIN;

F i g. 7 ein Blockschaltbild einer Variante der Vorwärtszählerschaltung nach F i g. 6, jedoch für einen minimalen Zählerstand MIN=O;

F i g. 8 ein Blockschaltbild einer Variante der Vorwärtszählerschaltung nach F i g. 6 oder F i g. 7 für beliebige Werte des minimalen Zählerstandes MIN, jedoch für Werte des maximalen Zählerstandes MAX entsprechend der Beziehung MAX=2"-\ und

F i g. 9 ein Blockschaltbild einer für die Schaltungsanordnung nach Fig. 1 und die Ausführungsformen nach F i g. 4 oder 5 anwendbaren Vor/Rück-Zählerschaltung für Werte des minimalen Zählerstandes MIN=Q und des maximalen Zählerstandes MAX= 2"~K

Das in Fig. 1 dargestellte generelle Blockschaltbild einer nachstehend als Signalformer bezeichneten

c~u~i* j ,u λ~- τ: ~t;~A,._n„ _rnu -,,,,-.-.m

•J^-Iiai lUllg3aill-M UIlUIIg MUV-II Ul-I L·» HIlUUlIg JVIl 1. UOUi^i

men mit den Diagrammen nach F i g. 2a bis 2d erläutert werden. Der Signalformer nach F i g. 1 soll aus dem Eingangssignal gemäß F i g. 2a das in F i g. 2b dargestellte Ausgangssignal erzeugen, was entsprechend dem Erfindungsgedanken mittels einer durch das Eingangssignal gesteuerten Signalsynthese erfolgt. Die Übergänge des Ausgangssignals nach F i g. 2b vom eingeschwungenen logisch Nul!-Zustand auf den eingeschwungenen logisch Eins-Zustand können einen beliebigen Signalverlauf besitzen, beispielsweise den in Fig. 2b dargestellten sin²-Verlauf. Diese Übergänge sind in dem noch näher zu erläuternden Festwertspeicher 3 (Fig. 1) als entsprechend programmierte Wortfolge Ü festlegbar. Ihr Abruf aus dem Festwertspeicher 3 erfolgt dadurch, daß mit jedem sprunghaften Übergang des Eingangssignals gemäß F i g. 2a ein Zählvorgang in der Zählerschaltung 2 ausgelöst wird, welche die Adreßeingänge Ad-A_n des Festwertspeichers 3 ansteuert. Das Eingangssignal gemäß F i g. 2a wird entweder, wie in F i g. 1 mit durchgezogener Linie dargestellt ist, nur der Zählerschaltung 2 oder, wie mit gestrichelter Linie in F i g. 1 angedeutet ist, sowohl der Zählerschaltung 2 als auch einem Adreßeingang A_n+, des Festwertspeichers 3 zugeführt. Die Zählerschaltung 2 wird von einer Taktsignalquelle 1 getaktet, deren Signalfrequenz die Geschwindigkeit des Zählvorganges und damit das Auslesen der Wortfolge O zur Synthese eines Überganges bestimmt. Diese Signalfrequenz liegt demnach so, daß die von ihr getaktete n-stufige Zählerschaltung 2 in dem für einen Übergang vorgesehenen Zeitintervall (Zeitabschnitt »£/« in Fig.2d) so viele Schritte ausführt, wie äquidistante Amplitudenschritte für den Übergang bzw. Worte für die Wortfolge Üvorgesehen sind.

Der Festwertspeicher 3 ist mit seinen Datenausgängen mit einem Digital/Analogwandler 4 verbunden, welcher aus der digitalen Wortfolge Ü an den Ausgängen des Festwertspeichers 3 einen entsprechenden Übergangsverlauf des Signals gemäß Fig. 2b erzeugt. Die Abschnitte des Ausgangssignals gemäß F i g. 2b zwischen zwei Übergängen, d. h„ die eingeschwungenen Amplituden E₀ für logisch Null und E\ für logisch Eins (Fig.2d) werden gleichfalls von dem Digital/Analogwandler 4 aufgrund entsprechender Auslegung des Festwertspeichers 3 und der Zählerschal- -15 tung 2 erzeugt. Und zwar werden wenigstens die Endworte der programmierten Wortfolge Ü auf die Amplitudenwerte Eo am einen Ende der Wortfolge und E\ am anderen Ende der Wortfolge programmiert. In ihrer Adresse sind die Amplitudenwerte E₀ und E, dem jeweiligen minimalen bzw. maximalen Zählerendstand MINbzw. MAX der Zählerschaltung 2 zugeordnet.

Um einen einfach aufgebauten und damit billigen, jedoch fehlerbehafteten Digital/Analogwandler 4 verwenden zu können und um ein einfaches, verzerrendes Netzwerk am Ausgang des Wandlers 4 vorsehen zu können, ist es in vorteilhafter Weise möglich, die Summe aller erzeugten Verzerrungen gegenläufig in die Programmierung des Übergangsverlaufs {/mit einzubeziehen und damit auf einfache Weise ein unverzerrtes Ausgangssignal gemäß F i g. 2b zu erzeugen.

In F i g. 3 ist ein Zeit- und Funktionsdiagramm für ein Ausführungsbeispiel eines Signalformers wiedergegeben, bei dem in zwei jeweils mit η Bit adressierbaren Speicherbereichen X und Y je ein Übergangsverlauf gesondert programmiert ist. Die Adressierung dieser gesondert programmierten Übergangsverläufe erfolgt mit Hilfe einer als Vorwärtszähler ausgebildeten Zählerschaltung 2. Die Auswahl der Bereiche X und ] erfolgt über den Adreßeingang A_n+I des Speichers : unmittelbar durch das dort angelegte Eingangssigna (vgl. die strichpunktierte Signalleitung in Fig. 1 Beispielsweise ist in Fig.3 bei aktiviertem Adreßein gang A_n+1 der Speicherbereich X angewählt, wo eit positiver, also logisch Null-Eins-Übergang LV(F i g. 3d festgelegt ist. Umgekehrt enthält der Bereich Y, welche durch eine logische Null am Adreßeingang A_n+ angewählt wird, den negativen Übergangsverlauf Oi (F i g. 3e). Da ferner die Zählerschaltung 2 als Vorwärts zähler ausgebildet ist, sind beide Übergangsverläufe mi ansteigender Adreßfolge — bezogen auf die tatsächli ehe zeitliche Amplitudenfolge — adressiert. Fig.3( zeigt in analoger Darstellung den Zähierstandsveriau des Vorwärtszählers. Dabei setzt jeder sprunghaft* Übergang des Eingangssignals gemäß F i g. 3a den ir Stellung MAX wartenden Vorwärtszähler in di< Stellung MIN, von wo aus ein Zählvorgang bis zun Wiedererreichen der Stellung MAX erfolgt. Die dargestellte Zählerfunktion gemäß Fig.3c und 3 erzeugt genau jene Adreßfolge, welche erforderlich ist um zu den entsprechend dem Eingangssignal gemäl Fig.3a richtigen Zeitpunkten die erforderlichen Infor mationen gemäß F i g. 3d und 3e aus dem Festwertspei eher 3 dem Digital/Analogwandler 4 zuzuführen.

Fig.4 zeigt Zeit- und Funktionsdiagramme ähnlicl wie Fig.3 für ein weiteres Ausführungsbeispiel eine Signalformers, dessen Festwertspeicher ebenfalls zwe gesonderte Speicherbereiche X und Y für beide Artet von Übergangsverläufen Üp, O_n enthält. Die Auswah der Speicherbereiche Xund Verfolgt in gleicher Weis wie anhand von Fig.3 beschrieben ist, wobei zun besseren Vergleich die Signal-Zeit-Funktionsverläufe < bis /in Fig. 4 den Zeit-Funktionsverläufen a bis f ii Fig.3 entsprechen. In Abweichung von der Ausfüh rungsform nach F i g. 3 ist jedoch bei der Ausführungs form nach F i g. 4 als Zählerschaltung 2 ein Vor/Rück Zähler vorgesehen, bei dem beispielsweise jede; sprunghafte logisch Null-Eins-Übergang des Eingangs signals gemäß F i g. 4a einen Vorwärtszählvorgang voi MIN nach MAX und jeder sprunghafte logisc Eins-Null-Übergang des Eingangssignals gemäß F i g. 4i einen Rückwärtszählvorgang von MAX nach MIf auslöst (vgl. Fig.4c und 4f). Die zwischen der Übergängen liegenden Signalbereiche des Ausgangssi gnals gemäß F i g. 4b werden über die Zähler-Ruhezu stände AiAX bzw. MIN entsprechend den eingeschwun genen Amplitudenwerten Ei bzw. Eo adressiert (F i g. 4( und F i g. 4e). Die Verwendung eines Vor/Rück-Zähler ermöglicht, wie nachstehend noch dargelegt werdei soll, eine besonders einfache Ausführung der Zähler schaltung 2, wobei im Vergleich zu einem Vorwärtszäh ler eine andere Adressierfolge des Festwertspeichers erforderlich ist Dies bedeutet daß derjenige Speicher bereich, welcher in Vorwärtszählrichtung ausgelesei wird (beispielsweise Speicherbereich X gemäß F i g. 4d in aufsteigender Adreßfolge programmiert werde! muß, wohingegen derjenige Speicherbereich, der ii Rückwärtszählrichtung ausgelesen wird (beispielsweisi Speicherbereich Y gemäß Fig.4e) in abfallende Adreßfolge programmiert werden muß, und zwa jeweils bezogen auf die tatsächliche zeitliche Amplitu denfolge des gewünschten Übergangsverlaufs de Ausgangssignals gemäß F i g. 4b.

Fig.5 zeigt eine weitere Ausführungsform eine Signalformers, die weitgehende Gemeinsamkeiten mi der Ausführungsform nach F i g. 4 aufweist jedoch in

Gegensatz zu der Ausführungsform nach Fig.4 nur einen einzigen Speicherbereich (vgl. Fig. 5d) enthält. Dementsprechend fehlt bei dieser Ausführungsform nach Fig. 5 der Adreßeingang A_n+ \ des Festwertspeichers 3 (F i g. 1). Zum leichteren Vergleich der in F i g. 5 dargestellten Zeit-Funktionsdiagramme mit den Diagrammen nach Fig. 3 und 4 ist bei ansonst gleicher Indizierung der Diagramme das Diagramm mit dem Index e) entsprechend der Verwendung nur eines Speicherbereiches weggelassen. In dem einzigen m Speicherbereich der Ausführungsform nach F i g. 5 kann entsprechend der Beschränkung auch nur ein einziger Übergangsverlauf abgelegt werden. Um dennoch positive und negative Übergangsverläufe erzeugen zu können, wird der einzige abgelegte Ubergangsverlauf (Js für die eine Polarität vorwärts und für die andere Polarität rückwärts adressiert und ausgelesen. Dies erfordert, daß beide Arten von Übergangsverläufen zueinander spiegelbildlich verlaufen müssen, was jedoch in der Praxis keine Einschränkung darstellt, sondern vielfach sogar erwünscht ist. Demgegenüber besteht bei den Ausführungsformen nach F i g. 3 und 4 die Möglichkeit, die beiden Arten von Übergangsverläufen getrennt voneinander, insbesondere andersartig festzulegen, was bei manchen Anwendungen erwünscht ist. Im 2^r> übrigen arbeitet die Ausführungsform nach Fig.5 analog zu den Ausführungsformen nach F i g. 3 und 4.

In F i g. 6 ist eine Vorwärtszählerschaltung dargestellt, die als Zählerschaltung 2 bei der Ausführungsform nach F i g. 3 einsetzbar ist, sofern die Zählerendstände «1 MAX und MIN und damit die Endadressen des Festwertspeichers 3 jeweils beliebige Werte annehmen sollen. Hierzu ist ein ladbarer Vorwärtszähler 21 vorgesehen, dessen Lageeingänge Dd bis D_n auf MIN programmiert sind und dessen Ausgänge Zq bis Z_n mit is den Istwert-Eingängen /0 bis I_n eines Vergleichers 22 gekoppelt sind. Die Sollwerte So bis S_n des Vergleichers 22 sind auf den Zählerstand MAX eingestellt. Ein Ungleich-Ausgang des Vergleichers 22 aktiviert solange, wie der Istwert von dem Sollwert abweicht, den 4« Vorwärtszähler 21 über dessen Aktivierungseingang EN. Das Eingangssignal gemäß Fig.3a wird einer Doppelflanken-Differenzierschaltung 23 zugeführt, die aus jedem positiven und jedem negativen Übergang des Eingangssignals gleichwertig einen Impuls erzeugt und einem Ladeeingang LD des Vorwärtszählers 21 zuführt. Hierdurch wird der Vorwärtszähler 21 unmittelbar auf MIN gesetzt, d. h„ die Ausgänge Zo bis Z_n des Vorwärtszählers 21 entsprechen dem Zählerstand MIN. Da der Zählerstand MIN ungleich dem Zählerstand MAX'isl, stellt der Vergleicher 22 eine Ungleichheit fest und aktiviert über den Eingang EN den Vorwärtszähler 21 solange, bis dieser nach Ablauf des Zähl Vorganges den Wert MAX erreicht hat. Die dadurch bewirkte Gleichheit zwischen Vergleicher-Istwert und Vergleicher-Sollwert bewirkt, daß der Vergleicher 22 den Vorwärtszähler 21 über dessen Eingang EN sperrt. Damit wird die in Fig.3c vorausgesetzte Zählerfunktion exakt ausgeführt.

Für den Fall, daß der minimale Zählerstand MIN bo gleich Null ist reduziert sich der ladbare Vorwärtszähler 21 gemäß Fig.6 auf den in Fig.7 dargestellten rücksetzbaren Vorwärtszähler 21'. Dementsprechend ist ein Nullsetzeingang R des rücksetzbaren Vorwärtszählers 21' mit dem Ausgang der Doppelflanken-Diffe- b5 renzierschaltung 23 verbunden. Die differenzierten Eingangssignalübergänge wirken dadurch auf den Nullsetzeingang R des Vorwärtszählers 21', der nach jedem Eingangssignalüberganges von Null bis MAX zählt, wie dies für den Zähler nach F i g. 6 im Prinzip für die Zählung von MIN bis MAX erläutert wurde. Ansonsten entspricht der Zähler nach Fig. 7 dem Zähler nach F i g. 6.

Für den Fall, daß als maximaler Zählerstand MAX unabhängig von der Wahl des minimalen Zählerstandes = 0 oder ^O der für η bit größtmögliche Zählerstand 2"-' gewählt wird, kann der Vergleicher 22 gemäß F i g. 6 und 7 eingespart werden, wenn gemäß F i g. 8 ein Vorwärtszähler 21" mit eingebauter Übertragsdecodierung verwendet wird. Diese Übertragsdecodierung kann als funktionsgleich mit einem Vergleicher angesehen werden, dessen Sollwert fest auf 2"-' eingestellt ist. Der Übertrs^ssus^sn*⁷ L)!3 des Vorwsrtszählers 21" entspricht dann dem Ausgang des Vergleichers 22 in F i g. 6 und 7, so daß der Übertragsausgang ÜB mit dem Aktivierungseingang EN des Vorwärtszählers 21" verbunden ist, gegebenenfalls unter Zwischenschaltung eines gestrichelt angedeuteten Inverters. Der Vorwärtszähler 21" kann entweder als ladbarer oder als rücksetzbarer Vorwärtszähler entsprechend den Vorwärtszählern 21 und 21' gemäß Fig.6und 7 ausgebildet werden, was durch eine gestrichelte Umfangslinie des oberen Teils der Blockdarstellung des Vorwärtszählers 21 "angedeutet ist.

Fig.9 zeigt eine weitere Vereinfachung der Zählerschaltung 2 gemäß F i g. 1 für den Fall, daß MIN=O und MAX=I"-¹* ist. Die in Fig.9 dargestellte Zählerschaltung 2 verwendet einen Vor-/Rückwärtszähler 2Γ" mit einem einzigen Takteingang CK, einem Vor/Rück-Steuereingang U/D sowie einer kombinierten MAX-M/N-Übertragsdecodierung, welche auf einen einzigen Übertragsausgang ÜB wirkt. Diese kombinierte Übertragsdecodierung auch unter dem Prinzip »carry/borrow« bekannt, kann man als Vergleicher mit umschaltbarem Sollwert ansehen, wobei der Sollwert_ — gesteuert durch den Vor/Rück-Steuereingang U/D — für Vorwärtsrichtung auf 2"-' und für Rückwärtsrichtung auf Null eingestellt wird. Damit läuft der Zähler 2Γ" gemäß Fig.9 beispielsweise bei eingestellter Vorwärtsrichtung solange, bis er den Zählerstand 2"-' erreicht hat. In diesem Augenblick sperrt er sich durch die Rückführung des Übertragsausganges ÜB auf den Aktivierungseingang EN von selbst. Durch Umsteuerung an dem Vor/Rück-Steuereingang U/D auf Rückwärtsrichtung wird diese Sperrung aufgehoben, da nun der Sollwert auf Null eingestellt ist. Auf dise Weise aktiviert sich der Zähler 21'" selbsttätig in Rückwärtsrichtung, bis bei Erreichen des Zählerstandes Null ein Übertrag entsteht, der den Zähler 21"' wieder sperrt. Durch unmittelbaren Anschluß des Eingangssignals an den Vor/Rück-Steuereingang U/D erfüllt die in die in Fig.9 dargestellte Zählerschaltung 2 ohne zusätzliche äußere Logikschaltung sämtliche Funktionen gemäß F i g. 4 und 5 für MIN=O und MAX=2—\

Für den Fall, daß beispielsweise ein positiver Übergangsverlauf des Ausgangssignals gemäß F i g. 2b bis 5b in einem anderen Zeitmaßstab erfolgen soll als ein negativer Übergangsverlauf des Ausgangssignals, braucht lediglich das Eingangssignal einem frequenzbestimmenden Eingang der Taktsignalquelle 1 (F i g. 1) oder einem zwischen der Taktsignalquelle 1 und der Zählerschaltung 2 angeordneten, steuerbaren Frequenzteiler zugeführt werden. Für den weiteren Fall, daß eine Integration des Eingangssignals mit trägheitsloser Begrenzung gewünscht wird, wodurch sich für das Ausgangssignal der in Fig.4c und 5c für den

Zählerstand veranschaulichte Signalverlauf ergibt, können anstelle des Festwertspeichers 3 Drahtbrücken zwischen gleichwertigen Zähler und Wandleranschlüssen vorgesehen werden, wobei die Anzahl η der Ausgänge der Zählerschaltung 2 und die Anzahl m der Eingänge des Wandlers 4 gleich sind. Inverter an Stelle von Drahtbrücken bzw. nichtinvertierenden Buffern ergeben lediglich eine Umpolung des Ausgangssignals.
Bei Verwendung des Signalformers als Integrator bedeutet die oben beschriebene Variation des Zeitmaßstabes, je nachdem ob ein positiver oder negativer Übergang vorliegt, eine entsprechend richtungsabhängige unterschiedliche Integrationskonstante. Ferner ist zu bemerken, daß bei einem als Integrator arbeitenden Signalformer auch Übergangsabstände im Eingangssignal, welche kleiner sind als die gesamte Übergangszeit des Signalformers, als Betriebsfall vorgesehen sind.

Hierzu 5 Blatt Zeichnungen

Claims (13)

Patentansprüche:

1. Schaltungsanordnung zum Erzeugen eines Ausgangssignals, dessen Verlauf zumindest teilweise in einem digitalen Speicher als Folge codierter Amplitudenwerte vorgegeben ist, wobei der Speicher adreßseitig mit einer Binärzählerschaltung und ausgangsseitig mit einem Digital/Analogwandler verbunden ist, dadurch gekennzeichnet, daß die Binärzählerschaltung (2) und gegebenenfalls ein Adreßeingang (A„+\) des als Festwertspeicher (3) ausgebildeten Speichers von einem Eingangssignal steuerbar ist, das aus einer Folge sprunghafter logischer Übergänge besteht, deren Zeitlage die Zeitiage der in ihrem Verlsuf vorgegebenen nichtsprunghaften Übergänge des Ausgangssignals bestimmt, daß mit den Adreßbits (Ao bis A_n) der n-stelligen Binärzählerschaltung (2) wenigstens ein Speicherbereich des Festwertspeichers (3) auslesbar ist, welcher am einen Ende mit einem Amplitudenwert Eo entsprechend dem eingeschwungenen Logisch-Null-Zustand des Ausgangssignals und am anderen Ende mit einem Amplitudenwert E\ entsprechend dem eingeschwungenen Logisch-Eins-Zustand des Ausgangssignals programmiert ist und welcher zwischen den beiden Enden in stetiger Adreßfolge mit Amplitudenwerten entsprechend dem gewünschten Übergangsverlauf (Ü) programmiert ist, und daß die Binärzählerschaltung (2) derart ausgebildet ist, daß durch einen sprunghaften Übergang des Eingangssignals eine Zählfolge ausgelöst wird, welche den programmierten Speicherbereich von dem einen bis zum anderen Ende durchadressiert, wobei nach Durchlaufen dieser Zählfolge die Binärzählerschaltung (2) bis zum nächstfolgenden sprunghaften Übergang des Eingangssignals selbsttätig auf dem erreichten Zählwert stehen bleibt.

2. Signalformer nach Anspruch 1, dadurch gekennzeichnet, daß Verzerrungen des Signals aufgrund der Übertragungseigenschaften des Digital/-Ana!ogwandlers (4) durch gegenläufige Festlegung der Daten des Festwertspeichers (3) kompensiert sind.

3. Signalformer nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß als Zählerschaltung (2) eine Vorwärtszählerschaltung vorgesehen ist, welche durch jeden Übergang des binären Eingangssignals auf den vorgesehenen Minimalstand (MlN) gesetzt *>® wird und dann bis zu dem vorgesehenen Maximalstand (MAX) zählt, und daß der Festwertspeicher (3) wenigstens zwei durch ein Adreßbit A„ + \ auswählbare Speicherbereiche (X und Y) enthält, von denen der eine Speicherbereich den logisch Null-Eins- ^r<^r< Übergangsverlauf (Ü_P) und der andere Speicherbereich den logisch Eins-Null-Übergangsverlauf (Ü_N) jeweils in einer bezüglich der tatsächlichen zeitlichen Amplitudenfolge des Übergangsverlaufs ansteigenden Adreßfolge enthält (Fig. 3). m>

4. Signalformer nach Anspruch T oder 2, dadurch gekennzeichnet, daß als Zündschaltung (2) eine Vor-Rück-Zählerschaltung vorgesehen ist, welche in Abhängigkeit von einem positiven Übergang des binären Eingangssignal von dem vorgesehenen ^h^ Minimalstand (MIN) auf den vorgesehenen Maximalstand (MAX) zählt und welche in Abhängigkeil VOii einem negativen übergang des binären Eingangssignals von dem vorgesehenen Maximalstand (MAX) auf den vorgesehenen Minimalstand (MINJzählt oder umgekehrt (F i g. 4 und F i g. 5).

5. Signalformer nach Anspruch 4, dadurch gekennzeichnet, daß der Festwertspeicher (3) zwei durch ein Adreßbit A_n+\ auswählbare Speicherbereiche (X, Y) enthält, von denen der eine Speicherbereich den logisch Null-Eins-Übergangsverlauf (Ü_p)\n aufsteigenden und der andere Speicherbereich den logisch Eins-Null-Übergangsverlauf (On) in abfallender Adreßfolge, oder umgekehrt, bezogen auf die tatsächliche zeitliche Amplitudenfolge des Übergangsverlaufs, enthält (F i g. 4).

6. Signalformer nach Anspruch 4, dadurch gekennzeichnet, daß der Festwertspeicher (3) nur einen einzigen mit π Bit adressierbaren Speicherbereich aufweist, der einen einzigen Übergangsverlauf (Üs) codiert enthält, und daß dieser gespeicherte Übergangsverlauf (Üs) bei einem Zählvorgang von dem vorgesehenen Minimalstand (MIN) auf den vorgesehenen Maximalstand (MAX) in der einen Richtung und bei einem Zählvorgang von dem vorgesehenen Maximaistand (MAX) auf den vorgesehenen Minimalstand (MIN) in der anderen Richtung ausgelesen wird (F i g. 5).

7. Signalformer nach Anspruch 3, dadurch gekennzeichnet, daß die Zählerschaltung (2) einen ladbaren Vorwärtszähler (21) mit einem nachgeschalteten Vergleicher (22) enthält, dessen Sollwert (So... S_n) der vorgesehenen Maximalstellung (MAX) entspricht und dessen Ausgang mit einem Enable-Eingang (EN) des Vorwärtszählers (21) verbunden ist, daß die Ladeeingänge (Do ... D_n) des Vorwärtszählers (21) auf die vorgesehene Minimalstellung (MlN) programmiert sind und daß dem Vorwärtszähler (21) an seinem Ladeeingang (LD) ein Signal zugeführt wird, welches jeden Übergang des binären Eingangssignals gleichwertig angibt (F i g. 6).

8. Signalformer nach Anspruch 7, dadurch gekennzeichnet, daß als Minimalzählerstand (MIN) der Zählerstand Null vorgesehen ist und an Stelle eines ladbaren Vorwärtszählers (21) ein nullsetzbarer Vorwärtszähler (2Γ) verwendet wird, dem an seinem Rücksetzeingang (R) ein Signal zugeführt wird, welches jeden Übergang des binären Eingangssignals gleichartig angibt (Fig. 7).

9. Signalformer nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß als Maximalstand (MAX) der für η bit größtmögliche Zählerstand 2"-' vorgesehen ist und daß an Stelle des Vergleichers (22) ein Zähler (21") mit eingebauter Übertragungsdecodierung verwendet wird, deren Ausgang (ÜB) gegebenenfalls über einen Inverter (INV) auf den Enable-Eingang (EN) des Zählers (21") zurückgeführt ist (F ig. 8).

10. Signalformer nach einem der Ansprüche 4 bis 6, wobei als Minimalstand (MIN) der Zählerstand Null und als Maximalstand (MAX) der Zählerstand 2"-' vorgesehen sind, dadurch gekennzeichnet, daß als Zählerschaltung (2) ein Vor-Rück-Zähler (21'") mit einem einzigen Takteingang (CK), einem Vor-Rück-Steuereingang (U/DJund mit eingebauter kombinierter MA X/MIN- Übertragungsdecodierung verwendet wird, deren Ausgang (ÜB') auf den Enable-Eingang (EN) des Zählers (2Γ") zurückgeführt ist (Fi g. 9).

11. Signalformer nach Anspruch 4 oder 6 zur lineal cn iiiicgi iiiicjn ties Eingangssignal*, uauuiCn

gekennzeichnet, daß die Anzahl π der Ausgänge der Zählerschaltung (2) und die Anzahl m der Eingänge des Digital-Analog-Wandlers (4) gleich sind und daß an Stelle des Festwertspeichers (3) Drahtbrücken oder Inverter zwischen gleichwertigen Zähler- und Digital·Analogwandleranschlüssen vorgesehen sind.

12. Signalformer nach einem der Ansprüche 1 bis

11, dadurch gekennzeichnet, daß das binäre Eingangssignal direkt oder invertiert einem frequenzbestimmenucn Eingang der Taktsignalquelle (1) oder einem zwischen Taktsignalquelle (1) und Zählereingang (CK) eingeschalteten steuerbaren Frequenzteiler zugeführt ist

13. Signalformer nach einem der Ansprüche 1 bis

12, dadurch gekennzeichnet, daß als Taktsignalquelle (1), Zählerschaltung (2) und Festwertspeicher (3) ein Mikroprozessorsystem vorgesehen ist.