DE2747800A1

DE2747800A1 - CIRCUIT ARRANGEMENT FOR EXCHANGING BITS IN A DATA WORD

Info

Publication number: DE2747800A1
Application number: DE19772747800
Authority: DE
Inventors: Charles Francis Smollin
Original assignee: RCA Corp
Current assignee: RCA Corp
Priority date: 1976-12-27
Filing date: 1977-10-25
Publication date: 1978-06-29
Also published as: JPS5382140A; FR2375654A1; GB1591427A; DE2747800B2; DE2747800C3; FR2375654B1; US4130886A; IT1088614B

Description

DR. DIETER ν. UEZOLO ,DR. DIETER ν. UEZOLO, DIPL. ING. PETER SCHÜTZ / ' '-* ■ ^DIPL. ING. PETER SCHÜTZ / '' - * ■ ^ DIPL. IN(J. WOLFCiANG IIEUSLEHDIPL. IN (J. WOLFCiANG IIEUSLEH

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US-Ser.No. 754,692US Ser. No. 754.692

Filed December 27, 1976 RCA 71157 Dr.v.ß/EFiled December 27, 1976 RCA 71157 Dr.v.ß / E

RCA CorporationRCA Corporation

New York N.Y. (V.St.A.)New York N.Y. (V.St.A.)

Schaltungsanordnung zum Austauschen von Bits in einem Datenwort Circuit arrangement for exchanging bits in a data word

Die vorliegende Erfindung betrifft eine Schaltungsanordnung gemäß dem Oberbegriff des Patentanspruchs 1. Insbesondere betrifft die Erfindung Verknlipfungsschal twerke für die Umordnung von Bits in Steueroder Prozessorwörtern.The present invention relates to a circuit arrangement according to the preamble of claim 1. In particular, it relates to Invention Linking circuits for rearranging bits in control or processor words.

In Computerprogrammen ist häufig eine Bitmanipulation erwünscht, bei kleinen Maschinen, insbesondere Mikroprozessoren, sind jedoch keine Bitmanipulationsbefehle vorgesehen, u.a. da das Befehlsrepertoire begrenzt ist und die nötigen Schaltungsanordnungen nicht vorgesehen sind. Wenn ein Programm die Umordnung von Bits in einem Datenwort erfordert, werden die Bits durch mehrere Befehle, die manchmal in Unterprogrammen zusammengefaßt sind, welche einfache Datenbehandlungsoperationen, wie Verschiebung, UND-Verknüpfung und ODER-Verknüpfung enthalten können, in der gewünschten Reihenfolge angeordnet. Wenn das Progr -rm die Umordnung einer größeren Anzahl von Bits erfordert, wird dann jedoch die Schnell ig-Bit manipulation is often desired in computer programs, but no bit manipulation commands are provided for small machines, in particular microprocessors, among other things because the command repertoire is limited and the necessary circuit arrangements are not provided. When a program requires the rearrangement of bits in a data word, the bits are arranged in the desired order by several instructions, sometimes grouped into subroutines which may include simple data handling operations such as shifting, ANDing, and ORing. However, if the program requires a larger number of bits to be rearranged, then the fast ig-

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POSTaCHKCK MONCHKIf NH. eOHSHOO · Π1ΝΚΚΟΝΤΟ BVI¹OBlM mCniUKN (BLZ 7(>OaOOlO» KTO. βθβθ»»73 7βPOSTaCHKCK MONCHKIf NH. eOHSHOO · Π1ΝΚΚΟΝΤΟ BVI ¹ OBlM mCniUKN (BLZ 7 (> OaOOlO »KTO. βθβθ» »73 7β

keit der Durchführung des Programms weqen der für die Ausführung der Bi tmanipulationsunterproqramme erforderlichen Zeit erheblich veringert.The ability to execute the program is significantly reduced due to the time required to execute the manipulation sub-programs.

Ein Beispiel für ein Programm, das BitmanipulationenAn example of a program that manipulates bit

erfordert, ist die schnelle Fourier-Transformation (FFT) unter Verwendung des Cooley-Turkey-Algorithmus. Bei der Durchführung einer FFT müssen entweder die Eingangswerte oder -proben oder die Ausgangsdatenpunkte umgeordnet werden. Diese Umordn""g der Ausgangsdatenpunkte oder Eingangswerte ist in der einschlägigen Literatur im einzelnen beschrieben, sie ist wegen der Produkt- oder Fakultätsbildung der Exponentialmatrix und der Umordnung der Zeilen und Spalten der resultierenden faktorierten Matritzen erforderlich. Ein Verfahren zur Bestimmung der erforderlichen Umordnung besteht darin, zuerst die Indizes der Eingangswerte bzw. Probenpunkte oder der Ausgangsdatenpunkte in null-indizierter Binärform aufzuschreiben. Als nächstes werden die Bits der resultierenden Binärzahlen in ihrer Reihenfolge umgekehrt und dazu verwendet, die Datenpunkte aus dem Speicher zu wählen. Es gibt keinen bequemen Polynomialausdruck für die Durchführung der Indextransformation und das Austauschen der Indizes durch Umkehrung der Indexbits ist ohne Bitmanipulationsbefehle schwierig und zeitraubend.Fast Fourier Transform (FFT) is required of the Cooley Turkey algorithm. When performing an FFT, either the input values or samples or the output data points must be rearranged. This rearrange "" g the output data points or input values is described in detail in the relevant literature, it is because of the product or faculty formation of the exponential matrix and the rearrangement of the rows and columns of the resulting factorized matrices are required. There is a procedure to determine the required rearrangement in first writing down the indices of the input values or sample points or the output data points in zero-indexed binary form. Next are the bits of the resulting binary numbers in their order vice versa and used to select the data points from memory. There is no convenient polynomial expression for performing the index transformation, and exchanging the indexes by inverting the index bits is difficult and time consuming without bit manipulation instructions.

Für die Bittransformation werden manchmal Tabellenachschlageprogramme verwendet. Für ein Tabellennachschlageprogramm werden 2ⁿ Speicherplätze (für Wörter mit η Bits) reserviert, zu welchen ein Zugriff unter Verwendung einer Adresse erfolgt, die aus dem umzuordnenden Wort für die niedrigstell igen Bits erfolgt, wobei die höherstell igen Bits die erste Adresse des reservierten Speicherbereichs oder der Tabelle angeben. Bei den in den jeweiligen speziellen Speicherplätzen gespeicherten Wörter sind die Bits der adressierenden Wörter in der gewünschten Reihenfolge angeordnet. Der Speicher kann ein Speicher mit wahlfreiem Zugriff sein, der als Hauptspeicher des Systems verwendet wird oder aus Festwertspeichern (RON) bestehen, die als Hilfsspeicher dienen. Für 8-Bit-Wörter müssen jedoch schon 256 Speicherplätze reserviert werden. Wenn verschiedene Umordnungen in Frage kommen, müssen für jede Noglichkeit der Umordnung 256 Speicherplätze vorgesehen sein. Dieser hohe Speicherplatzbedarf reduziert die für die Programmierung verfügbare Speicherkapazität und ist beiTable look-up programs are sometimes used to perform the bit transformation. For a table ^{look-up program, 2 n} memory locations are reserved (for words with η bits), which are accessed using an address that is derived from the word to be rearranged for the lower-order bits, the higher-order bits being the first address of the reserved memory area or in the table. In the case of the words stored in the respective special memory locations, the bits of the addressing words are arranged in the desired order. The memory can be random access memory used as the main memory of the system, or it can consist of read-only memories (RON) that serve as auxiliary memories. However, 256 memory locations must be reserved for 8-bit words. If different rearrangements are possible, 256 storage locations must be provided for each possibility of rearrangement. This high memory requirement reduces the memory capacity available for programming and is at

^: f09826/0512 ^: f09826 / 0512

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kleinen oder mittleren Prozessoren oft nicht tragbar.small or medium processors are often not portable.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung der eingangs genannten Art anzugeben, die einfach und zweckmäßig ist und die insbesondere die Umordnung von Datenbits ermöglicht, ohne daß hierfür viel Speicherplatz benötigt wird.The present invention is based on the object of specifying a circuit arrangement of the type mentioned at the beginning which is simple and is expedient and which, in particular, enables data bits to be rearranged without requiring a large amount of storage space.

Diese Aufgabe wird erfindungsgemäß durch eine Schaltungsanordnung der eingangs genannten Art mit dem kennzeichnenden Merkmal des Patentanspruchs 1 gelöst.This object is achieved according to the invention by a circuit arrangement of the type mentioned at the outset with the characterizing feature of Claim 1 solved.

Ein Ausführungsbeispiel der Schaltungsanordnung gemäß der Erfindung enthält also eine für das Führen von Datensignalen bestimmte Datensammelleitung oder Datenschiene und eine zum Führen von Adressensignalen bestimmte Adressensammelleitung oder Adressenschiene. Die Adressenschiene ist in eine erste und eine zweite Leitungsgruppe unterteilt, wobei die erste Gruppe eine Anzahl von Signalen führt, die nicht größer ist als die Anzahl der Signale auf der Datenschiene, während die zweite Leitungsgruppe die restlichen Adressensignale führt. Mit einer zweiten Gruppe von Adressenleitungen ist eine Decodieranordnung gekoppelt, um ein Steuersignal zu erzeugen, wenn die zweite Leitungsgruppe eine bestimmte Signalkombination führt. Es ist ferner eine Schaltvorrichtung mit Eingangsklemmen und Ausgangsklemmen vorgesehen, die selektiv miteinander koppel bar sind, und jede Leitung der ersten Leitungsgruppe ist mit einer verschiedenen Eingangsklemme verbunden.. Die Ausgangsklemmen der Schaltvorrichtung sind mit einer Vielzahl von Verknüpfungsgliedern gekoppelt, die die Ausgangsklemmen mit der Datenschiene entsprechend dem Steuersignal von der Decodieranordnung koppeln.An exemplary embodiment of the circuit arrangement according to the invention thus contains one intended for carrying data signals Data bus or data rail and one for carrying address signals specific address bus or address rail. The address rail is divided into a first and a second group of lines, the first group carrying a number of signals which is not greater than the number of the signals on the data rail, while the second line group carries the remaining address signals. A decoding arrangement is coupled to a second group of address lines in order to generate a control signal, when the second line group carries a certain signal combination. It is also a switching device with input terminals and output terminals provided, which can be selectively coupled to one another, and each line of the first line group is connected to a different input terminal. The output terminals of the switching device are coupled to a multiplicity of logic elements, which the output terminals to the data rail couple according to the control signal from the decoding arrangement.

Im folgenden wird ein Ausführungsbeispiel der Erfindung unter Bezugnahme auf die Zeichnung näher erläutert.In the following an embodiment of the invention is explained in more detail with reference to the drawing.

Es zeigen:Show it:

Fig. 1 ein Schaltbild eines Ausführungsbeispiels der Schaltungsanordnung gemäß der Erfindung undFig. 1 is a circuit diagram of an embodiment of the Circuit arrangement according to the invention and

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Fig. 2 eine schematische Darstellung einer für die Schaltungsanordnung gemäß Fig. 1 geeigneten Schaltvorrichtung.FIG. 2 shows a schematic representation of a switching device suitable for the circuit arrangement according to FIG. 1.

Die Schaltungsanordnung gemäß Fig. 1 enthält eine Steuereinheit oder einen Prozessor ti, dem eine Adressenschiene 13 zur übertragung von Adressensignalen an periphere Einrichtungen oder Speicher, sowie eine Datenschiene 15 zugeordnet ist, welch letztere gewöhnlich in zwei Richtungen arbeitet und zur übertragung von Daten an die peripheren Einrichtungen oder Speicher sowie zum Empfang von Daten von diesen Einrichtungen oder Speichern dient. Bei der dargestellten Ausführungsform soll die Adressenschiene 13 m-Leitungen und die Datenschiene 15 n-Leitungen haben, wobei den meisten Systemen m >n ist. übliche Werte sind 16 für m und 8 für n.The circuit arrangement of FIG. 1 includes a Control unit or a processor ti, to which an address bar 13 is provided transmission of address signals to peripheral devices or memories, and a data rail 15 is assigned, the latter usually in works two directions and to transmit data to the peripheral Facilities or memories and for receiving data from these facilities or save. In the embodiment shown, the address rail is intended to be 13 m lines and the data rail 15 is intended to be n lines where in most systems m> n. common values are 16 for m and 8 for n.

Die Schaltungsanordnung gemäß der Erfindung arbeitet folgendermaßen: Der Prozessor 11 liefert auf die Adressenschiene 13 eine Adresse, welche aus dem Datenwort, dessen Bits umgeordnet werden sollen, und angehängten Bits, die einen Platz adressieren und auf die keine andere Einrichtung anspricht, zusammengesetzt ist. Der Prozessor kann also 2^m Wörter oder Plätze mit m Bits adressieren, die meisten Anlagen haben jedoch keine komplette Speichergarnitur, so daß es viele Adressenplätze gibt, die nicht verwendet werden, obwohl sie durch die aus m Bits bestehende Adresse adressiert werden könnten. Zur Decodierung der Adressenbits, die keinen Teil des umzuordnenden Datenwortes bilden, 1st ein UND-Glied 17 mit (m - n) Eingangsklemmen vorgesehen. Die restlichen η Adressenleitungen, die die Bits des umzuordnenden Datenwortes führen, sind mit der Eingangsseite einer Schaltvorrichtung 12 verbunden. Die umgeordneten Bits werden von der Ausgangsseite der Schaltvorrichtung 12 durch eine Gruppe von η Leitungen einem Schaltnetz aus η UND-Gfledern 19 mit jeweils zwei Eingängen zugeführt, deren Ausgangssignale auf die Datenschiene 15 gekoppelt werden. Jede der η Leitungen steuert einen Eingang der verschiedenen UND-Glieder des Schaltnetzes aus den UND-Gliedern 19. Das UND-Glied-Schaltnetz 19 wird durch das Ausgangssignal vom UND-Glied 17 aufgetastet, das den anderen Eingängen aller UND-Glieder zugeflihrt 1st. Im Effekt adressiertThe circuit arrangement according to the invention works as follows: The processor 11 supplies the address rail 13 with an address which is composed of the data word whose bits are to be rearranged and appended bits which address a location and to which no other device responds. The processor can therefore ^{address 2 m} words or locations with m bits, but most systems do not have a complete memory set, so that there are many address locations that are not used, although they could be addressed by the address consisting of m bits. An AND element 17 with (m - n) input terminals is provided for decoding the address bits which do not form part of the data word to be rearranged. The remaining η address lines, which carry the bits of the data word to be rearranged, are connected to the input side of a switching device 12. The rearranged bits are fed from the output side of the switching device 12 through a group of η lines to a switching network of η AND gates 19 each with two inputs, the output signals of which are coupled to the data rail 15. Each of the η lines controls an input of the various AND elements of the switching network from the AND elements 19. The AND element switching network 19 is gated by the output signal from the AND element 17, which is fed to the other inputs of all AND elements. Addressed in effect

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der Prozessor 11 einen nicht existenten Speicherplatz und erhält über die Datenschiene 15 ein Datenwort, das dem einen Teil der Adresse bildenden Datenwort entspricht, hinsichtlich seiner Bits jedoch in der gewünschten Weise umgeordnet ist.the processor 11 a nonexistent memory location and receives over the Data rail 15 is a data word which corresponds to the data word forming part of the address, but in terms of its bits in the desired one Way is rearranged.

Die Schaltvorrichtung 12 läßt sich auf verschiedene Weise realisieren. Bei dem dargestellten Beispiel ist erläuterungshalber hierfür lediglich eine Steckfassung für ein sogenanntes Dual-in-line-Stiftgehäuse vorgesehen, das schematisch in Fig. 2 dargestellt ist. Eine solche Fassung hat 16 Klemmen, die in zwei Reihen zu je 8 angeordnet und zum Einstecken der Ansciilußstifte einer integrierten Schaltung oder dgl. bestimmt sind. Die übliche Numerierung der Stifte oder Anschlüsse beginnt mit 1 an einem Markierungspunkt, geht dann entlang der Reihe weiter und wird dann auf der anderen Seite in der entgegengesetzten Richtung fortgesetzt. In Fig. 2 sind die Nummern für die Anschlüsse 1, 8, 9 und 16 eingetragen. Wenn man die Anschlösse 1 bis 8 als Eingangsseite verwendet, so bilden die Anschlüsse 9 bis 16 die Ausgangsseite. Die Anschlüsse der Fassung können durch Kurzschlußbügel in der gewünschten Weise verbunden werden, tine andere Möglichkeit besteht darin, einen Stecker nach Art eines DIP-Gehäuses zu verwenden, in dem die gewünschten Verbindungen fest verdrahtet sind, und diesen dann in die Fassung einzustecken. Selbstverständlich kann man auch elektrisch steuerbare Verbindungsvorrichtungen, wie Torschaltungen, verwenden und das Bitmuster bzw. das Vertauschungsschema durch den Prozessor steuern. Sch 1iei3-1 ich können gewünschtenfalls Schaltvorrichtungen, wie Scheibenschalter, verwendet werden, mit denen das gewünschte Schema von Hand einstellbar ist.The switching device 12 can be implemented in various ways. In the example shown, for the sake of explanation, only a plug-in socket for a so-called dual-in-line pin housing is provided, which is shown schematically in FIG. Such a socket has 16 terminals, which are arranged in two rows of 8 and are intended for inserting the connecting pins of an integrated circuit or the like. The usual numbering of pins or connectors starts with 1 at a marker point, continues along the row, and then continues on the other side in the opposite direction. In Fig. 2, the numbers for the connections 1, 8, 9 and 16 are entered. If connections 1 to 8 are used as the input side, connections 9 to 16 form the output side. The connections of the socket can be connected by shorting clips in the desired way, tine other possibility is to use a plug in the manner of a DIP housing, in which the desired connections are hard-wired, and then plug this into the socket. Of course, electrically controllable connection devices, such as gate circuits, can also be used and the bit pattern or the interchanging scheme can be controlled by the processor. Sch be 1iei3-1 I can, if desired switching devices such as disc switch, used with which the desired pattern by hand is adjustable.

Bei Verwendung der Schaltungsanordnung für eine schnelle Fourier Transformation kann z.B. Anschluß 1 mit Anschluß 9, Anschluß 2 mit Anschluß 10, usw. und schließlich Anschluß 8 mit Anschluß 16 verbunden sein. Für eine den Eingangsanschlüssen zugeführte Zahl ρ erhält man dann also an den Ausgangsanschlüssen die Zahl ρ + 8.When using the circuit arrangement for a fast Fourier transformation, e.g. connection 1 with connection 9, connection 2 with Terminal 10, etc. and finally terminal 8 can be connected to terminal 16. For a number ρ fed to the input connections, the number ρ + 8 is then obtained at the output connections.

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Wenn das (Anordnungsschema fest ist, kann die Schaltvorrichtung 12 durch entsprechende Leitungsverbindungen, also eine Verdrahtung oder gedruckte Schaltung, realisiert werden.If the (arrangement scheme is fixed, the switching device 12 can by means of appropriate line connections, that is, wiring or printed circuit.

Zur Erläuterung einer praktischen Ausführungsform sei angenommen, daß der Prozessor 11 in Fig. 1 ein Mikroprozessor des Typs COSMAC CDP1802 (RCA Corporation) ist. Der COSWC Mikroprozessor enthält eine Anordnung mit 16 Registern, die jeweils 16 Bits zu speichern vermögen. . Eines der Register 1st als Speicheradressenregister bestimmt. Ein Beispiel eines Befehls, bei dem eines dieser Register als Spei eherreferenz verwendet wird, ist der Befehl "LOAD VIA N" mit dem mnemotechnischen Befehlscode LDN und dem Operationscode ON.Der Wert von N kann 0 bis F sein, d.h. eine hexadezimale Ziffer. (Die hexadezimalen Ziffern enthalten die Dezimalziffern 0 bis 9 und die Buchstaben A bis F, welch letztere die Dezimalzahlen 10 bis 15 darstellen). Bei der Durchführung des Befehls LDN wird der Inhalt des durch N bezeichneten Registers auf die Adressenschiene 13 durchgeschleust und das auf diese Weise adressierte Datenwort in einem D-Register gespeichert, dieses Register stellt das Äquivalent eines Akkumulators dar und befindet sich im Prozessor.To illustrate a practical embodiment, it is assumed that processor 11 in FIG. 1 is a microprocessor of the type COSMAC CDP1802 (RCA Corporation) is. The COSWC microprocessor contains a Arrangement with 16 registers, each capable of storing 16 bits. . One of the registers is designated as a memory address register. An example an instruction that uses one of these registers as a storage reference is the command "LOAD VIA N" with the mnemonic command code LDN and the operation code ON. The value of N can be 0 to F, i.e. one hexadecimal digit. (The hexadecimal digits contain the decimal digits 0 to 9 and the letters A to F, the latter the decimal numbers 10 to 15). When the LDN command is executed, the contents of the through the register designated by N onto the address rail 13 and the data word addressed in this way is stored in a D register, this register represents the equivalent of an accumulator and is located in the processor.

Die Inhalte der Register der Registeranordnung können durch Befehle wie PUT LOW REG N (PLO) (AN) or GET LOW REG N (GLO) (8N) manipuliert werden, durch die der Inhalt des D-Registers in die unteren acht Bitstellen des durch N bezeichneten Registers eingegeben werden bzw. die Byte (8 Bits) von den unteren acht Bitstellen des Registers N herausgeholt und in das D-Register eingegeben wird. Nimmt man an, daß nur die Hälfte der adressierbaren Speicherkapazität im System verwendet wird und nimmt man ferner an, daß das Register 9 (N = 9) für den Bitaustauschprjzess verwendet werden soll und als höherstell ige Byte FF speichert, so lautet die Befehlsfolge, die die Bits eines Wortes im D-Register umordnet, wie folgt:The contents of the registers of the register arrangement can be controlled by commands such as PUT LOW REG N (PLO) (AN) or GET LOW REG N (GLO) (8N) can be manipulated, through which the content of the D register is entered or entered into the lower eight bit positions of the register denoted by N. the bytes (8 bits) are fetched from the lower eight bit positions of register N and entered into the D register. Assuming that only the Half of the addressable memory capacity is used in the system and it is also assumed that register 9 (N = 9) is to be used for the bit exchange process and stores FF as a high-order byte, see above the instruction sequence that rearranges the bits of a word in the D register is as follows:

BEFEHLS-CODE HEX.-CODE BINKR-COOECOMMAND CODE HEX.-CODE BINKR-COOE

PLO 9 A9 1010 1001PLO 9 A9 1010 1001

LDN 9 09 0000 1001LDN 9 09 0000 1001

809826/051?809826/051?

Bei der Durchführung der ersten Befehls PLO 9 wird in der Schaltungsanordnung gemäß Fig. 1 der Inhalt des U-Registers in die Speicherplätze der niedrigeren Stellen im Register 9 gebracht. Bei der Durchführung des Befehls LDN 9 liefert das UND-Glied 17, das so verdrahtet ist, daß es auf ein Eingangssignal FF aus lauter binären Einsen anspricht, ein Ausgangssignal, das acht UND-Glieder im Schaltnetz aus den UND-Gliedern 19 auftastet. Die acht Bits der niedrigeren Stellen, die das Wort darstellen, dessen Bits auszutauschen sind, werden der Eingangsseite der Schaltvorrichtung 12 zugeführt und erscheinen an deren Ausgangsseite entsprechend der Anordnung der Kurzschiußr oder überbrückungsbügel. Sie werden von den UND-Gliedern 19 auf die Datenschiene 15 durchgeschleust und im D-Register (im Prozessor 11) durch den Befehl LDN gespeichert. Nach dem Einstellen der höherstell igen Byte des Registers werden also nur zwei Befehle benötigt, um die Bits eines Datenwortes entsprechend einem vorgegebenen Bitmuster auszutauschen.When the first command PLO 9 is carried out, the contents of the U register in the circuit arrangement according to FIG. When the command LDN 9 is carried out, the AND element 17, which is wired in such a way that it responds to an input signal FF composed of all binary ones, provides an output signal which gates eight AND elements in the switching network from the AND elements 19. The eight bits of the lower digits, which represent the word whose bits are to be exchanged, are fed to the input side of the switching device 12 and appear on its output side in accordance with the arrangement of the short circuit or bridging bar. They are passed through by the AND gates 19 onto the data rail 15 and stored in the D register (in the processor 11) by the LDN instruction. After setting the higher-order bytes of the register, only two commands are required to exchange the bits of a data word according to a predefined bit pattern.

Wenn alternative Umordnungsschemata benötigt werden, kann man zusätzliche Schaltungsanordnungen der beschriebenen Art vorsehen. Die decodierenden UND-Glieder 17 dieser Schaltungsanordnungen mlissen jedoch auf verschiedene Kombinationen der ihren Eingängen zugeführten (m - η ) Adressensignale ansprechen.If alternative rearrangement schemes are required , additional circuitry of the type described can be provided. The decoding AND elements 17 of these circuit arrangements must, however, respond to different combinations of the (m - η) address signals fed to their inputs.

809826/051?809826/051?

Claims

PatentansprücheClaims

Schaltungsanordnung zum Austauschen von Bits in einem Datenwort für ein System, das eine Datenschienenanordnung zum Obertragen von Datensignalen sowie eine Adressenschienenanordnung zum Obertragen von Adressensignalen enthält, welch letztere in eine erste Gruppe von Leitungsanordnungen zum Obertragen einer vorgegebenen Anzahl N von Signalen, die nicht größer ist als die Anzahl von Datenleitungsanordnungen der Datenschienenanordnung und in eine zweite Gruppe von Leitungsanordnungen zum Obertragen der übrigen Adressensignale der Adressenschienenanordnung aufgeteilt 1st, dadurch gekennzeichnet, daß mit der zweiten Gruppe von Leitungsanordnungen eine Decodieranordnung (17) gekoppelt ist, die bei einer bestimmten Eingangssignal kombination ein Steuersignal liefert; daß das Steuersignal einem eine Mehrzahl von Verknüpfungsgliedern (19) enthaltenden Verknüpfungsschaltnetz zugeführt ist, dessen Ausgänge mit verschiedenen Leitungen der Datenschienenanordnung (15) gekoppelt ist, um Signale unter Steuerung durch das Steuersignal auf die Datenschienenanordnung zu übertragen, und daß die Leitungsanordnungen der ersten Gruppe über eine Kopplungsvorrichtung (12) mit verschiedenen Eingangsanordnungen des Verknüpfun§sscha1tnetzes (19) gekoppelt sind.Circuit arrangement for exchanging bits in one Data word for a system that uses a data rail arrangement for transmission of data signals and an address rail arrangement for transmitting Contains address signals, the latter in a first group of line arrangements for transmitting a predetermined number N of signals, the is not greater than the number of data line arrangements of the data rail arrangement and into a second group of line arrangements for transmitting the remaining address signals of the address rail arrangement is divided, characterized in that a decoding arrangement (17) is coupled to the second group of line arrangements and delivers a control signal in the event of a certain input signal combination; that the control signal is fed to a logic switching network containing a plurality of logic elements (19), of which Outputs are coupled to various lines of the data rail assembly (15) to transmit signals under control of the control signal to the To transmit data rail arrangement, and that the line arrangements of the first group are coupled via a coupling device (12) to various input arrangements of the linkage network (19).

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Kopplungsvorrichtung (12) Eingangsklemmen (1 bis 8), die mit der ersten Gruppe von Leitungsanordnungen gekoppelt ist, und Ausgangsklemmen (9 bis 16), die mit der Eingangsanord.iung des Verknüpfungsschaltnetzes (19) gekoppelt sind, sowie eine Schaltvorrichtung zum selektiven Verbinden der Eingangs- und Ausgangsklemmen enthält.2. Circuit arrangement according to claim 1, characterized characterized in that the coupling device (12) has input terminals (1 to 8) which is coupled to the first group of line arrangements, and output terminals (9 to 16) which are coupled to the input arrangement of the logic switching network (19) are coupled, and contains a switching device for selectively connecting the input and output terminals.

R09826/0S12 OR₁₆₁NAU ,NSPECTEOR09826 / 0S12 OR ₁₆₁ NAU, NSPECTEO