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Die Erfindung bezieht sich auf ein Nachrichtenübertragungssystem
für Pulscodemodulation mit einem sendeseitigen multiplikativen oder additiven Verwürfler
und einem synchronisierten empfangsseitigen Entwürflen Bei der Übertragung eines
pulscodemodulierten (PCM-)Signals wird angestrebt, daß das Signal möglichst häufige
Wechsel zwischen den verschiedenen möglichen Zuständen aufweist, um in den Regeneratoren
zuverlässig den Takt aus dem übertragenen Signal wiedergewinnen zu können. Ferner
soll die spektrale Leistungsdichte des PCM-Signals so gleichförmig wie möglich sein,
um das Übersprechen in Nachbarsysteme gering zu halten. Beide Forderungen sollen
unabhängig von der zu übertragenden Information erfüllt sein. Aus diesem Grunde
ist, wenn nicht eine spezielle Codierung des zu übertragenden Signals durchgeführt
wird, die wiederum andere Nachteile hat, eine Verwürfelung des zu übertragenden
binären Signals auf der Sendeseite und eine entsprechende Entwürfelung auf der Empfangsseite
notwendig, um die geforderten Eigenschaften zu erzielen. Für diesen Zweck geeignete
Schaltungen sind beispielsweise aus der »Nachrichtentechnischen Zeitung, NTZ«, 27(1974),
12, Seiten 475 bis 479, bekannt.
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Es werden hier verschiedene Verwürfelungsschaltungen (Scrambler)
und zugehörige Entwürfelungsschaltungen (Descrambler) für binäre Signale angegeben.
Die Verwürfelungsschaltung besteht im Prinzip immer aus einem Quasi-Zufallsgenerator
mit einem zusätzlichen Modulo-2-Addierer. Je nach der Zusammenschaltung dieser beiden
Elemente und der Art der Zuführung des zu verwürfelnden PCM-Signals sind »additive
Verwürfler« und »multiplikative bzw. selbstsynehronisierende Verwürfler« zu unterscheiden.
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Der additive Verwürfler besteht aus einem Quasi-Zufallsgenerator,
dessen Ausgangssignal, eine Quasi-Zufallsfolge maximaler Länge zu dem zu verwürfelnden
PCM-Strom modulo-2-addiert wird. Auf der Empfangsseite wird die Ausgangsfolge eines
gleichartigen Quasi-Zufallsgenerators phasenrichtig zu dem empfangenen Signal modulo-2-addiert,
so daß das ursprüngliche
PCM-Signal entsteht. Hierzu ist eine Synchronisation
des empfangsseitigen Quasi-Zufallsgenerators erforderlich, um phasenrichtigen Gleichlauf
zu gewährleisten. Dies kann beispielsweise mit Hilfe eines im PCM-Strom enthaltenen
Rahmensignals geschehen.
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Der multiplikative Verwürfler weist ebenfalls die Struktur eines
Quasi-Zufallsgenerators auf, jedoch wird das zu verwürfelnde Signal zu dem rückgekoppelten
Signal modulo-2-addiert, bevor dieses wiederum dem Eingang des in dieser Schaltung
enthaltenen Schieberegisters zugeführt wird.
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Das dem Schieberegistereingang zugeführte Signal stellt gleichzeitig
das Ausgangssignal des Verwürflers dar. Durch eine geeignete Anordnung auf der Empfangsseite,
welche später noch ausführlicher behandelt wird, wird das ursprüngliche PCM-Signal
wiedergewonnen. Allen Verfahren gemeinsam ist die Verwendung der Struktur eines
Quasi-Zufallsgenerators.
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In bestimmten Fällen können beim multiplikativen Verwürfler am Ausgang
sehr ungünstige Ausgangsfolgen auftreten, deren Periode weit kürzer als die Länge
der Quasi-Zufallsfolge ist. Es lassen sich immer Fälle konstruieren, bei denen ein
Eingangssignal kurzer Periodendauer bei entsprechender Vorgeschichte auf ein Ausgangssignal
gleicher Periodendauer führt. Diese Entstehung von längeren Folgen mit kurzer Periodizität
kann durch eine Überwachungslogik vermieden werden. Zum Beispiel werden die Bits
Ax und Ax, (sende-und empfangsseitig) auf Übereinstimmung überwacht Bei ständiger
Übereinstimmung sorgt ein Koinzidenzzähler für die Veränderung eines Bits des Rückkopplungssignals,
sobald der Zählerstand eine vorgegebene Schwelle überschritten hat. Die Periodizität
v wird damit unterbrochen. Verschiedene Periodizitäten können parallel überwacht
werden.
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Ein weiteres Nachrichtenübertragungssystem mit additivem Verwürfler
und empfangsseitigem Entwürfler ist in einem älteren Vorschlag (P 26 22 660.8) beschrieben.
Hier weisen m gleiche Folgen an m Ausgängen eines Quasi-Zufallsgenerators eine derartige
gegenseitige Phasenverschiebung auf, daß ihre bitweise Ineinanderschachtelung in
vorgegebener Reihenfolge zu einer Quasi-Zufallsfolge mit gleichem Bildungsgesetz,
jedoch m-fach höherer Folgefrequenz führen würde.
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Es wurde bereits in der Literatur festgestellt, daß die Realisierung
von Quasi-Zufallsgeneratoren für hohe Bitraten (einige 100 MBit/S) schwierig, wenn
nicht unmöglich ist, da die verwendeten logischen Bausteine, nämlich Exklusiv-Oder-Gatter
und Flipflops, endliche Signallaufzeiten sowie endliche Flankensteilheiten der Ausgangssignale
aufweisen, wodurch die maximal mögliche Taktfrequenz und damit die Bitrate begrenzt
wird. Diese Grenze gilt sinngemäß auch für die Realisierung von Schaltungen zur
Verwürfelung und Entwürfelung von binären Signalen, da diese, wie bereits ausgeführt
wurde, immer eine einem Quasi-Zufallsgenerator gleiche oder sehr ähnliche Struktur
enthalten.
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Zur Erzeugung von Quasi-Zufallsfolgen hoher Bitrate ist es bereits
aus der Zeitschrift »The Radio and Electronic Engineer«, Vol. 45, Nr. 4, April 1975,
Seiten 171 bis 176, bekannt, daß bekannte serielle Quasi-Zufallsgeneratorstrukturen
durch Parallelwortgeneratoren ersetzt werden können, welche die gesuchte Quasi-Zufallsfolge
mit niedriger Taktfrequenz an mehreren Ausgängen parallel liefern. Die gewünschte
Quasi-Zufallsfolge hoher Taktfrequenz entsteht durch Parallel-Serien-Umsetzung dieser
Signale, beispielsweise durch Zusammenfassung mit Hilfe eines Multiplexers.
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Für manche Zwecke ist nicht die Herstellung der Quasi-Zufallsfolge
mit der hohen Taktfrequenz selbst notwendig. Es können auch mehrere parallel angelieferte
Bitströme zur Erzeugung eines mehrstufigen Übertragungssignals zusammengefaßt werden,
bei dem jedes übertragene Zeichen mehr als ein Bit an Information enthält. Zum Beispiel
können jeweils zwei Bits zu einem vierstufigen Signal zusammengefaßt werden. Der
Begriff der Parallel-Serien-Umsetzung soll im folgenden so verstanden werden, daß
er diese Möglichkeiten mit umfaßt Aus der DT-OS 25 10 278 ist es ferner ebenfalls
bekannt, daß die Realisierung von seriellen Quasi-Zufallsgeneratoren der bekannten
Art bei hohen Frequenzen schwierig ist In dieser Offenlegungsschrift wird ein sendeseitiger
additiver Verwürfler und ein empfangsseitiger Entwürfler beschrieben. Es werden
zunächst im Prinzip zwei zueinander parallele binäre Signalströme gleichzeitig mit
Hilfe eines einzigen Quasi-Zufallsgenerators verwürfelt und die beiden verwürfelten
Datenströme werden mittels eines Kombinierers (Multiplexer) zu einem einzigen Datenstrom
der doppelten Frequenz zusammengefaßt. Zur Verwürfelung der beiden parallelen Ströme
wird hier jedoch eine Quasi-Zufallsfolge und ihr Komplement verwendet. Die bitweise
Ineinanderschachtelung der beiden resultierenden verwürfelten Folgen ergibt aber
keine optimal verwürfelte zufallsähnliche Folge. Beispielsweise können bei langen
Nullfolgen an den beiden Eingängen im kombinierten Ausgangssignal nur Folgenzustände
von höchstens zwei binären Einsen oder zwei binären Nullen auftreten, da jede binäre
Zahl ihr Komplement zur Folge hat.
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Es wird also keine Quasi-Zufallsfolge maximaler Länge gebildet wie
bei konventionellen Verwürflerschaltungen. Der in der Offenlegungsschrift beschriebene
Ersatz des seriellen Wortgenerators durch einen Pseudozufalls-Parallelwortgenerator
ändert an diesen Verhältnissen nichts; es wird lediglich die ursprüngliche Struktur
des Quasi-Zufallsgenerators durch einen Parallelwortgenerator mit drei parallelen
Ausgängen ersetzt, wie er auch in der bereits erwähnten Arbeit in »The Radio and
Electronic Engineer« beschrieben ist, und es werden wiederum die drei Teilfolgen
und ihre Komplemente kombiniert, so daß sich keine optimal verwürfelte Folge ergibt.
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Durch die DT-OS 23 41 627 ist ferner bereits eine sendeseitige Verwürfelung
und eine empfangsseitige Entwürfelung von drei zueinander parallelen Signalbitströmen
bekannt, bei der im Signalweg jedes der parallelen Signalbitströme ein Modulo-2-Addierer
angeordnet ist, dessen zweitem Eingang jeweils eine zeitlich versetzte Version einer
zufallsähnlichen Folge zugeführt ist. Die gegenseitige Phasenverschiebung dieser
miteinander gleichen zufallsähnlichen Folgen ist hier jedoch derart gewählt, daß
sich nach der Parallel-Serienschaltung ebenfalls keine optimal verschlüsselte Folge
in dem Sinne ergibt, daß bei Nullfolgen an allen Eingängen eine durch die Struktur
des Quasi-Zufallsgenerators bestimmte Quasi-Zufallsfolge maximaler Länge am Ausgang
entstehen würde.
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Der vorliegenden Erfindung liegt die Aufgabe zugrunde, die Realisierung
sowohl von additiven wie auch multiplikativen Verwürflerschaltungen für die sendeseitige
Verwürfelung und die empfangsseitige Entwürfelung von binären PCM-Signalen mit hohen
Bitraten zu ermöglichen.
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Für ein Nachrichtenübertragungssystem für Pulscodemodulation mit
einem sendeseitigen additiven Verwürfler
und einem synchronisierten
empfangsseitigen Entwürfler wird diese Aufgabe erfindungsgemäß dadurch gelöst, daß
als Verwürfler ein Parallelwortgenerator mit m Ausgängen und ein Parallel-Serien-Umsetzer
vorgesehen sind, dessen m Eingänge mit den m Ausgängen der weiteren Modulo-2-Addierer
verbunden sind, daß der Parallelwortgenerator eine parallele Abwandlung eines seriellen
Wortgenerators zur Erzeugung einer Quasizufallsfolge darstellt und in den m Ausgangsleitungen
je einen weiteren Modulo-2-Addierer enthält, dem jeweils zusätzlich eines der zu
verwürfelnden m binären Datensignale in einer derartigen Reihenfolge zugeführt wird,
daß der Verwürfler eine parallele Abwandlung eines seriellen Verwürflers darstellt,
und daß als Entwürfler ein Serien-Parallel-Umsetzer mit m Ausgängen und ein gleichartiger
weiterer Parallelwortgenerator vorgesehen sind, daß die m Ausgänge des Serien-Parallel-Umsetzers
mit jeweils dem ersten Eingang eines von m weiteren Modulo-2-Addierer verbunden
sind, daß die m Ausgänge des empfangsseitigen Parallelwortgenerators mit jeweils
dem anderen Eingang eines der m weiteren Modulo-2-Addierer verbunden sind, und daß
die Ausgänge dieser Modulo-2-Addierer die entwürfelten Datensignale abgeben.
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Für ein Nachrichtenübertragungssystem für Pulscodemodulation mit
einem sendeseitigen multiplikativen Verwürfler und einem synchronisierten empfangsseitigen
Entwürfler wird diese Aufgabe ferner erfindungsgemäß dadurch gelöst, daß als Verwürfler
ein Parallelwortgenerator mit m Ausgängen und ein Parallel-Serien-Umsetzer vorgesehen
sind, dessen m Eingänge mit den m Ausgängen des Parallelwortgenerators verbunden
sind, daß der Parallelwortgenerator eine parallele Abwandlung eines seriellen Wortgenerators
zur Erzeugung einer Quasizufallsfolge darstellt, daß dieser Parallelwortgenerator
m Rückkopplungszweige und in diesen m Rückkopplungswegen je einen weiteren Modulo-2-Addierer
enthält, dem jeweils zusätzlich eines der zu verwürfelnden binären Datensignale
in einer derartigen Reihenfolge zugeführt wird, daß der Verwürfler eine parallele
Abwandlung eines seriellen Verwürflers darstellt, und daß als Entwürfler ein Serien-Parallel-Umsetzer
mit m Ausgängen und ein gleichartiger weiterer Parallelwortgenerator vorgesehen
sind, bei dem diejenigen Rückkopplungswege aufgetrennt sind, die zu den Eingängen
von Verzögerungselementen führen, bei dem diese Eingänge als Eingänge für die m
parallelen verwürfelten Signale an den Ausgängen der Serien-Parallel-Umsetzung dienen,
bei dem die Modulo-2-Addierer, die in den aufgetrennten Rückkopplungswegen liegen,
jeweils einen zusätzlichen Eingang für ein solches Signal enthalten und bei dem
die Ausgänge dieser Modulo-2-Addierer die entwürfelten Datensignale abgeben.
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Bei dieser Variante ist es vorteilhaft, wenn an jeweils zwei zu überwachenden
Ausgängen im Verwürfler und an zwei zugeordneten Ausgängen im Entwürfler eine gleichartige
Einrichtung zur Überwachung von Periodizitäten im zu übertragenden Signal vorgesehen
ist, wenn deren Ausgang im Verwürfler mit einem zusätzlichen Eingang eines der Modulo-2-Addierer
verbunden ist und wenn deren Ausgang im Entwürfler mit einem weiteren Eingang eines
zugeordneten Modulo-2-Addierers verbunden ist.
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Bei einem Nachrichtenübertragungssystem mit mehreren derartigen Periodizitätsüberwachungseinrichtungen
ist es vorteilhaft, wenn die Ausgänge der
Periodizitätsüberwachungseinrichtungen
mit Eingängen eines ODER-Gatters verbunden sind, dessen Ausgang wie der Ausgang
einer einzelnen Periodizitätsüberwachungseinrichtung verdrahtet ist.
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Schließlich ist es vorteilhaft, wenn die Periodizitätsüberwachungseinrichtung
ein Exklusiv-ODER-Gatter und einen Koinzidenzzähler enthält.
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Die Erfindung wird im folgenden anhand der F i g. 1 bis 4 näher erläutert.
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F i g. 1 zeigt ein Beispiel für einen konventionellen seriellen Quasi-Zufallsgenerator;
F i g. 2 zeigt ein Beispiel für einen Parallelwortgenerator nach dem Stand der Technik;
F i g. 3 zeigt eine erfindungsgemäße Realisierung eines Übertragungssystems mit
additivem Verwürfler und Entwürfler; F i g. 4 zeigt eine erfindungsgemäße Realisierung
eines Übertragungssystems mit multiplikativem Verwürfler und Entwürfler, und F i
g. 5 zeigt eine Anordnung nach F i g. 4 mit Periodizitätsüberwachungseinrichtungen.
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Zur Erleichterung des Verständnisses soll im folgenden zunächst die
bereits in der genannten Literaturstelle aus »The Radio and Electronic Engineer«
sowie in der DT-PS 25 10 278 beschriebene Realisierung von Parallelwort-Generatoren
erläutert werden: Eine lineare binäre Quasi-Zufallsfolge maximaler Länge genügt
einem Bildungsgesetz der Form Ao = Tl As O+T2A2 T2 A2 O+TNAN, TNAN, (I) wobei Ao=A(to)
ein Element einer Quasi-Zufallsfolge maximaler Länge zum Zeitpunkt to bedeutet,
dessen Wert Null oder Eins sein kann, wobei ferner An das gegenüber Ao vom gleichen
Meßpunkt um die Zeit n T zeitlich früher auftretende Element der Quasi-Zufallsfolge
bedeutet, wobei T der Abstand zweier aufeinanderfolgender Elemente, also die reziproke
Taktfrequenz ist, und wobei schließlich axOa, die Modulo-2-Addition (Addition ohne
Übertrag) dieser Größen bedeutet. Die Größen Tl...TN weisen ebenfalls den Wert Null
oder Eins auf. Zur Erzeugung einer Quasi-Zufallsfolge sind dabei in Abhängigkeit
von N nur ganz bestimmte Folgen fx}, 1 Ix% N, zulässig. Derart erzeugte Quasi-Zufallsfolgen
weisen die Länge 2"-1 Bit (maximale Länge) auf, das heißt, daß sich die Folge nach
2N-1 Bit wiederholt.
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Die konventionelle Realisierung nach Gleichung (1) erfolgt mit einem
über einen oder mehrere Modulo-2-Addierer rückgekoppelten Schieberegister.
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Ein Beispiel für einen derartigen Quasi-Zufallsgenerator, welcher
die Folge gemäß dem Bildungsgesetz Ao = A, OA, (2) realisiert, ist in F i g. 1 dargestellt.
Das aus fünf Verzögerungselementen der Verzögerungszeit Tbestehende Schieberegister
1 weist nach dem dritten und fünften Verzögerungselement Anzapfungen auf, welche
mit den Eingängen eines Modulo-2-Addierers 2 verbunden sind. Der Ausgang des Modulo-2-Addierers
2 2 ist mit dem Eingang des Schieberegisters 1 verbunden.
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Die Quasi-Zufallsfolge kann an beliebigen Punkten dieser Schaltung
abgenommen werden.
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Die Umwandlung der in F i g. I dargestellten Struktur in einen Parallelwortgenerator
erfolgt auf folgende Weise: Soll ein Parallelwortgenerator mit m parallelen Ausgängen
realisiert werden, so wird zunächst das Bildungsgesetz der Quasi-Zufallsfolge zu
m aufeinanderfolgenden Zeitpunkten angesetzt.
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Wird beispielsweise m=3 gewählt, so lautet das Bildungsgesetz zu
drei aufeinanderfolgenden Zeitpunkten: A0 = A3 # A5, (3) A1 = A4 # A6, (4) A2 =
A3 -A. (5? Anschließend werden die in den m Gleichungen auftretenden Größen, hier
A0 . -. A7, in m Spalten angeordnet und pro Spalte mit in der Spalte fortlaufender
Indizierung neu bezeichnet: 4 = a0,A1 = b0,A2 = A3 = a1, A4 = b1,A5 = ct s (6) A6
= 2, A7 = Die m Gleichungen, hier ( (5>, werden mit den neuen Bezeichnungen umgeschrieben:
= = al O ei Cl, (3a) b0 = b1 # a2, (4a) c0 = c1 # b2. (5a) Das resultierende rekursive
Gleichungssystem läßt sich durch ein rekursives Netzwerk realisieren, das aufgrund
der abgeleiteten Beziehungen sofort angegeben werden kann. In diesem Netzwerk treten
nur Verzögerungselemente mit der Verzögerung mT(hier: 3T) auf, so daß die ganze
Schaltung mit -mal der m ursprünglichen Taktfrequenz, hier 1/3 - fT, betrieben werden
kann.
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F i g. 2 zeigt die Schaltung für das gewählte Beispiel.
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Die Schaltung enthält die Verzögerungselemente 6, 7 und 8, von denen
die Verzögerungselemente 6 und 7 zusätzlich mit je einer Mittelanzapfung ausgestattet
sind, an welchen a bzw. bl zur Verfügung steht, während am Ausgang von 6 die Größe
a2, am Ausgang von 7 die Größe b2 und am Ausgang von 8 c1 vorliegt. Die Größen a
und ct sind den Eingängen eines Modulo-2-Addierers 3 zugeführt, dessen Ausgang mit
dem Eingang des Schieberegisters 6 verbunden ist. Damit ist die Gleichung (3a) realisiert
Zur Realisierung der Gleichung (4a) und (5a) sind a2 und bl den Eingängen des Modulo-2-Addierers
4, blund ci dagegen den Eingängen des Modulo-2-Addierers 5 zugeführt. Der Ausgang
des Modulo-2-Addierers 4 ist mit dem Eingang des Verzögerungselementes 7 und der
Ausgang des Modulo-2-Addierers 5 ist mit dem Eingang des Verzögerungselementes 8
verbunden.
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Die gesamte Quasi-Zufallsfolge mit hoher Taktfrequenz kann jetzt
dadurch gewonnen werden, daß beispielsweise die Größen ao, bo und 9 einem Multiplexer
zugeführt werden, welcher eine Parallel-Serienwandlung in der Reihenfolge c0, bo,
aO, C-i, h1, a-1 ... bewirkt. Der Vergleich mit der Gleichung (6) zeigt, daß dies
der gesuchten Folge A2, A1, A0, A-1, A-2, ..... entspricht.
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Es ist für den Fachmann klar, daß auch andere geeignete Ausgänge
des Netzwerkes gewählt werden
können, welche zeitlich in der richtigen Reihenfolge
aufeinanderfolgende Bits der Quasi-Zufallsfolge liefern, beispielsweise b2, a2 und
ci.
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Das anhand des vorhergehenden Beispiels beschriebene Verfahren nach
dem Stand der Technik läßt sich selbstverständlich auf beliebige Bildungsgesetzte
der Quasi-Zufallsfolge und beliebige Zahlen m der parallelen Ausgänge anwenden.
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Die vorliegende Erfindung geht von der Erkenntnis aus, daß sich die
nach dem beschriebenen Verfahren entwickelten Parallelwortgeneratoren auch für die
Realisierung von Verwürflern und entsprechenden Entwürflern für binäre pulscodemodulierte
Signale vorteilhaft einsetzen lassen.
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Zunächst wird die Realisierung eines obertragungssystems mit sendeseitigem
additivem Verwürfler und zugeordnetem empfangsseitigem Entwürfler anhand von F i
g. 3 beschrieben.
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F i g. 3 zeigt als Beispiel den Einsatz des bereits anhand von F
i g. 2 beschriebenen Quasi-Zufalls-Generators für die Realisierung eines additiven
Verwürflers, bei dem die gesamte Schaltung mit Ausnahme des Parallel-Serien-Umsetzers
13, der Übertragungsstrecke 14 und des Serien-Parallel-Umsetzers 15, mit der geringen
Taktfrequenz 3 fT betrieben werden kann.
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Die Schaltungen 9, 9' entsprechen der Schaltung in F i g. 2 und brauchen
daher nicht nochmal erläutert zu werden. Die Größen Ao, A1 und A2 stehen zu einem
bestimmten Betrachtungszeitpunkt in der bereits angegebenen Weise zur Verfügung
und werden wie in Fig.3 dargestellt, den ersten Eingängen der zweiten Modulo-2-Addierer
10, 11 und 12 zugeführt. Den zweiten Eingängen der Modulo-2-Addierer 10, 11 und
12 wird das zu verwürfelnde pulscodemodulierte Signal auf m=3 parallelen Kanälen
derart zugeführt, daß die Ausgangssignale dieser weiteren Modulo-2-Addierer nach
einer Parallel-Serienwandlung durch den Parallel-Serien-Umsetzer 13 ein Übertragungssignal
ergeben, das genau dieselben Eigenschaften hat, als wenn die zu verwürfelnde pulscodemodulierte
Folge direkt einem entsprechenden seriellen Verwürfler zugeführt worden wäre. Voraussetzung
ist natürlich die richtige zeitliche Zuordnung der verschiedenen Signale derart,
daß der Verwürfler wirklich die parallele Umwandlung eines seriellen Verwürflers
darstellt, sowie die richtige Reihenfolge beim Multiplexer, wie anhand von Fig.
2 bereits erläutert.
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Das verwürfelte Signal gelangt über die Übertragungsstrecke 14 zum
Serien-Parallel-Umsetzer 15, wo das Signal wieder auf m=3 parallele Pfade aufgeteilt
wird.
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Diese m=3 Ausgänge führen auf die ersten Eingänge von m (hier m=3)
Modulo-2-Addierern 16, 17 und 18, deren zweiten E;ngängen die Ausgangssignale Ax,
Ax+) und Ax+2 eines gleichartigen Parallelwortgenerators 9 zugeführt sind. Der Index
x beschreibt dabei lediglich die endliche Laufzeit des Signals vom Sender zum Empfänger.
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Die Ausgänge der Modulo-2-Addierer 16, 17 und 18 liefern die entwürfelten
pulscodemodulierten Signale ßx, Bx+l und Bx+2, welche, abgesehen von der zeitlichen
Verschiebung, den gesendeten Signalen entsprechen.
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Der Grund dafür liegt darin, daß auf der Sendeseite C0 = A0 # B0 gebildet
wurde. Wegen der Zeitinvarianz derartiger
Beziehungen gilt auf der
Empfangsseite Cx = Ar Zu Bx und wegen Cx # Ax = Ax # Bx # Ax = Bx erscheint am Ausgang
des Modulo-2-Addierers wieder das entschlüsselte Signal Bx. Entsprechendes gilt
für die übrigen Pfade.
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Es sei hier wiederum vermerkt, daß sich dieses Verfahren auf beliebige
Bildungsgesetze der Quasi-Zufallsfolge und auf beliebige -Zahlen nl- von parallelen
Pfaden anwenden läßt.
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In einem »Bericht über den Aufbau von Binärfolgen mit irreduziblen
Generatorplynomen im Zeitmultiplex« aus dem Institut für Niederfrequenztechnik der
Technischen Universität in Wien vom 20. Jan. 1976 wird gezeigt, daß sich Quasi-Zufallsfolgen
maximaler Länge M auch aus ineinanderverschachtelten kurzen Elementarfolgen der
Periode Mi aufbauen lassen, wenn nur Mi Teiler von M ist. Da M bei einer Quasi-Zufallsfolge
immer eine ungerade Zahl ist, also auch nur durch eine ungerade Zahl teilbar, läßt
sich dieses Verfahren nur auf die Verschachtelung einer ungeraden Zahl von Folgen
anwenden. Entsprechende Parallelwortgeneratoren lassen sich ebenfalls im additiven
Verwürfler und Entwürfler nach der Erfindung einsetzen.
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Dies gilt auch für Parallelwortgeneratoren gemäß der eingangs erwähnten
älteren Anmeldung (P 26 22 660.8).
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Da die sendeseitige Verwürfler- - und empfangsseitige Entwürflerschaltung
ebenso wirkt wie entsprechende konventionelle serielle Schaltungen, ist auch die
Kompatibilität in Systemen mit einer solchen Bitrate gesichert, daß sich sowohl
noch konventionelle serielle Verwürfler- und Entwürflerschaltungen als auch wegen
der geringen Taktrate einfacher zu realisierende Schaltungen nach der Erfindung
einsetzen lassen, das heißt, es können konventionelle serielle Schaltungen und Schaltungen
gemäß der Erfindung im selben Übertragungssystem nebeneinander verwendet werden,
ohne daß irgendwelche Schwierigkeiten auftreten. Die empfangsseitige Synchronisation
des Quasi-Zufallsgenerators kann wie bei bekannten Anordnungen z. B. mit Hilfe eines
Rahmensignals erfolgen.
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Im folgenden soll anhand der F i g. 4 die Realisierung eines entsprechenden
multiplikativen (selbstsynchronisierenden) Verwürflers und des zugehörigen Entwürflers
beschrieben werden.
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Das Bildungsgesetz des der Verwürflerstruktur zugrunde liegenden
Quasi-Zufallsfolge-Generators lautet wiederum Ao = A3 O+A5.
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In einem konventionellen multiplikativen Verwürfier wird das zu verwürfelnde
Eingangssignal zu dem rückgekoppelten Signal A3#A5 modulo-2-addiert, so daß gilt:
A0 = B0 # A3 # A5, (7) wenn B, das Element der zu verwürfelnden Folge im Betrachtungszeitpunkt
darstellt Zur Realisierung des Verwürflers gemäß der Erfindung werden wiederum,
analog zur Ermittlung der Struktur des Parallelwortgenerators bei der Quasi-Zufallsfolge-Erzeugung,
m Gleichungen gemäß (7) benötigt, die das Verhalten der konventionellen Schaltung
zu m, in Abständen T aufeinanderfolgende, Betrachtungszeitpunkten beschreiben:
Für
m=3 wird A0 = B0 # A3 # A5, (8) A1 = B1 # A4 # A6, (9) A2 = B2 O+A5 O+A? (10) und
mit der Umbenennung gemäß Gleichung (6): a0 = B0 # a1 # c1, (8a) b0 = B1 # b1 #
a2, (9a) c0 = b2 # C1 # b2, (10a) Das Gleichungssystem (8a) bis (10a) läßt sich
wiederum in der anhand der F i g. 3 gezeigten Weise in eine Schaltung übersetzen.
Diese ist in der linken Hälfte der Fig.4 dargestellt, Die m=3 parallelen zu verwürfelnden
Signale B0, B1 und B2 werden den ersten Eingängen von Modulo-2-Addierern 19, 20
und 21 zugeführt. Den weiteren Eingängen dieser Modulo-2-Addierer sind die Größen
entsprechend F i g. 2 und den Gleichungen (8a) bis (10a) derart zugeführt, daß sich
die gesuchten Eingangsgrößen ao, bo und co für die Verzögerungselemente 22, 23 und
24 ergeben.
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Die Größen ao, bo und co stellen wiederum die verwürfelten Ausgangsgrößen
auf m=3 parallelen Kanälen dar und werden dem Parallel-Serien-Umsetzer 13 zugeführt.
Dessen Ausgang liefert das verwürfelte pulscodemodulierte Signal auf die Übertragungsstrecke
14, welcher wiederum ein Serienparallel-Umsetzer 15 nachgeschaltet ist. Dieser liefert
das verwürfelte pulscodemodulierte Signal auf m=3 Kanälen an die ersten Eingänge
der Modulo-2-Addierer 25, 26 und 27.
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Die Rückgewinnung der ursprünglichen Signale (Entwürfelung) erfolgt
durch Auflösung der Gleichungen (8a) bis(10a) nach den genannten Größen: Bo = aO
O+c1, B1 = bo O+& O+a2, B2 = Co O+c1 b2 und Umsetzung dieses Gleichungssystems
in die auf der rechten Seite von Fig. 4 dargestellten Entwürfler-Schaltung. Den
weiteren Eingängen der Modulo-2-Addierer 25, 26 und 27 werden die mittels der Verzögerungselemente
28, 29 und 30 gewonnenen Größen gemäß den Gleichungen (11), (12) und (13) in der
anhand der F i g. 3 gezeigten Weise derart zugeführt, daß die Schaltung das angegebene
Gleichungssystem realisiert. Die Ausgänge der Modulo-2-Addierer 25, 26 und 27 liefern
die gesuchten entwürfelten Signale Bx, Bx+1 und Bx+2.
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Der Index x zeigt wiederum nur die zeitliche Verschiebung zwischen
den empfangenen und gesendeten Signalen aufgrund der Laufzeit über die Übertragungsstrecke.
Auch hier ist zu ersehen, daß sich das Verfahren auf beliebige Bildungsgesetze der
Quasi-Zufallsfolge und beliebige Zahlen m von parallelen Zweigen anwenden läßt.
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Ferner gilt für die Kompatibilität das bereits im Zusammenhang mit
den erfindungsgemäßen additiven Verwürflern Gesagte.
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In bestimmten Fällen können, wie bereits erwähnt, beim multiplikativen
Verwürfler am Ausgang sehr ungünstige Ausgangsfolgen auftreten, deren Periode
weit
kürzer als die Länge der Quasi-Zufallsfolge ist. In konventionellen selbstsynchronisierenden
Verwürflern kann die Entstehung von längeren Folgen mit bestimmter kurzer Periodizität
durch eine sende- und empfangsseitige Überwachungslogik vermieden werden. Beispielsweise
werden sende- und empfangsseitig die Bits Ax und Au+)) auf Übereinstimmung überwacht.
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Bei fortlaufender Übereinstimmung sorgt ein Koinzidenzzähler für die
Veränderung eines Bits des Rückkopplungssignals, sobald der Zählerstand eine vorgegebene
Schwelle überschritten hat. Die Periodizität v wird damit unterbrochen. Gleichzeitig
wird der Zähler rückgesetzt. Durch Einsatz mehrerer paralleler Zähler läßt sich
die Folge auf das Auftreten verschiedener Periodizitäten überwachen.
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Eine entsprechende Möglichkeit bietet sich auch bei den hier beschriebenen
Parallelstrukturen.
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Zum Beispiel können im Verwürfler im beschriebenen Beispiel fortlaufend
die Bits aO = B0 + A3 + A5 und b1 = B4 + A, + Ag miteinander mit Hilfe eines Modulo-2-Addierers
verglichen werden. Ständige Übereinstimmung wird auf das Vorhandensein einer periodischen
Ausgangsfolge mit der Periode von 4 Bits hinweisen. Eine entsprechende Überwachung
ist im Entwürfler möglich.
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Bei Auftreten einer Folge mit der Periode 4 Bit wird ein am Ausgang
des vergleichenden Modulo-2-Addierers befindlicher Koinzidenzzähler vollaufen und
zu einem bestimmten eine Eins an einem weiteren Eingang eines Modulo-2-Addierers
im Verwürfler, beispielsweise 19 in Fig. 4, zuaddieren. Damit wurde ein Bit der
Folge verändert. Die Periodizität wird unterbrochen. Auf der Empfangsseite sind
die Größen ax und btx+ 1 ebenfalls zugänglich und werden entsprechend überwacht.
Bei Vollaufen des empfangsseitigen Koinzidenzzählers wird ebenfalls zu Bx über einen
weiten Eingang des zugeordneten Modulo-2-Addierers 25 zum entsprechenden Zeitpunkt
eine Eins zuaddiert, so daß hier das entsprechende Bit verändert ist. Damit erscheint
am Ausgang wieder die richtige entwürfelte PCM-Folge.
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Da bei diesem Verfahren nur jedes dritte Bit überwacht wird, wäre
bei Erreichen der Schwelle des Zählers zwar nicht bewiesen, daß die vorliegende
Ausgangsfolge wirklich periodisch mit der Periode 4 Bit ist, aber es könnte dann
»auf Verdacht« ein Bit im Verwürfler (und entsprechend im Entwürfler) geändert werden,
ohne daß sich die statistischen Eigenschaften des Ausgangssignals sehr ändern. Entsprechendes
gilt für die gleichzeitige Überwachung verschiedener
Periodenlängen. Die Ausgänge
der verschiedenen hierfür erforderlichen Koinzidenzzähler sind dann durch ein ODER-Gatter
verknüpft, dessen Ausgang mit dem Modulo-2-Addierer im Verwürfler bzw. Entwürfler
verbunden ist. Ein Ausführungsbeispiel ist in F i g. 5 dargestellt. Die Schaltung
enthält sendeseitig die Periodizitätsüberwachungseinrichtungen 40, 41 und empfangsseitig
40', 41'. Die Eingänge eines Modulo-2-Addierers 32 sind mit den Ausgängen ao = Ao
und co = A2 im Verwürfler verbunden, die Eingänge eines weiteren Modulo-2-Addierers
33 mit den Ausgängen ao = A0 und = = A4. Diese Eingänge stellen gleichzeitig die
Eingänge der Periodizitätsüberwachungseinrichtungen 40 und 41 dar, während die Ausgänge
mit den Ausgängen zweier Zähler 30 und 31 identisch sind. Der Modulo-2-Addierer
32 dient der Überwachung auf eine Periodizität von 2 Bits, der Modulo-2-Addierer
33 der Überwachung auf eine Periodizität von 4 Bits. Der Ausgang des Modulo-2-Addierers
32 ist über das ODER-Gatter 34 mit dem Eingang des Koinzidenzzählers 30 verbunden,
der Ausgang des Modulo-2-Addierers 33 ist über das ODER-Gatter 35 an den Eingang
des Koinzidenzzählers 31 geschaltet. Die Ausgänge der Zähler 30 und 31 werden über
das ODER-Gatter 36 zusammengefaßt, dessen Ausgang mit einem zusätzlichen Eingang
des Modulo-2-Addierers 19 verbunden. Dieser Ausgang ist ferner mit den zweiten Eingängen
der ODER-Gatter 34 und 35 verbunden. Bei Auftreten einer Periodizität von zwei oder
vier Bits wird einer der Zähler vollaufen, über den zusätzlichen Eingang erhält
der Modulo-2-Addierer eine Eins, gleichzeitig setzt diese Eins über die ODER-Gatter
34 und 35 die Zähler 30 und 31 zurück.
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Die empfangsseitige Anordnung funktioniert völlig entsprechend. Gleichartige
Bauteile sind mit gleichen Bezugszeichen versehen. Eine detaillierte Beschreibung
erübrigt sich daher.
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Eine Einfügung einiger weiterer Verzögerungsglieder in die Schaltung
würde auch die Überwachung der zwischenliegenden Bits (und damit die zuverlässige
Feststellung der Periodizität) ermöglichen. Die Überwachungslogik arbeitet dann
ebenfalls in mehreren parallelen Pfaden.
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Entsprechende Überlegungen lassen sich für beliebige Bildungsgesetze
der Quasizufallsfolge und beliebige Multiplexfaktoren m durchführen.
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Erfindungsgemäß lassen sich sowohl additive als auch multiplikative
Verwürfler und Entwürfler bis zu sehr hohen Bitraten realisieren, bei denen die
Realisierung eines Parallel-Serien-Umsetzers (beispielsweise Multiplexer) und eines
Serien-Parallel-Umsetzers (beispielsweise Demultiplexer) noch möglich ist. Diese
Verwürfler sind optimal in dem Sinn, daß sie dieselben Eigenschaften aufweisen wie
konventionelle, bei tiefen Taktfrequenzen realisierbare Verwürfler.