DE2610411C2

DE2610411C2 - Schaltungsanordnung zur Ermittlung derjenigen fehlerfreien Einheit aus einer Vielzahl von Einheiten einer Datenverarbeitungsanlage mit der geringsten Benutzungshäufigkeit

Info

Publication number: DE2610411C2
Application number: DE2610411A
Authority: DE
Inventors: Daniel J. Glen Ellyn Ill. Coombes; Benedicto U. Poughkeepsie N.Y. Messina
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1975-03-20
Filing date: 1976-03-12
Publication date: 1985-07-11
Also published as: US3958228A; DE2610411A1; FR2304963A1; FR116049A; GB1484235A; FR2304963B1; JPS51114041A; JPS5413344B2; IT1055399B; CA1053804A

Description

Die Erfindung betrifft eine Schaltungsanordnung nach dem Oberbegriff des Patentanspruchs.

Datenverarbeitungssysteme, in denen eine vorbestimmte Anzahl identischer Einheiten in willkürlicher Reihenfolge benutzt werden, sind bekannt. Wie aus der US-Patentschrift 35 88 829 hervorgeht, ist jedoch bekannt, daß die in der vorhergehenden Reihenfolge am längsten unbenutzte Einheit vor Zuordnung für eine neue Benutzung bezeichnet wird, wenn eine der Einheiten einer neuen Benutzung zugeordnet werden soll. Es ist dabei möglich, daß die identischen Einheiten sowohl Abschnitte in Speichern sein können oder auch andere identische Einheiten wie Prozessoren oder andere gleiche Einheiten innerhalb eines Datenverarbeitungssystems. In dem Datenverarbeitungssystem der genannten US-Patentschrift liegt zwischen dem Hauptspeicher und der zentralen Verarbeitungseinheit ein Hochgeschwindigkeitspufferspeicher, der wie die zugehörige Adreßanordnung in sogenannte kongruente Klassen unterteilt wird. D. h, der Hociigeschwindigkeitspufferspeicher wird in mehrere Abschnitte unterteilt, von den-'n jeder mehrere adressierbare Eintragungen enthält, in denen Datensätze aus dem Hauptspeicher einer zugehörigen vorgegebenen Eintragung in einem dieser Abschnitte im Hochgeschwindigkeitspufferspeicher zuzuordnen sind. Der zugeordnete Abschnitt ist der vom Datenverarbeitungssystem am längsten unbenutzte Abschnitt.

Außerdem ist im IBM Technical Disclosure Bulletin. Vol. 10. März 1968,Siiten 1541 und 1542 eine Logik zur Implementierung eines Algorithmus zur Überwachung des am längsten unbenutzten Teils (LRU Algorithmus) einer Vielzahl von Teil :n eine Datenverarbeilungssystems dargestellt. Es zeigt sich nun, daß beim Ausfall eines Teils eines Speichersystrms oder gleicher Teile innerhalb eines Datenverarbeitungssystems Probleme dahingehend auftreten, daß die Fehle, im Speichersystem in Verbindung mit den Fehlerprüf- und Korrekturcodes toleriert werden müssen Dies wird im allgemeinen jedoch sehr kostspielig und außerdem geht die Gesamtleistung des Systems herunter. Die Alternative, einen physikalischen oder logischen Ausschluß bestimmter Teile von der weiteren Benutzung zu erreichen, ist in der Praxis nicht durchführbar, da bei herkömmlichen Systemen die Leistung dadurch so weil heruniergcdrücki würde, daß keine weiteren Fehler im Sysicm toleriert werden können, ohne daß eine vollständige Abschaltung des gesamten Systems notwendig wird.

Außerdem ist durch das IBM TDB. Vol. 9. Juli 1966. Seiten 169 und 170 eine Prüfschaltung bekannt geworden, die eine Reihe von UND-Schaltungen mit nachfolgender ODKR-Schaltung enthält, um eine ungültige Reihenfolge von Prioritäten verschiedener Ereignisse /u prüfen. Eine derartige Schaltung ist jedoch nicht ohne erfinderisches Zutun auf eine Datenverarbeitungsanlage anzuwenden, die aus einer Vielzahl von Einheiten diejenigen fehlerfreien Einheiten mit der geringsten Benut/ungshäufigkeit ermitteln soll.

Der F.rfindung liegt deshalb die Aufgabe zugrunde, eine Schaltungsanordnung zur Ermittlung derjenigen fehlerfreien Einheit aus einer Vielzahl von Einheiten einer Datenverarbeitungsanlage mit der geringsten Benut zungshäufigkeii /u schaffen, bei der auch Fehlerbedingungen bei der Erzeugung von Daten über die Benutzungsreihenfolge toleriert werden können.

Die Lösung dieser Aufgabe ist im kennzeichnenden ^Teil des Patentanspruchs charakterisiert.

Dadurch, daß binäre Bilkombinationen benutzt werden, die normalerweise in früheren , RU-Algorithmus-lmplementierunger. als ungültig angesehen wurden, ist sowohl eine praktikable Lösung vom technischen Aufwand als auch vom Zeitaufwand her gesehen möglich. Die ungültigen Bitkombinationen werden in einer speziellen Schaltung für die Anzeige fehlerhafter Einheiten benutzt, die aus der Benutzung im Datenverarbeitungssystem herausgenommen wurden. Diese Codes behalten jedoch die Möglichkeit, die LRW-Anzeige für die übrigen Einheiten zu liefern. Die Chronologiebits sind außerdem so codiert, daß auch nach Inbetriebnahme der Schaltung weitere I Vhlirbedingungen bei der Erzeugung der C'hronologicbiis toleriert werden können, wenn ζ. Β. eine Einheit ι »der ein Spcichcrtcil aus dem Svstem bzw dem Speicher logisch herausgenommen wurde, ohne daß die Möglichkeit zur Bezeichnung der am längsten unbenutzten Einheit beeinflußt wird.

Die Erfindung wird nun anhand eines in den Zeichnungen dargestellten Ausführungsbeispiels näher beschriebo ben.

Es zeigt:

F i g. 1 in einem Blockdiagrnmm ein ersatzassoziatives Hochgeschwindigkeitspufferspeichersystem, das Chronologiebits für den LRU-Algorithmus benutzt.

F i g. 2 in einem Blockdiagramm, die zur Erzeugung, Fortschreibung, für Chronologiebits und die Decodierung der Chroriologiebits in einer gültigen oder Fchlerbc'riebssiluation verv/endetc Schaltung.

Fig. 3/\ und 35 die Logik zum Forlschrcibcn der Chronologiebits eines LRU-Algorilhmus in fehlerfreier Umgebung.

Fig.4 ein Logikdiagramm eines Decodieren der Chronologiebits zur Bezeichnung einer bestimmten aus

mehreren am lüngstcn unbenutzten Einheiten.

Fig. 5 in einem Logikdiagramm das Forlschreiben des LRU-Chronologiebils in einer Fehlerbetriebsbedingung.

F i g. 6 in einem Logikdiagramm den Chronologiebitsdecodierer im Fehlerbetrieb bei der Bezeichnung einer am längsten ungenutzten Einheit und

F i g. 7 die Logik, die für die Anzeige erforderlich ist, das entweder das fehlerfreie oder das Fehlerbetriebs-LRU-Gerät einen Fehler erzeugt hat.

F i g. 1 zeigt die Umgebung . die der die vorliegende Erfindung benutzt werden kann, und zwar ein Hochgeschwindigkütspufferspeichersystem in einem Datenverarbeitungssystem. Eine genaue Beschreibung eines solchen Systems findet sich in den oben erwähnten US-Patent Nr. 35 88 829.

Eine zentrale Verarbeitungseinheit gibt an ein Speichersystem eine Datenadresse auf der Leitung to, die ein bestimmtes Datenwort im Hauptspeicher bezeichnet Wenn die Daten vom Hauptspeichersystem adressiert werden, werden sie in einen Hochgeschwindigkeitspuffer 11 zusammen mit der Adreßinformation gesetzt, die die Daten bezeichnet und in eine Adreßgruppe 12 gesetzt wird. Die von der Zentraleinheit auf die Leitung 10 gegebene Adreßinformation ist bei 13 dargestellt. Eine Anzahl binärer Bits Z bezeichnet eines von mehreren Wörtern (WD), eine andere Zahl binärer Bits Y bezeichnet eine von mehreren Seiten (PG) und eine dritte Zahl binärer Bits X bezeichnet eine von mehreren Büchern (BK) und so ergibt sich eine Aufteilung der Daten innerhalb des Hauptspeichers. Nach Darstellung in F i g. 1 umfassen die Adreßgruppe 12 und der Hochgeschwindigkeitspuffer 11 jeweils vier Abschnitte und enthalten eine Anzahl adressierbarer Stellen gleich 2Y—\. Durch Vorsehung der vier Abschnitte im Hochgeschwindigkeitspuffer 11 und in der Adreßf - ippe 12 und die durch die binären Bits Y einer Adresse bezeichneten auressierbai en Steilen wird ein Hochgescmvindigkeitspufferspeichersystem geschaffen, das als Vier · «Vcg-Assoziativspeichersystem bekannt ist.

Die Vier-Weg-Assoziativverzeichnistechnik leitet ihren Namen von der Tatsache her, daß dieselbe Seite in einem Buch im Hauptspeicher auf eine assoziativadressierte Stelle eines der vier Abschnitte des Hochgeschwindigkeitspuffer 11 gesetzt werden muß. Die in der Seile 8 eines bezeichneten Buches im Hauptspeicher enthaltenen Daten müssen beispielsweise in die adressierte Stelle 8 eines der vier Abschnitte des Hochgeschwindigkeitspuffer 11 gesetzt werden. Die Identität eines bestimmten Buches (.Y-Bits), aus dem die Seite 8 angezogen wurde, wird in den zugehörigen Abschnitt der Adreßgruppe 12 an der adressierten Stelle 8 gesetzt. Wenn die Adreßinformation daher auf die Leitung 10 gegeben wird mit einer Datenanforderung, wird mit den ^V-Adreßbits die adressierte Stelle in allen vier Abschnitten der Adreßgruppe 12 angesprochen. Um festzustellen, ob die angeforderte Seite, die gegenwärtig in einem der vier Abschnitte des Hochgeschwindigkeitspuffers 11 steht, diejenige Seite ist, die zu dem durch die A'-A.dreßbits bezeichneten Buch gehört, ist eine Vergleicherschaltung 13 vorgesehen. Wenn die angeforderte Seite in einem der vier Abschnitte des Hochgeschwindigkeitspuffers 11 steht, dann werden die A"-Adreßbits, die das Buch bezeichnen, aus dem die Seite kam, mit den angeforderten Buchadreßbits in der Vergieicherschaltung 13 verglichen und auf einer der Leitungen mit den Bezeichnungen 51, S2,53 oder 54 wird ein Signal erzeugt. Während der Vergleich in der Vergleicherschaltung 13 durchgeführt wird, adressieren die Y- und Z-Adreßbus entsprechende Stellen in allen vier Abschnitten des Hochgeschwindigkeitspuffers 11. Wenn die angeforderte Seite und das Wort im Hochgeschwindigkeitspuffer 11 stehen, werden mil einem der Signale Tl bis 54 die angeforderten Daten aus dem Hochgeschwindigkeitspuffer 11 in die zentrale Verarbeitungseinheit geleitet. Die Schaltungen hierzu sind bei 14 dargestellt. Wenn die auf der Adreßieitung 10 angeforderten Daten nicht im Hochgeschwindigkeitspuffer 11 steven, wird mn der Adreßinformation der Hauptspeicher adressiert, um die angeforderten Daten zu bekommen und sie in einen der vier Abschnitte des Hochgeschwindigkeitspuffers 11 setzen zu können. Die zugehörige Buchadreßinformation (X-Bils) werden sbenfalls in die Adreßgruppe 12 gesetzt.

Alle vier Abschnitte des Hocb^esehwindigkeitspuffers 11. die /u einer bestimmten Seite gehören, werden also bald gefüllt. Wenn neue Daten aus dem Hauptspeicher adressiert werden müssen, um sie in den Hochgeschwindigkeitspuffer 11 zu setzen, muß einer der vier Abschnitte ausgewählt werden zum F.mpfang der neuen Daten.

Die Auswahl einer der vier Abschnitte zuni F.mpfang der neuen Daten erfolgt mit Hilfe eines LRU-Algorithmus. Nach dieser bekannten Technik kann die Benutzungsreihcnfolgc der vier Abschnitte durch Codierung von 6 binären Bitkombinationen bezeichnet werden. Nach dieser Technik ist in F i g. 1 daher eine Chronologiegruppe 15 vorgesehen. |ed° Stelle in dieser ( hronologiegruppc 15. bezeichnet durch die V-Adreßbits, enthält sechs binäre Bitpositioncn A bis F. jedesmal wenn Daten vom Hochgcsehwindigkeitspuffer 11 adressiert werden, wird die Chronologiegruppe 15 an der zugehörigen Stelle adressi.r:, die durch die Adreßbus Y bezeichnet ist. und Chronologiebus werden an die als Chronologiefortschreibung 16 bezeichnete Schaltung geleitet. Die Chronologieforischreibeschaltupg 16 reagiert auf den gegenwärtigen binaren Zusta.'.J der Chronologiebits von Chrono- ·>> logiegruppe 15 und die Erzeugung eines der Signals 51 bis 54 und liefert eine neue Kombination von Chronolo giebits zur Speicherung in die i'hronolugicgruppe 15.

Wenn eine Datenanforderung au! die Adreßieitung 10 gegeben und festgestellt wird, daß die Daten aus dem Hauptspeicher geholt und in den Hochgeschwindigkciispuffer 11 geseizi werden müssen, wird derjenige der vier Abschnitte, der zu den Adreßbus. Y gehört, die nach dem uRU-Algonthmus zu benutzen sind, in der *ο Schallung angegeben, die auf die Chronologiebits von der Chronologiegruppe 15 anspricht. Diese Austauschdecodicrschaltung 17 reagiert auf ein Signal von der Vergieicherschaltung 13, das anzeigt, daß keine Übereinstimmung vorlag, und liefert die Bezeichnung des betreffenden der vier Abschnitte des Hochgcschwindigkeilspuffers 1 !,der die vom Hauptspeicher gehollen Daten aufnehmen soll.

Wie in der Einleitung bereits erwähnt, wurde, kann die Hcnuizungsrcii.cnrolgc oder -chronologic durch &:> bestimmte Codcko'Tibinalionen von sechs binären Bits dargestellt werden. Die nachfolgenden Tabelle I zeigt die gültigen binären ßitkombinalionen der Positionen A bis F in der Chronologiegruppe 15 für alle möglichen bcnulzungsfrcien Folgen der vier Abschnitte des Hochgcschwindigkcilspulicrs 1 (.

Tabelle

Chronologie-Reihenfolge

C IZM

2ß3

E 2ß4

1 2	3	4 I	1	I	1 I
I 2	4	3 1	1 1	1	I 0
1 3	2	4 I		0	I
I 3	4	2 1		0	0
I 4	2	3 I		I	0 0
1 4	3	2 1		0	0 0
2 1	3	4 0		I	I I
2 I	4	3 0		I	1 0
2 3	I	4 0	0	1	I 1
2 3	4	1 0	0 (	) 1	I I
2 4	I	3 0	1 (	) 1	I 0
2 4	3	1 0	0 (	) 1	1 0
3 1	2	4 1	0	0	1 1
3 1	4	2 1	0	0	0 1
3 2	1	4 0	0	0	1 1
3 2	4	1 0	0 (	) 0	I 1
3 4	1	2 1	0 (	) 0	0 1
3 4	2	1 0	0 (	) 0	0 1
4 1	2	3 1	I (	) 1	0 0
4 1	3	2 1	I (	) 0	0 0
4 ?	1	3 0	I (	) 1	0 0
4 2	3	1 0	0 (	) 1	0 0
4 3	1	2 1	0 (	) 0	0 0
4 3	2	1 0	0 (	) 0	0 0

Die Beschriftungen in Tabelle 1 wie »1/32« oder »264«. die zu den Bits A bzw. £f gehören, besagen, daß der Abschnitt 1 vor dem Abschnitt 2 gewählt (1Ö2) wurde und der Abschnitt 2 vor dem Abschnitt 4 (2S4) gewählt wurde. Wenn /.. B. eine der Bitkombinationen von A bis Fin den ersten sechs Eintragungen vorliegt, würde der Austauschdecodierer 14 der Fig. 1 angeben, daß der Abschnitt i des Höehgcsehwnidigkcitspuiiers 11 am wenigsten benutzt wurde und zum Empfang neuer Daten, die in den Hochgeschwindigkeitspuffer 11 vom Hauptspeicher eingegeben werden, ausgewählt werden sollte. Die in Tabelle I angeführten binären Codekombinationen sind die einzig gültigen Kombinationen, die den LRU-AIgorithmus reflektieren. Andere Kombinationen werden als ungültig betrachtet. Die sechs binären Bits A bis Fkönnen 64 Kombinationen einnehmen, so daß 40 Kombinationen der binären Bits entsprechend den obigen Ausführungen als ungültig betrachtet werden.

Eine Untersuchung der Information in Tabelle 1 zeigte, daß in den gültigen und normalerweise ungültigen Bitkombinationen verschiedene Muster existieren, die bei Analyse die Benutzung von Logik zusätzlich zu der normalerweise benutzten Logik gestatten. Diese Logik ermöglicht die Benutzung bestimmter ungültiger Bitkombinationen zur Bezeichnung desjenigen der vier Abschnitte des Hochgeschwindigkeitspuffer 11 oder der Adreßgruppe IZ die aus irgendeinem Grund unbenutzbar ist Gleichzeitig kann jedoch auch die Kombination von Bits A bis F dazu benutzt werden, die Benulzungschronologie für alle verbleibenden betriebsbereiten Einheiten zu bezeichnen.

Die zusätzliche Logik ist in Fi g. 2 dargestellt. Die Hauptbestandteile dieses Blockdiagrammes umfassen P'nen Chronologiebitspeicher 18, einen LRU-Gültigkeitsdecodierer 19 und einen LRU-Fehlerdecodierer 20, die alle wie in herkömmlichen LRU-Systemen aufgebaut sind. In vielen Datenverarbeitungssystemen gibt es auch eine Wartungssteuerung 21, die zur Fehlersuche und Rekonfiguration benutzt wird und die zur Erkennung von fehlerhaften Einheiten verwendet werden kann. Nach dem Erfindungsgedanken ist eine weitere Logik in Form eines LRU-Fehlerbetriebsdecodierers 22 vorgesehen. Enlsprechennd dem in der Vergleicherschaltung 13 der Fig.! erzeugten und aaf die Leitung 23 gegebenen Wahlsignal Sl bis S4 liefern entweder der Decodierer 19 oder der Decodierer 22 die fortgeschriebene LRU-Kombination von Chronologiebits in den Speicher 18. Der jeweils wirksame Decodierer 19 oder 22 wird durch die Wartungssteuerung 21 angegeben. Bei Fehlen eines Signales 51 bis S4 geben außerdem die Decodierer 19 bzw. 22 durch ein Signal auf einer Leitung 24 denjenigen Abschnitt im Hochgeschwindigkeitspuffer 11 an. der für den Auslausch zu benutzen ist Durch Benutzung der vorliegenden F.rfindung mit gültigen und ungültigen Kombinationen der Bits A bis F sind bestimmte verbleibende Kombinationen ungültig, und diese werden erkannt und ein Fehler durch ein Signal auf der Leitung 25 vom LRU-Fehlerdecodierer 20 angezeigt. Weitere Einzelheiten des LRU-Gültigkeitsdecodiercrs 19, des LRU-Fehlerbetnebsdecodierers 22 und des LRU-Fehlerdecodierers 20 werden später beschrieben.

Die nachfolgende Tabelle Ii zeigt, daß ungültige Chronoiogiebitcodierungen eine Schleife erzeugen, die keine konsistente chronologische Information überträgt. Das Beispiel in Tabelle II nimmt eine LRU-Chronologiebitcodierung mit drei binären Bits an, wobei es sich um den kleinsten interessanten Assoziativfall handelt. In der Tabelle stellen M. iVund Odrei Einheiten dar, nämlich die zu codierenden Benutzungsreihenfolge.

Tabelle II

Bit

Bit 1

2 3

mögliche Za'stände der Bits 1,2 und 3

Bit = 0

iwnach N	Λ/nach M
M nach O	O nach M
N nach O	O nach N

0	0	0
0	0	1
0	I	0
Q	1	1
1	0	0
1	0	1
1	1	0
1	1	I

Zustand 1 2 3

5 6 7 8

Nach den Ausführungen des bereits in der Einleitung zitierten IBM TDB's, Vol. 9, No. 2, Juli 1966, Seiten 169—170 enthalten gültige Rcihenfolgecodicrungen keine geschlossenen Schleifen, während die ungültigen Folgen solche enthalten. Von den acht möglichen Kombinationen der Bits 1,2 und 3 in Tabelle II sind die für die Zustände 3 und 6 gezeigten Kombinationen ungültige Codierungen von Reihenfolgen für Einheiten der Assoziativität größer als 2. Ungültige Folgen lassen sich leicht durch Aufzeichnung der Codekombinationen einer jeden Reihenfolge erkennen.

Für den Vier-Weg-Assoziativfall (sechs LRU-Chronologiebits) erscheinen die Codekombinationen XXXOlO und XXX101 niemals in einer gültigen Codierung der Reihenfolgen (C sind Neutralzustände). Wenn ein Fehler in einem oder mehreren Abschnitten des Hochgeschwindigkeitspuffer 11 oder der Adreßgruppe 12 auftritt, kann mit den ersten drei Bits der LRU-Chronologiecodierung angegeben werden, welcher Abschnitt des Hochgeschwindigkeitspuffers oder der Adreßgruppe nicht mehr zur Benutzung oder zum Austausch ausgewählt werden sollte. Diese für die ersten drei Bits verwendete Codierung ist fehlertolerant, d. h., wenn die Wartungssteuerung 21 in Fi g. 2 fehlerhafte Einheiten identifiziert, können bestimmte Codes durch die Wartungssteuerung 21 zur Benutzung im LRU-Fehleroetriebsdecodierer 22 der Fig.2 erzwungen werden. Dieser Punkt wird in der folgenden Beschreibung des fehlertoleranten LRU-Algorithmus aufgezeigt, der nach Auftreten eines Fehlers verwendet wird.

Es wird jetzt angenommen, daß vier Einheiten M, N. O und Pirn Fehlerbetrieb der LRU-Chronologiecodierung zu ordnen sind. Tabelle III und Tabelle IV zeigen nachfolgend zwei Gruppen von anderweitig ungültigen Chronologiebitkombinationen,die zu benutzen sind, wenn Moder Nfehlerhaft ist oder Ooder P

Tabelle III

Moder N fehlerhaft

* 0 0 1 0 1 0
0 110 10
10 10 10
0 0 0 0 10

* mögliche Startpunktc

Tabelle IV
Ooder P fehlerhaft

* 1 1 1 1 1 1
0 10 0 10
10 0 0 10
1110 10

* mögliche Slartpunkte

0 0 1 10 1

0 1110 1

10 110 1

0 0 0 10 1

110 10 1

0 10 10 1

1 0 0 1 0 I 11110 1

Wenn die Einheit Moder Nfehlerhaft ist, stellen die ersten drei Bits der in Tabelle III gezeigten LRU-Chronologie diese Talsache dar. Wenn die Einheit 0 am längsten unbenutzt ist, dann wird das durch die letzten drei Bits der Chronologiebitcodierung angezeigt, die die Kombination 0101 einnehmen. Wenn die Einheit P die am längsten unbenutzte Einheit ist, dann nehmen die letzten drei Bits der Chronologiecodierung die Kombination 101 an. Wenn entweder die Einheit Moder N als fehlerhaft durch die Wartungssteuerung 21 der Fig. 2 erkannt

wird, dann zwingt sie die Chronologicbilcodierung in eine Kombination 001010 oder 001101. Nach Darstellung irpTabcllc 111 kann ein F.inzclbitfehlcr in den ersten drei Bilpositioncn, der eine der in derTabcllc III gezeigten Kombinationen erzeugt, noch zur Bezeichnung der Tatsache verwendet werden, daß die Einheil M oder N fehlerhaft ist und die anderen drei Bits kann man weiter zur Angabe zur Bcnutziingsreihcnfolgc der Einheilen O oder P benutzen. Wenn die Einheit O oder P fehlerhaft wird, erzwingt die Wiirlungssleucrung 21, daß die Kombination 110010 oder 110101 für die Chronologiebits angenommen wird. vVenn ein Fehler in den ersten drei Bitpositionen auftritt, der in der Kombination resultiert, die in Tabelle 4 gezeigt ist, kann wieder die Identität der fehlerhaften Einheiten Oodcr Pbeibchalten werden.
Der LRU-Gültigkeitsdecodierer 19 in Fig.2 ist genauer in den Fig.3A und 3B dargestellt. Auf der linken J

Seite dieser Figuren ist eine Reihe von UND-Invcrterschaltungen mit der allgemeinen Bezeichnung 26 und der B¹

Beschriftung in einer Reihe 3-1. 3-2 bis 3-26 dargestellt. Die UND-lnverterschaltungen (AI-Schaltungen) empfangen als Eingänge die gegenwärtige Codierung der Chronologiebits A bis F, die der Speicher 18 in Fig. 2 empfangen hat, und liefern Ausgangssignalc an eine andere Reihe von AI-Schaltungen, die allgemein mit 27 bezeichnet ist. Die AI-Schaltungen 27, die die Ausgänge von den Al-Schaltungen 26 empfangen, die die gegenwärtige Codierung der Chronologiebits darstellen, empfangen auch Wahlsignalc 5 1, 52. 53 und 54 oder deren Fehlsignale von der Vcrgleicherschaliung 13 der Fig. 1. Die resultierenden Signale von der Reihe 27 der Al-Schaltungen, bezeichnet mit 3-A 3-ß, usw. stellen den neuen von den C'hronologicbils A bis Fcinzunchmenden Zustand dar und folgen logisch den nach der Codierung der Tabelle I gezeigten Ergebnissen.

In Fi g. 4 ist derjenige Ieil des LKU-Guitigkeitsdecodierers i9 der F i g. 2 gezeigt, der auf die gegenwärtige

Codierung der Chronologiebits A bis Fanspricht, wenn die Vcrgteiehcrschaliung 13 der F i g. 1 anzeigt, daß kein |

Vergleich stattfand und daß ein Aust.iu.sch vorgenommen werden muß. F.inc Reihe von Al-Schaltungen, allge- |

mein bei 28 dargestellt, spricht auf die gegenwärtige Codierung der Chronologiebits an, wie sie durch die Reihe |

von Al-Schaltungen 26 in F i g. 3 dargcslclt ist. und zeigt an, welcher der vier Abschnitte des Hochgcschwindig- |

keitspuffers am längsten unbenutzt ist.

Der LRU-Fehlerbetriebsdecodierer 22 der F i g. 2 ist im einzelnen in F i g. 5 dargestellt. Er umfaßt eine Reihe von AI-Schaltungen 29 und 30. die den vorliegenden Status der Chronologiebits A bis Fdecodieren, wenn die Wartungssteuerung 21 der Fig. 2 anzeigt, daß bestimmte Teile des Hochgeschwindigkeitspuffers 11 oder der |

Adreßgruppe 12 der Fig. 1 fehlerhaft sind. Die Codierung der AI-Schaltungen 29 und 30 folgt der in den Tabelle |

III und IV gezeigten Codierung.

Die Ausgangssignale der Schaltung nach Fig. 5 mit der Beschriftung »1ß 2« (A), »Iß 3 (B) usw. sind von einer Reihe von ODER-Gliedern 31 bis 36 oder von einer Reihe von Treibern 37 bis 42 abgeleitet. Aufgrund der Fehlerbedingungen im Hochgeschwindigkeitspuffersystem erzeugt die Wartungssteuerung 21 der Fi g. 2 Signale von den Treibern 37 bis 42. um die Chronologiebits A bis F in das in den Tabellen III und IV gezeigte Codemuster zu zwingen. Danach sprechen die ODER-Glieder 31 bis 36 auf die Reihe von Schaltungen 30 der

Fig. 5, der Schaltungen 27 der F i g. 3 oder auf die Wahlsignale 51 bis 54 von der Vergleicherschaltung 13 der |

F i g. 1 an und liefern nach dem neuesten Stand codierte Chronologiebits, die die Benutzungsreihenfolge der vier Auschniiiedes riGchgeschvvindigkeitspijffers il der Fig. 1 wiedergeben.

F i g. 6 zeigt die detaillierte Logik desjenigen Teiles des LRU-Fehlerbetriebsdecodierers 22 der F i g. 2. der auf die vorliegende Codierung der Chronologiebits im Fehlerbetricb anspricht und angibt, welcher der noch betriebsbereiten Abschnitte des Hochgeschwindigkeitspuffers 11 der F i g. 1 am längsten unbenutzt ist. Eine bei 43 allgemein dargetellte Reihe von UND-Invertcr-Schaliungen spricht auf die Signale der Schaluin_faan 30 der F i g. 5 und bestimmte Chronologiebits an und liefert eine Anzeige des am längsten unbenutzten Abschnittes. Die „-

Reihe der ODER-Glieder 44 bis 47 reagiert entweder auf die Schaltungen 43 und deren Signale im Fehlerbetrieb |

oder auf Signale der Schaltungsreihc 28 der Fig.4 im fehlerfreien Betrieb und zeigt denjenigen der vier Abschnitte des Hochgechwindigkeitspuffers 11 der F i g. 1 an. der zum Empfang der neuen eingegebenen Daten ausgewählt werden soll.

In Fig. 7 ist eine Schaltung 48 gezeigt, die auf bestimmte Schaltungen 26 der Fig. 3 und auf bestimmte Schaltungen 29 der Fig. 5 anspricht und ein LRU-Fehlersignal erzeugt, wenn bestimmte Codekombinationen der Chronologiebits erkannt werden, die im fehlerfreien oder -behafteten Betrieb einen Fehler in der Codierung anzeigen. Die nachfolgende Tabelle V stellt die Chronologiebitcodierungen in allen gültigen Codekombinationen im fehlerfreien oder -behafteten Betrieb dar, wobei die Bezeichnung X die Chronologiebitcodierungen darstellt, die in die Bestimmung gültiger oder ungültiger Codierungen nicht eingehen. Die Schaltung 48 spricht auf das Fehlen einer der in Tabelle 5 gezeigten Codierungen an und signalisiert die Fehlerbedingung.

Tabelle V

A B C D EF

152 1B3 Iß4 2B3 2S4 3ß4

0	0	X	X	1	1
1	X	1	0	X	1
1	1	X	X	0	0
0	X	0	1	X	0
X	1	1	1	1	X
X	0	0	0	0	V /\
X	X	X	1	0	1
X	X	X	0	1	0

Weitere AuslCihrungsbcispiele

Wenn ein Abschnitt des Hochgcschwindigkcitspuffers in der obigen detaillierten Beschreibung fehlerhaft wird, wird ein Beglcitabschnilt ebenfalls herausgenommen, um dadurch eine Codierung der Chornologiebits zu erhalten, die weitere Fehler im Codicrmechanismus tolerieren und doch die Möglichkeit zur Bezeichnung der Reihenfolge fehlerfreier Einheiten beibehält. Andere Kombinationen von Chronologiebitcodijrurigen können mit der Logik in einem Fehlerbetrieb implementiert werden, um normalerweise ungültige Chi'onologiebitcodierungen zu einer Bezeichnung eines fehlerhaften Abschnittes zu benutzen und doch die Möglichkeiit aufrecht zu erhalten, die Benutzungsreihenfolge der verbleibenden drei betriebsbereiten Abschnitte zu codieren.

Tabelle VI zeigt eine Codiertechnik, bei der bestimmte Chronologiebits A bis F zur Annahme eines Bitmusters gezwungen werden können, um anzugeben, welcher der vier Abschnitte des Hochgeschwindigkeitspuffers fehlerhaft ist. Die Chronologiebits D. E und F(bezeichnct durch X) werden beispielsweise zur Annahme eines Musters 010 gezwungen, um anzugeben, daß der Abschnitt 1 fehlerhaft ist, die Chronologiebits A, C und E können vias Bitmuster 010 annehmen, um anzugeben, daß tier Abschnitt 2 fehlerhaft ist usw.

Tabelle

8

C

VI

X

r>
U

X

D

X

r"

f\

X

D

ε

K X

X

C

X

C

O

X

E

F

A

O

C-"

O

r

O

I)
IJ

C

O

A

η
Lf

O

r\

O

1

Ä

O

1

D

1

O

1

O

1

O

1

O

1

0

O

1

O

1

O

1

O

1

O

1

O

1

O

1

O

1

0

O

1

O

1

O

1

O

1

O

1

O

1

O

I

O

1

O

1

O

1

O

1

O

1

O

1

O

1

O

1

O

1

O

1

1 I

O

1

I

1

O

1

O

1

2 fehlerhaft

O

1

O

3 fehlerhaft

1

O

1

O

4

fehlerhaft

1

fehlerhaft

Die nachfolgende Tabelle VlI zeigt, wie die in Tabelle VI aufgeführte Codierung dazu benutzt v/erden kann, die Benutzungsreihenfolge betriebsbereiter Einheiten für die vier möglichen Bedingungen einer fehlerhaften Einheit anzuzeigen. Wenn beispielsweise der Abschnitt 1 entsprechend der Darstellung durch die Codierung der Chronologiebits D. E und F fehlerhaft ist, können die verbleibenden Chronologiebits A, D und C auf den neuesten Stand gebracht und zur Bezeichnung des am längsten ungenutzten Abschnittes der drei verbleibenen betriebsbereiten Abschnitte 2,3 und 4 benutzt werden. Dasselbe gilt auch für die übrigen drei Bedingungen eines einzigen fehlerhaften Abschnittes.

Tabeiie VH

Chronologie- Reihenfolge	Abschnitt 1 BiM 2ß3	— fehlerhaft Bitß 2ß4	BiI C 3ß4
234 243	1 1	1 1	I 0
324 342	0 0	1 0	1 1
423 432	1 0	0 0	0 0
Chronologie- Reihenfolge	Abschnitt 2 Bitß 133	— fehlerhaft Bit O Ifl4	Bit Γ 3ß4

134 143	1 1	1 1	1 0
314 341	0 0	1 0	1 1
413 431	1 0	0 0	0 0

	26 10	411	Bii ι; 2ß4
Chronologie- Reihenfolge	Abschnitt 3 BiI Λ \B2	— fchlerhafl Bit D l/?4	1 0
124 142	1 1	I 1	1 1
214 241	0 0	1 0	0 0
412 421	I 0	0 0	Bit F 2S3
Chronologie- Reihenfolge	Abschnitt 4 Bi! C Iß2	— fehlerhaft Bit Κ \Bi	1 0
123 132	1 1	1 1	1 1
213 231	0 0	1 0	0 0
312 321	1 0	fr 0

Mit den in den Tabellen Vl und VII gezeigten Codierungen läßt sich eine den Figurendarstellungen entsprechende Logik schaffen, die die notwendige Fortschreibung und Decodierung zur Bezeichnung eines am längsten ungenutzten Abschnittes liefert.

Die nachfolgende Tabelle VIII zeigt eine weitere Erweiterung der vorliegenden Erfindung. Die Chronologiebitcodierung kann unter der Annahme bestimmter Musler in einer Fehlersituation gezwungen werden, die fehlerhaften Abschnitte des Hochgcschwindigkcitspuffcrs und die Ber.utzreihcnfolge der übrigen Abschnitte zu bezeichnen. Die Codierung der Tabelle VIII ist so, daß mehrere Abschnitte in verschiedenen Kombinationen fehlerhaft sein können und diese Kombinationen durch die Codierung identifiziert werden. Mit den übrigen Bits der Chronologiecodierung wird die Benutzungsreihenfolgc der fehlerfreien Abschnitte bezeichnet.

Tabelle VIII

Chronologse- Reihcnfolgc	Fehlerhafte Abschnitte	Bii Λ	ι B	C	Muster DEF	0 1 0 1
34 43	12 12	0 1	0 1	0 I	1 1	0 1 0 1
24 42	13 13	0 1	1 0	0 1	1 1	I 0 0 I
23 32	14 14	0 I	1 0	0 I	0 i	1 1 I 0
14 41	23 23	1 1	0 1	0 0	0 1	1 0 1 I
13 31	24 24	I 1	0 1	0 0	1 0	0 0 0 1
12 21	34 34	0 0	0 1	1 1	1 0	1 1
1	234	0	1	1	0	0 0
2	134	0	1	0	0	0 0
3	124	I	0	1	0	1 0
4	123	0	0	1	I
	Hierzu 4 Blatt	Zeichnungen

Claims

Patentanspruch:

Schaltungsanordnung zur Ermittlung derjenigen fehlerfreien Einheit aus einer Vielzahl von Einheilen einer Datenverarbeitungsanlage mit der geringsten Benutzungshäufigkeit mittels Einrichtungen zur Erzeu-

gung, Speicherung. Fortschreibung und Dekodierung von Daten Ober die Benutzungsreihenfolge dadurch gekennzeichnet, daß zusätzlich zu einem bekannten Gültigkeitsdekodierer (19). welcher im Betrieb mit fehlerfreien Einheiten die fortgeschriebene Kodekombination von Daten über die Benutzungsreihenfolge liefert, ein Fehlerbelricbsdekodiercr (22) angeordnet ist. welcher durch eine Steuerung (21) dann wirksam gemacht wird, wenn eine fehlerhafte Einheil vorliegt, und daß der Fehlcrbelriebsdckodierer (22) durch ein

ίο auf einer Leitung (24) erzeugtes Signal diejenige noch fehlerfreie Einheit mit der geringsten Benutzungshäufigkeit angibt, wobei der Fehlerbeiriebsdekodicrer (22) Kodes verwendet, welche für den Gülligkeitsdekodierer (19) nicht zugelassen sind.