DE2637054B2 - - Google Patents
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Description
Die Erfindung betrifft eine Steuervorrichtung für einen Pufferspeicher, nach dem Oberbegriff des
Patentanspruchs.
Im allgemeinen ist ein Datenprozessor mit einem Pufferspeicher so ausgebildet, daß ein Zugriff zu einem
Markenteil des Pufferspeichers erfolgt, um festzustellen, ob die gewünschte Information in einen Datenteil des
Pufferspeichers eingesetzt worden ist oder nicht. Ein Datenprozessor mii einem Hauptspeicher und einem
Pufferspeicher ist beispielsweise in der US-Patentschrift 88 829 beschrieben. Da nur eine beschränkte Zahl
von Einheitendatenblöcken in den Datenteil des Pufferspeichers eingesetzt ist, ist eine Prioritätsschal·
tung vorgesehen und werden beispielsweise im Falle des Satz-Assoziativsystems Prioritätspegel der Einheitendatenblöcke
einer vorbestimmten Zahl von für jede Spalte eingesetzten Sätzen bestimmt, wodurch die
Einheitendatenblöcke wirksam in den Datentei! eingesetzt
werden. Es wird angenommen, daß beispielsweise die höchste Priorität dem letzten Einheitendatenblock,
zu dem der Zugriff erfolgt, der vorbestimmten Zahl von Sätzen gegeben wird und daß die niedrigste Priorität
dem Einheitendatenblock gegeben wird, zu dem als erstes der Zugriff erfolgt ist. In dem Fall, in dem es
notwendig ist, einen neuen Einheitendatenblock zu dem Pufferspeicher von einem anderen Speicher (Hauptspeicher)
zu übertragen, wird der Einheitendatenblock, dem die niedrigste Priorität gegeben ist, als Block zugewiesen,
der mit dem neuen Einheitendatenblock ersetzt werden soll, und aus dem Pufferspeicher verdrängt, und
dann wird der neue Einheitendatenblock zu dem Pufferspeicher übertragen.
Bei einer solchen bekannten Prioritätsverarbeitung ist ein Bit, falls beispielsweise die SatzLahl des
ίο Pufferspeichers 2 ist, & h. die Zahl der Einheitendatenblöcke,
die in den Pufferspeicher eingesetzt werden können, 2 ist, für die Bestimmung von zwei Prioritätsbeziehungen
erforderlich. Das bedeutet, daß einer der beiden Sätze die Priorität gegenüber dem anderen in
Abhängigkeit davon hat, ob das Bit »1« oder »0« ist In dem Fall, in dem die Zahl der in den Pufferspeicher
eingesetzten Sätze 4 ist, ist in gleicher Weise die Zahl der erforderlichen Bits insgesamt 6, die jeweils für die
Prioritätsbeziehungen zwischen ersten und zweiten Sätzen, zwischen ersten und dritten Sätzen, zwischen
ersten und vierten Sätzen, zwischen zweiten und dritten Sätzen, zwischen zweiten und vierten Sätzen und
zwischen dritten und vierten Sätzen bezeichnend sind. In den Fällen, in denen die Zahl der Sätze 8,16 und 32 ist,
ist die erforderliche Zahl von Bits jeweils 28, 120 und
496. Wenn die Zahl der Sätze mit χ bezeichnet wird, ist
mit anderen Wor-isn die erforderliche Zahl der Bits durch x(x-l)/2 gegeben. Diese Beziehung wird
erhalten, da die Zahl der Paare von Sätzen, die aus der
Satzzahl χ ausgewählt werden, x(x —1)/2 ist und da
einem der beiden Sätze jedes Paares die Priorität gegenüber dem anderen Satz in Abhängigkeit davon
gegeben wird, ob ein Bit »1« oder »0« ist.
Es wird jedoch im allgemeinen angenommen, daß die Zahl der Bits, die in der Praxis verwendet wird,
höchstens 28 beträgt, und eine Prioritätsverarbeitung für einen Pufferspeicher mit relativ großer Kapazität
mit mehr als 16 Sätzen erfordert einen sehr großen Umfang von Hardware und wird aj'xh unter technischen
Gesichtspunkten als schwierig angesehen.
Die Aufgabe der Erfindung besteht darin, eine Steuervorrichtung für einen Pufferspeicher zu schaffen,
die eine Prioritätsverarbeitung eines Pufferspeichers durch eine geringe Zahl von Bits ermöglicht, auch wenn
der Pufferspeicher eine große Kapazität aufweist. Dabei soll die Prioritätsverarbeitung des Pufferspeichers
ausgeführt werden, ohne daß die Verarbeitungsgeschwindigkeit verringert wird.
Diese Aufgabe *ird durch die im Kennzeichen des Anspruchs angegebenen Merkmale gelöst.
Bei der Prioritätsverarbeitung von beispielsweise 16 Einheitendatenblöcken enthält jeder Satzblock 4 Einheitendatenblöcke.
Die Prioritätspegel von 4 Satzblökken insgesamt werden bestimmt und gleichzeitig
werden die Prioritätspegel von vier Einheitendatenbl« kken,
die jeden Satzblock bilden, bestimmt v.m dadn:
die zu ersetzenden Einheitendatenblöcke / /iweisen, wodurch die Zahl der für die Prioritätsverarbeitung erforderlichen Bits von 120 auf 30 ( = 6 + 6x4)
die zu ersetzenden Einheitendatenblöcke / /iweisen, wodurch die Zahl der für die Prioritätsverarbeitung erforderlichen Bits von 120 auf 30 ( = 6 + 6x4)
μ verringert wird.
Es werden somit die Prioritätspege! der Einheitendalenblöcke
durch einen Satzblock, der ein Signal von der ersten Prioritätsbestimmungseinrichtung zuweist, und
durch einen Einheitendatenblock, der Signale von den
M zweiten Prioritätsbestimmungseinrichtungen zuweist,
bestimmt, wodurch einer der Einheitendatenblöcke extrahiert wird.
Die Erfindung wird beispielhaft anhand der Zeich-
Die Erfindung wird beispielhaft anhand der Zeich-
nung beschrieben, in der sind
F i g. 1 ein Diagramm eines Satz-Assoziativverfahrens
zum Erläutern der Steuervorrichtung für einen Pufferspeicher nach der Erfindung,
F i g. 2 ein Blockschaltbild der Steuervorrichtung für einen Pufferspeicher nach der Erfindung und
F i g. 3A und B ein Schaltbild einer Ausführungsform einer Prioritätsverarbeitungsschaltung gemäß der Erfindung
und ein Diagramm zum Erläutern der Arbeitsweise dieser Schaltung.
In F i g. 1 bezeichnen 1 einen Hauptspeicher, 2 einen Markenteil eines Pufferspeichers zum Aufrechterhalten
einer Adresseninformation jedes Einheitendatenblocks, der in einen Datenteil 3 des Pufferspeichers eingesetzt
ist, 3 den Datenteil, in dem eine vorbestimmte Zahl von ι
in den Hauptspeicher 1 eingesetzten Datenblöcken für jede Spalte eingesetzt werden kann, 4 Einheitendatenblöcke,
5 Satzblöcke, von denen jeder aus einer Kombination einer vorbestimmten Zahl von Einheitendatenblöcken
4 besteht, 6 Einheitenadressenblöcke, wobei in jedem Block eine Adresseninformation für
jeden Einheitendatenblock 4 eingesetzt ^t, und 7
Satzblöcke, von denen jeder aus Einheitertadressen entsprechend jedem der Satzblöcke 5 zusammengesetzt
ist
Der Hauptspeicher 1 enthält #0bis # (m— 1) Sätze
und #0 bis # (n—\) Spalten und darin sind mxn
Einheitendatenblöcke eingesetzt
In den Markenteil 2 und den Datenteil 3 des Pufferspeichers sind jeweils die Einheitenadressenblökke
6 und die Einheitendatenblöcke 4 entsprechend 16 Sätzen # 0 bis #15 der m Sätze des Hauptspeichers 1
für jede Spalte eingesetzt Beim Einsetzen der Daten des Hauptspeichers 1 in den Pufferspeicher werden die
Daten in denjenigen Bereichen des Pufferspeichers eingesetzt welche dieselben Spaltenzahlen wie die in
dem Hauptspeicher 1 haben.
Es wird angenommen, daß eine Verarbeitungseinheit mit dem Pufferspeicher Daten einer gewünschten
Adresse Aij erfordert und daß die Adresse Aij zu der
/-ten Spalte eines Aten Satzes in dem Hauptspeicher gehört. In diesem Fall erfolgt der Zugriff r.u den /-ten
Spalten sowohl des Markenteils als auch des Datenteils gleichzeitig und 16 von dem Markenteil ausgelesene
Adressen werden / der Adresse Aij verglichen. Wenn zwischen diesen eine Übereinstimmung festgestellt
worden ist, werden die Daten ausgegeben, die in dem Datenteil an der Stelle eingesetzt sind, die der Stelle in
dem Markenteil entspricht, an der die Adresse eingesetzt ist Wenn keii-e Übereinstimmung festgestellt
wird, wird ein erforderlicher Einheitendatenblock von dem Hauptspeicher übertragen.
Im allgemeinen führt der Pufferspeicher die vorstehend
erläuterte Operation aus. Im Falle der Übertragung eines neuen Einheitendatenblocks zu dem
Pufferspeicher ist es notwendig, einen der Einheitendatenblöcke zu verdrängen, falls alle Flächen des
Pufferspeichers, die der Spaltenzahl des neuen Einheitendatenblocks entsprechen, bereits durch vorangehende
Einheitendatenblöcke besetzt sind. Um zu bestimmen, welcher der Einheitendatenblöcke verdrängt
werden soll, wird <lie Priorität der Einheitendatenblöcke auf der Basis des; LRU-Algorithmus bestimmt und für
diese Bestimmung werden die Prioritätspegel zu den Einheitendatenbl^cken gegeben. Für eine wirksame M
Bestimmung def Prioritätspegel hat gemäß der Erfindung der Pi'Ffersp "icher beispielsweise vier Satzblöcke
5-1 bis 5-Λ für jede Spalte und jeder Satzblock
hat vier Einheitendatenblöcke.
F i g. 2 zeigt den Aufbau einer Ausführungsform nach der Erfindung, die eine Prioritätsverarbeitung der
Spalten des in Fi g. 1 gezeigten Pufferspeichers, der den Datenteil 3 und den Markenteil 2 aufweist, ausführen
kann.
In F i g. 2 bezeichnen 8 eine erste Prioritätsschaltung,
welche die Prioritätspegel der vier Satzblöcke 5-1 bis 5-4 in jeder Spalte bestimmt und zweite Prioritätsschaltungen
9-1 bis 9-4 mit den Satzblockzuweisungssignalen 51 bis 54, die einen Satzblock der niedrigsten Priorität
zuweisen, speist Jeder der vorstehend erwähnten zweiten Prioritätsschaltungen 9-1 bis 9-4 bestimmt die
Prioritätspegel der vier Einheitendatenblöcke 4, die jeweils die vorstehend erwähnten Satzblöcke 5-1 bis 5-4
bilden. Die zweiten Prioritätsschaltungen 9-1 bis 9-4 führen jeweils eine Prioritätsverarteitung für die vier
Einheitendatenblöcke in den # 0 bis ψ 3 Satzstellungen,
die den Satzblock 5-1 bilden, in den 4=4 bis Ψ=Τ
Satzstellungen, die den Satzblock 5-' bilden, in den #8 bis # 11 Satzstellungen, die den Saub'ock 5-3 bilden,
und in den #12 bis #15 Satzstellungen, die den
Satzblock 5-4 bilden, aus. Des weiteren gibt jede der
Prioritätsschaltungen 9-1 bis 9-4 Einheitendatenblock-Bezeichnungssignale
UO bis U 3 zum Bezeichnen desjenigen der vier Einheitendateriblöcke. die jeden
Satzblock bilden, mit der niedrigsten Priorität ab. 10 bezeichnet eine Sammelschiene zum Ersetzen des
Einheitendatenblocks 4 oder zum Obertragen einer Zugriffsinformation. M und MX bis Af4 bezeichnen
Speicher. Unter der Annahme, daß der Satzblock 5-1 die niedrigere Priorität als die anderen Satzblöcke 5-2 bis
5-4 hat und daß der Einheitendatenblock in der 42
Satzstellung die niedrigere Priorität als die anderen in dem Satzblock 5-1 hat, gibt die erste Prioritätsschaltung
8 nur das Satzblockbezeichnungssignal 51 ab und gibt
die zweite Prioritätsschaltung 9-1, die mit dem vorstehend erwähnten Satzblockbezeichnungssignal S1
gespeist wird, allein das Einheitendatenblock-Bezeichnungssignal UI ab. In dem Fall, in dem der Zugriff zu
de j Pufferspeicher in dem obenerwähnten Zustand erfolgt und ein Einheitendatenblock mit der gewünschten
Information nicht in drn Da'entei! 3 (Fig. 1)
eingesetzt worden ist, wird beispielsweise 6er Einheitendatenblock in der #2 Satzstellung adf der Basis des
vorstehend erwähnten Einheitendatenblock-Bezeichnungssignals 1/2 verdrängt das von der zweiten
Prioritätsschaltung 9-1 abgeleitet ist, und neue Daten in dem Hauptspeicher (Fig. 1) werden erneut zu der ^2
Satzstellung übertragen.
Fig.3A zeigt den Aufbau eines Beispiels der Schaltung, die jeweils der ersten Prioritätsschaltung 8
und den zweiten Prioritätsschaltungen 9-1 bis 9-4 entspricht. Fig.3B zeigt ein Beispiel der Operation
dieser Schaltung. Die folgende Beschreibung geht von der Annahme aus, daß der Schaltungsaufbau der
F i g. 3A der zweiten Prioritätsschaltung 9-1 entspricht.
In Fig.3A bezeichnen 10-1 bis 10-6 Flip-Flops, die
den Speicher AfI bilden. 51 bezeichnet ein Satzblockbezeichnupgssignal.
11-0 bis 11-3 sind UND-Tore. UO bis t/3* stellen Einheitendatenbiockbezeichnunpssignale
dar, die von den UND-Toren 11-0 bis Ά-4 abgeleitet
werden. Das UND-Tor 11-0 bezeichnet als Austauschblock den Einheitendatenblock in der *0 Satzstellung,
nachfolgend mit BIo^k (0) bezeichnet, der einer der vier
Einheitendatenblöcke 4 ist, die den in Fig.! gezeigten
Satzblock 5-1 bilden. Das UND-Tor 11-1 bezeichnet als
Austauschblock den Einheitendatenblock in der ~1
Satzstellung, nachfolgend mit Block (1) bezeichnet, der einer der vorstehend erwähnten vier Einheitendaten·
blöcke ist. Das UND-Tor 11-2 bezeichnet gleichermaßen als Austauschblock den Einheitendatenblock in der
# 2 Satzstellung, nachfolgend mit Block (2) bezeichnet. In gleicher Weise bezeichnet das UND-Tor 11-3 als
Austauschblock den Einheitendatenblock in der #3 Satzstellung, nachfolgend mis Block (3) bezeichnet.
Wenn die Zahl der Eingangssignale des logischen Werts »I« an den UND-Toren 11-0 bis 11-3 ansteigt, wird die
Priorität der durch die Ausgangssignale der UND-Tore bezeichneten Einheitendatenblöcke niedriger, χ 0 bis χ 3
bezeichnen Eingangssignale zu den Flip-Flops 10-1 bis 10 6. Das Signal xO wird »I«. wenn der Zugriff zu dem
Block (0) erfolgt oder wenn der Block ausgetauscht wird. In gleicher Weise werden die Signale χ i, x2 und
χ 3 jeweils »1«. wenn der Zugriff zu den Blöcken (1), (2)
und (3) erfolgt oder wenn diese Blöcke ausgetauscht werden.
Unter der Annahme, daß die Flip-Flops 10-1 bis 10-6 jeweils mit Löschsignalen gespeist wenden, um Q-Ausgangssignale
des logischen Werts »0« zu erhalten, wenn das Satzblockbezeichnungssignal Sl zugeführt wird,
erzeugt nur das UND-Tor 11-0 ein Ausgangssignal des logischen Werts »1«, um den Block (0) als Austauschlock
zu bezeichnen. Wenn angenommen wird, daß die Flip-Ilops 10-1 bis 10-6 jeweils mit Bits »01«, »02«, »03«,
»12«. »13« und »23« dargestellt werden, kann nun der
Zustand, bei dem die obenerwähnten Löschsignale den Flip-Flops zugeführt werden, durch (1) in Fig. 3B
ausgedrückt werden. In Fig.JB bezeichnen jeweils
REf^k) und ACC(k) Austauschblöcke und Blöcke mit
Zugriff, wobei gilt k = 0, 1, 2, 3. Pfeile mit gestrichelten
Linien stellen Änderungen dar.
Bei dem obenerwähnten Zustand (1), wenn der Block (0) ausgetauscht wird, wird als nächstes das Signal x0
»I«. so daß die Flip-Flops 10-1 bis 10-3 jeweils C-Ausgangssignale des logischen Werts »1« erzeugen.
Der Zustand (1) wird nämlich in den in Fig. 3B gezeigten Zustand (2) geändert. Da dieser Zustand (2)
dazu dient, das Ausgangssignal des UND-Tors 11-' allein zu ändern, um den logischer Wert »1« zu erhalten,
wird der Block (1) als Block mit niedrigster Priorität, d.h. als Austauschblock, bezeichnet, wie durch REP(\)
angegeben ist.
In dem Zustand (2), wenn der Block (1) ausgetauscht wird, wird das Signal xi »1«, um den Flip-Flop 10-1
zurückzusetzen, um davon ein Q-Ausgangssignal des
logischen Werts »0« abzuleiten. Des weiteren werden die Flip-Flops 10-4 und 10-5 jeweils gesetzt, um
C-Ausgangssignale des logischen Werts »1« zu
erzeugen. Das bedeutet, daLS dr.r Zustand (2) in den in
F ι g. 3 B gezeigten Zustand (3) geändert wird Da der Zustand (3) nur dazu dient, ein Ausgangssignal des
logischen Werts »1« von dem UND-Tor 11-2 allein abzuleiten, wird der Block (2) als Austauschblock
bezeichnet
In dem Zustand (3). wenn der Zugriff zu dem Block (0)
erfolgt, wird das Signal χ 0 »1«, um den Flip-Flop 10-1 zu
setzen, um davon ein Q-Ausgangssignal des logischen
Werts »1« abzuleiten. Die anderen Flip-Flops 10-2 bis 10-6 werden in denselben Ausgangszuständen wie bei
dem obenerwähnten Zustand (2) gehalten. Folglich wird der Zustand (3) in den in F i g. 3B gezeigten Zustand (4)
verschoben. In dem Zustand (4) werden die Zustände der Flip-Flops durch einen Zugriff zu dem Block (0)
geändert, wie durch ACQO) angezeigt ist jedoch wird das Ausgangssignal des UND-Tors 11-2 allein dazu
gebracht, daß es den logischen Wert »1« wie in dem Fall des obenerwähnten Zustands (3) hat, so daß der Block
(2) noch als Austauschblock bezeichnet ist, wie durch REf\2) angezeigt ist.
In gleicher Weise wird in dem Zustand (4). wenn der Block (2) ausgetauscht wird, das Signal χ 2 »1«, um die
Flip-Flops 10-2 und 10-4 zurückzusetzen, um davon (XAusgangssignale des logischen Werts »0« abzuleiten,
und gleichzeitig wird der Flip-Flop 10-6 gesetzt, um ein
κι <?-Ausgangssignal des logischen Werts »I« zu erzeugen.
Das bedeutet, daß der Zustand (4) in den in Fig. 3B
gezeigten Zustand (5) geändert wird. In dem Zustand (5) wird der Block (3) als Austauschblock bezeichnet.
Aufgrund des Austausches des Blocks (3) werden die
ι i Flip-Flops 10-3,10-5 und 10-6 jeweils zurückgestellt, um
den in F i g. 3B gezeigten Zustand (6) herbeizuführen. In dem Zustand (6), wenn der Zugriff zu dem Block (2)
erfolgt, wird der Flip-Flop 10-6 mit dem Ergebnis gesetzt, daß der in Fig. 3B gezeigte Zustand (7)
2i) herbeigeführt wird. In dem Zustand (7) wird der Block
(I) als Austauschblock bezeichnet. Wenn der Block (1) ausgetauscht wird, wird dann der Flip-Flop 10-1
zurückgesetzt und die Flip-Flops 10-4 und 10-5 werden
gesetzt, um den in Fig. 3B gezeigten Zustand (8) zu
r> erzeugen. In dem Zustand (8) wird der Block (0) als
Austauschblock bezeichnet.
Auf diese Weise führt die Prioritätsschaltung 9-1 die PrioritStsverarbeitung der vier Einheitendatenblöcke
(0), (Ί;\ (2) und (3) aus. Die anderen zweiter
in Prioritätsschaltungen 9-2, 9-3 und 9-4 sind jeweils auch
im Aufbau mit der obenerwähnten Prioritätsschaltung 9-1 identisch und führen dieselbe Prioritätsverarbeitung
der vier Einheitendatenblöcke und der vier Satzblöcke wie oben beschrieben, aus. Gemäß der Erfindung
ti werden nämlich die Prioritätspegel der Satzblöcke
durch die erste Prioritätsschaltung 8 bestimmt, um der Satzblock der niedrigsten Priorität zuzuweisen und die
Prioritätspegel der Einheitendatenblöcke, die jeder Satzblock bilden, werden durch jede der zweiter
Prioritätsschaltungen 9-1 bis 9-4 bestimmt, um der Einheitendatenblock der niedrigsten Priorität zuzuweisen.
Demgemäß wird der Austauschblock durch eine Kombination der Prioritätsverarbeitung der erster
Prioritätsschaltung 8 mit der Priorität der zweiter Prioritätsschaltungen 9-1 bis 9-4 bestimmt. Mit anderer
Worten werden aus der Mehrzahl der Einheitendatenblöcke, die den Satzblock mit niedrigster Prioritäi
bilden, der durch die erste Prioritätsschaltung f zugewiesen ist, der Einheitendatenblock mit niedrigstei
Priorität, der durch die zweite Prioritätsschaltung entsprechend dem obenerwähnten Satzblock bezeichnet
ist, als Austauschblock ausgewählt Da die Pnoritäi
bereits zum Zeitpunkt des Zugriffs zu dem Pufferspei eher bestimmt worden ist, spielt in diesem Fall eine
Zeitverzögerung aufgrund der Prioritätsschaltung kein« Rolle.
Gemäß der Erfindung werden die Prioritätspegel dei Satzblöcke durch die erste Prioritätsschaltung J
bestimmt und d-e Prioritätspegel der Einheitendaten blöcke, die jeden Satzblock bilden, werden durch jed<
der zweiten Prioritätsschaltungen 9-1 bis 9-4 bestimmt wie vorstehend beschrieben wurde. Dies ermöglich
eine wesentliche Verringerung der Zahl der Bits, die füi
die Prioritätsverarbeitung in den Pufferspeichen erforderlich ist, die eine relativ große Kapazität habei
sollen, und des weheren erfordert diese Prioritätsverar beitung nicht viel Zeit, so daß der Pufferspeicher mi
hoher Geschwindigkeit gesteuert werden kann.
Hierzu 4 Blatt Zeichnungen
Claims (1)
- Patentanspruch:Steuervorrichtung für einen Pufferspeicher in einem Prioritätsverarbeitungssystem zum Bestimmen relativer Prioritäten unter in dem Pufferspeicher gespeicherten Einheitendatenblöcken, wobei die Einheitendatenblöcke in Satzbüöcke gruppiert sind und zu mehreren jeweils einen Satzblock bilden, gekennzeichnet durch eine erste Prioritätsbestimmungseinrichtung (8) für die Prioritätsverarbeitung mehrerer Satzblöcke (5-1 bis 5-4), um die relativen Prioritäten unter den Satzblöcken zu bestimmen, mit einem Ausgang für jeden Satzblock zum Übertragen eines ersten Signals entsprechend dem Satzblock mit niedrigster Priorität, wobei das erste Signal ein Satzblockbezeichnungssignal (S \ bis S 4) enthält, unddurch mehrere zweite Prioritätsbestimmungseinrichtungen (9-1 bis 9-4), und zwar jeweils eine Einrichtu&^ für jeden Satzblock, für eine Prioritätsverarbeitung der Einheitendafenblocke in dem entsprechenden Satzblock, um relative Prioritäten unter den Einheitendatenblöcken in dem jeweiligen Satzblock gleichzeitig mit der Prioritätsverarbeitung der Satzblöcke durch die erste Prioritätsbestimmungseinrichtung (8) zu bestimmen, wobei jede zweite Prioritätsbestimmungseinrichtung (9-1 bis 9-4) mit dem Ausgang der ersten Prioritätsbestimmungseinrichtung (8) entsprechend dem jeweiligen Satzblock zum Empfangen des Satzblockbezeichnungssignal,1' (Si bis 54) verbunden ist, mit einem Ausgang für jeden Einheitendatenblock in dem jeweiligen Satzblock, wobei -jie zweiten Prioritätsbestimmungseinrichtungen für den Satzblock mit der niedrigsten Priorität auf d-.j Satzblockbezeichnungssignal zum Obertragen eines zweiten Signals an dem Ausgang entsprechend dem Einheitendatenblock mit der niedrigsten Priorität ansprechen und das zweite Signal ein Einheitendatenblockbezeichnungssignal (UQ bis U3) enthält.
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