DE2554945C2

DE2554945C2 - Verfahren und Schaltungsanordnung zur Erkennung und Korrektur von Fehlern in gespeicherten Datenwörtern

Info

Publication number: DE2554945C2
Application number: DE2554945A
Authority: DE
Inventors: William Caswell Woodbury Conn. Carter
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1974-12-31
Filing date: 1975-12-06
Publication date: 1986-04-17
Also published as: DE2554945A1; FR2296916B1; JPS5413339B2; CA1059237A; JPS5180728A; US3949208A; IT1051408B; GB1513831A; FR2296916A1

Description

iw IO a) Zwischenspeicherung des vom Speicher ausgelesenen, fehlerhaften Datenwortes,

s? b) Rückschreiben des invertierten Datenwortes in den Speicher und Wiederauslesen dieses Datenwortes,

:| c) bitweiser Vergleich der zwischengespeicherten mit dem wiederausgelesenen Datenwort,

'^:;i d) Korrektur des fehlerhaften Datenwortes durch Verknüpfen des in Schritt c) entstandenen Vergleichs-

;| wortes (»Gleichheitswort«) mit dem zwischengespeicherten Datenwort mittels einer Exklusiv-ODER

ΪΙ is Operation, wenn das »Gleichheitswort« eine gerade Anzahl von von Null verschiedenen Bitpositionen

;J aufweist,

:"; e) erneute Überprüfung dieses Verknüpfungswortes auf Fehler,

^;S f) Weiterleitung eines fehlerfreien Verknüpfungswortes als fehlerfreies Datenwort, und

f¥ g) Erzeugung eines Alarmsignales bei fehlerbehaftetem Verknüpfungswort.

JP 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß, wenn bei der Überprüfung im Schritt ε) eine

■Jj gerade Anzahl von Fehlern festgestellt wird, ein weiterer Doppelfehlerkorrekturversuch durch Ausführung

ίί der Schritte a) bis g) erfolgt.

£: 3. Verfahren nach Anspruch 1, wobei die Datenwörter N Bits enthalten, wovon K Bits Prüfbits sind und

ff 25 die Paritätsprüfmatrix N Spalten und K Reihen hat, dadurch gekennzeichnet, daß zur Durchführung des

if Schrittes e) in der Paritätsprüfmatrix eine ungerade Anzahl von Einsen in jeder Spalte vorhanden sind und

K jede Reihe die gleiche Anzahl von Einsen modulo 2 inklusive des Prüfbits aufweist.

ίΐΐ 4. Schaltungsanordnung zur Durchführung des Verfahrens nach den Ansprüchen 1 bis 3, gekennzeichnet

£ji durch ein erstes Register (A) zur Aufnahme der vom Speicher (10) ausgelesenen Datenwörter, durch ein

tjj 30 zweites Register [MDR) zur Zwischenspeicherung der Datenwörter vom ersten Register, durch Einrichtun-

jg gen zum Komplementieren der Datenwörter im ersten Register und zum Wiedereinschreiben in den

'M Speicher sowie zum Wiederai?«lesen aus dem Speicher dieser komplementierten Datenwörter in das erste

[$ Register, durch einen Vergleicher (18) zum Vergleich des wiederausgelesenen, komplementierten Datenwor-

j£v tes mit dem im zweiten Kegisfsr (MDR) zwischengespeicherten Datenwort und zum Erzeugen eines

|ä 35 »Gleichheitswortes«, dessen einzelne Bits die schadhaften Speichersteüen im Speicher angeben und das

Il über ein drittes Register (C) in das erste Register eingeschrieben wird, und durch Exklusiv-ODER-Schaltun-

•ff gen (17) zur fall weisen Korrektur der vom Speicher ausgelesenen und im zweiten Register zwischengespei-

ff-i cherten Datenwörter mit Hilfe des Gleichheitswortes.

Die Erfindung betrifft ein Verfahren zur Erkennung und Korrektur von Fehlern in gespeicherten Datenwörtern gemäß dem Oberbegriff des Anspruchs 1, sowie eine Schaltungsanordnung zur Durchführung des Verfahrens.

45 In einen Datenprozessor eintretende Daten, mögen sie nun aus einem Arbeitsspeicher stammen oder von einer entfernten Datenquelle über eine Datenverbindung empfangen sein, müssen richtig sein. Daher entwickelten sich im Laufe der Zeit zahlreiche Fehlererkennungs- und Korrektlircodes, um die Integrität der zu verarbeitenden Information zu sichern. All diesen Codes gemeinsam ist die Redundanz, worin zusätzliche Bits den Informationsbits als deren Funktion zugefügt werden, um es zu ermöglichen, den Algorithmus zur Bestimmung 50 der Prüfbits am Bestimmungsort zur Fehlererkennung und möglichen Korrektur neu zu berechnen.

Eine Codeklasse, als Einzclfehlerkorrektur und Doppelfehlererkennung bekannt, ist beschrieben in »Error Detecting and Error Correcting Codes«, Bell Systems Technical Journal, 29,1950, Seiten 147-160. Der bei der Erfindung verwendete Code ist eine entsprechend ausgewählte Variation dieses Code.

Die US-PS 36 88 265 zeigt ein selbstprüfendes Speicher-Übersetzungssystem, das den Hamming-Code 55 verwendet.

Eine andere Codeklasse ist der Code nach Böse Chaudhuri und seine Variationen durch Golay und Hocquenghem. Beispiele dieser Codes und ein Gerät zur Nutzung ihrer Fehlerkorrekturmöglichkeilen sind gezeigt in den US-Patentschriften Nr. 36 22 982, Nr. 34 18 629 und Nr. 36 85 014.

Theorie und Anwendungen des Fehlerkorrekturcode werden behandelt in »Error Correcting Codes« von 60 W, W, Peterson, herausgegeben von M. I. T. Press und John Wiley und Sons Inc., 1961.

Die Korrekturmöglichkeiten eines jeden Code hängen von der Redundanz ab. Im einfachsten Falle eines einzigen Paritätsbits gibt es keine Korrekturmöglichkeiten. Zwei sich kompensierende Fehler werden sogar nicht einmal entdeckt, da die Parität unverändert bleibt. In dem oben erwähnten US-Patent Nr. 36 22 982 verwendet derGolay-Code 12 Datenbits und 11 Prüfbits fur die Korrektur von drei Fehlern, was eine sehrgroße Redundanz 65 ist.

Ein Fehler in einem binären Datenbit ist die Umkehrung des Zustandes desjenigen Bits von dem beabsichtigten oder richtigen Zustand. Ein Fehler ist das Versagen eines Speicherelementes oder eines Schaltungsteiles bei der richtigen Ausführung seiner vorgesehenen Funktion.

Nicht jedes Versagen erzeugt einen Fehler. Wenn z. B. ein Speicherelement auf O hängt, d. h. nicht auf 1 geschaltet werden kann, und das in dieser Position zu speichernde Datenbit eine 0 sein soll, dann liegt kein Datenfehlcr in dieser Position vor. Das wäre ein datenverträglicher Fehler für dieses Wort und jedes andere Wort, das in dieser Bitposition eine 0 hat.

Indem IBMTDB Februar 1964, S. 34 und 35 ist ein Verfahren zur Korrektur eines einzelnen hängenden Fehlcrs beschrieben. Der Fehler wird durch ein Paritätsbit im ausgelesenen Daten wort angezeigt und dieses Wort wird sodann invertiert in den Speicher rückgeschrieben und wieder ausgelesen sowie mit dem ursprünglich ausgelesenen Wort verglichen. Eine Null in einer Bitposition zeigt ein hängendes Bit im Speicher an, welches hiernach kontiert werden kann.

Die beiden Patentschriften US 36 68 631 und 36 78 469 beziehen sich auf Fehlerkorrektureinrichtungen die mit zyklischer Redundanz arbeiten. Dabei werden Daten in serieller Form verarbeitet und die Syndrombits ebenfalls in serieller Form erzeugt. In bestimmten Fällen (Bündelfehler) können Mehrfach-Fehler korrigiert werden. Ein invertiertes Rückschreiben und Wiederauslesen wird in diesen beiden Patentschriften nicht verwendet.

In der Patentschrift US 38 36 957 ist eine typische Einrichtung zur Einzelfehlerkorrektur und Mehrfachfehler- is erkennung beschrieben, weiche mit nach einem Hamming-Code erzeugten redundanten Prüfbits arbeitet. Beim Wiederauslesen eines Datenwortes aus dem Speicher werden nochmals Prüfbits zu dem Wort erzeugt und mit dem gespeicherten verglichen. Als Resultat dieses Vergleichs werden Syndrombits erhalten, welche im fehlerfreien Falle alle Null sind.

Der vorliegenden Erfindung Hegt die Aufgabe zugrunde, die Erkennung und Korrektur ' :n Doppelfehlern unter Berücksichtigung von datenverträgiichcn Fehlern zu verbessern.

Diese Aufgabe wird durch die kennzeichnenden Merkmale des Haupt- und Nebenanspruchs gelöst.

Die Erfindung verschafft eine vorteilhafte Möglichkeit zum Prüfen eines codierten Datenwortes, das in einem fehleranfälligen Speicher gespeichert ist, Ausfalle im Speicher zu erkennen, Fehler im Datenwort zu erkennen, die durch diese Ausfälle im Speicher verursacht werden, bestimmte Fehler zu korrigieren und Mißkorrekturen von Fehlern zu verhindern.

Nach einer vorteilhaften Weiterbildung der Erfindung gemäß Anspruch 3 ist der in der vorliegenden Erfindung gewählte Code eine Variation des Hamming-Code SEC/DED, der definiert ist mit einer Paritätsprüfmatrix (PCM), in derjede Spalte eine ungerade Zahl von Einsen und jede Zeile dieselbe Anzahl von Finsen modulo 2 enthält. Eine solche Matrix kann immer für ein byteorientiertes Computerwort entwickelt werden. In einem derartigen Code haben die Prüfbits für die Informationsbits und ihre Komplemente eine wohldefinierte Beziehung. Wenn die Anzahl von Einsen in jeder Zeile der PCM ungerade ist (eine große Anzahl von Einsen für die Datenbits und eine Eins für die Prüfbits), dann sind die Prüfbits für die wahren und komplementierten Datenbits dieselben.

Ein Ausführungsbeispiel der Erfindung ist in den Zeichnungen dargestellt und wird anschließend näher beschrieben. Es zeigt

Fig. 1 ein Funktionsblockdiagramm zur Illustration des Verarbeitungsweges,

Fig. 2 die Anordnung, wie die separaten Blätter mit den Fig. 2 A bis 2 P verbunden werden sollten und Fig. 2A-2P die detaillierten logischen und Operationselemente der Erfindung.

Bauteilfehler in einem Wort werden behandelt mit dem nachfolgend beschriebenen Speichercodier- und Wiedergewinnungsprozeß. Fehlerfreie Situationen sind kei· Problem. Einzelfehler resultieren in 0 oder einem Fehler und werden automatisch korrigiert. Zwei Ausfälle können null oder einen Fehler erzeugen, der automatisch korrigiert wird oder Doppelfehler, die immer mit diesem Wiedergewinnungsverfahren korrigiert werden können. Drei Ausfälle können null oder einen Fehler ohne Problem erzeugen. Wenn Doppel- oder Dreifachfehler auftreten, werden A% bzw. 5% falsch korrigiert und (\-A)% und (1-5)% ais Dreifachfehler ioentifiziert, die ein Rüekspeichern erfordern. A und B können für spezifische Situationen errechnet werden, in jedem Fall ist jedoch A < B (für Dreifachfehler ist die Wahrscheinlichkeit, daß sie Doppelfehler verursachen, dreimal größer als Tür die Verursachung von Dreifachfehlern.

Der spezifische verwendete Code

Der >m Ausführungsbeispiel verwendete Code ist ein entsprechend ausgewählter Hamming-Code SEC/DED, der mit einer Paritätsprüfmatrix definiert ist, in derjede Spalte e.ine ungerade Anzahl von Einsen hat und jede /eile dieselbe Anzahl von Einsen modulo 2 und jedes Prüfbit eine einzelne 1 in jeder entsprechenden Spalte aufweist.

Derallgcmeine Ausdruck für den vorliegenden Code, der die Anzahl von PrüfbitsA" undlnlbrmationsbitA/ in Beziehung setzt, ist folgender"

wenn K = ungerade M = 2^A ^l-K-\

wenn K = 2 x eine ungerade Zahl M = 2*~'-/f-2

wenn A' = 4 χ jede Zahl Λ/= 2^A'"'-X-2

A dk: Anzahl der L^rülbits und

/V/ die Anzahl der Informationsbits ist.

Im für dieses Ausfuhrungsbeispiel gewählten Code ist K = 7 und Λ/ = 32. Während in den obigen Bc/iehungen die 7 Prüfbits maximal 56 Informationsbits unterstützen, wurden 32 Int'ormationsbits gewählt wegen dci Verträglichkeit mit einem standardbyteorientierten Speicherwort.

Das zu beschreibende Fehlererkennungs- und Korrekturgerät erzeugt die folgenden l-'ehlcrsymbolc und wcrtel sie logisch aus:

P = ein Byteparitätsbit

R = die logische ODER-Verknüpfung der Byteparitätsprüfungen

S = ein Syndrom, die Parität vorgegebener Kombinationen von Informations- und Prüfbits

ίο E = die logische ODER-Verknüpfung der Syndrome

G = die Parität der Syndrome.

Die obigen abgeleiteten Ausdrücke sind entweder binäre Nullen oder binäre Einsen. Mit ihnen wird die Gültigkeit des aus dem Speicher gelesenen Wortes geprüft, der Fehlercharakter im Datenwort analysiert, die Ausfälle im Speicher und die Arbeitsweise der Erkennungs- und Korrekturschaltung überprüft.

In dem für dieses Ausführungsbeispiel gewählten Code sind R, E und G Nullen für ein fehlerfreies Wort. Bei einem oder mehreren Fehlern ist EvonO verschieden. Eine ungerade Zahl von Fehlern erzeugt, abgesehen von sich kompensierenden Fehlern, eine ungerade Byteparität (R) und ungerade Syndromparität (G).

P-, = i/,„ θ Cl₁, Φ d_r © d_]y Φ d_:< © d_n © C,

Λ = 5 θ 6 θ 26 θ 27 Θ 28 Θ 32 Θ C₃

P, = 5 Θ 8 θ 9 φ 1 2 ® 13 θ 26 © C,

_:; P, = 1 Φ 2 Θ 14® 19 Θ 22 Φ 23 Φ α

S = P₁ Φ V(/, (Mod 2 Summe von P₁ und el ι bis d$)
1

16

S- = P- Φ V d, (Mod 2 Summe von P₂ und d., bis d_xu)
9

24

S. = P-, © V (I₁ (Mod 2 Summe von P-, und d_r bis d_2i)

17

S₁ = V 3.4, 6. 9, 14. 15. 16. 17, 19, 20. 21, 25, 29, 30. C₄

32

5. = Pi ® V d (Mod 2 Summe von Λ und </,< bis d·,-)
25

J₅ S, = V 2. 4 7. 8. 10. 12. 15. 20, 22. 24, 27. 29. 31.3. C,
S- = V 1.3. 7. 11. 13. 16. 18, 21.23. 24, 28, 30, 31,32. C-

Während eine oberflächliche Untersuchung das nicht zeigt, erscheint jedes Informationsbit mit Ausnahme von dy dreimal in der Paritätsprüfmatrix und d_i: erscheint sogar fünfmal, um die Forderung einer ungeraden Zahl von Einsen .'n der PCM zu erfüllen. Jede Zeile enthält dieselbe Anzahl von Einsen, nämlich 15. Mit diesv:

Beziehung sind die Prüfbits für die Informationsbits und ihr Komplement identisch. Dasselbe erhält man für gerade und ungerade Fehler bei mehr als einem und zwei Fehlern.

Für die Korrektur von Einzelfehlern liefert das logische UND der durch die fehlerhafte Stelle betroffenen Syndrome und das NICHT der nichtbetroffenen Syndrome eine »1 «-Ausgabe, die bei Antivalenzverknüpfung mit der fehlerhaften Stelle diese durch ihr Komplement korrigiert.

Für andere Korrekturen zeigt ein Vergleich des Originaldatenwortes mit einem Komplement in einer Gleichschaltung eine Gleichheit in denjenigen Bitpositionen, die permanent betroffen sind, weil diese Positionen verweigern, komplementiert und somit gleichgemacht zu werden.

Systemkonfiguration

Die Systemkonfiguration ist in Form eines Blockdiagrammes in Fig. 1 gezeigt. Die die verschiedenen Blöcke miteinander verbindenden Doppellinien mit ihren Pfeilen bezeichnen die Richtung des Datenflusses und die λ> Tatsache, daß mehrere Leitungen (im allgemeinen 39) in die Verbindung eingeschlossen sind.

Die vier Register A. B. C und MDR sind konventionelle binäre Einheiten mit einer Hauptrückstellung und binären Einer-Eingangs- und -ausgangsleitungen mit Ausnahme des Registers A, das Einer- und Nullausgängc zur Komplementierung des Inhaltes hat. In dem vereinfachten Schema sind die Taktimpulsgeneratoren zur

Ordnung der sequentiellen Operation der verschiedenen Funktion, die dadurch gesteuerten Tore zur Steuerung des Datenflusses und die Logikschaltglieder zum Prüfen und Kontrollieren der Systemoperation nicht gezeigt.

Zu den Spczialschaltungsteilen gehört der Syndromgenerator 11 (PCM), der die sieben Syndrome entsprechend den oben aufgestellten logischen Gleichungen erzeugt. Im wesentlichen besteht jeder aus einem Baum von 14 Antivalcnzglicdcrn, die eine Einer-Ausgabe erzeugen, wenn eine ungerade Zahl von Einsen in den 15 Zahl Eingängen steht oder eine 0, wenn eine gerade Zahl von Eingängen anliegt. Die Eingänge sind so verdrahtet, daß sie mit den oben aufgeführten logischen Gleichungen übereinstimmen.

i-las Antivalcnzglied 15 besteht aus einem Baum aus 6 einzelnen Antivalenzgliedern zur Bestimmung der %

Parität der Syndrombits, Erzeugung einer Ausgabe von G oder G für ungerade bzw. gerade Parität. Das ODER-Glied 16 hat eine Ausgabe, wenn eines oder mehr Sydrome auf 1 stehen und einen Fehler anzeigen.

Der Signalspeicher 12 umfaßt 7 binäi'e Elemente, die die Syndrome zur künftigen Benutzung durch die Syndrommutrix 13 speichern. Die Syndrommatrix ist eine verdrahtete 7 X 39-Matrix mit 39 Sieben-Eingangs-UND-Gliedern, von denen jedes eine Kombination des Vorhandenseins und Fehlens der Syndrome empfangt, so daß für jede Datenstelle und Prüfstelle eine eindeutige Kombination von Syndromen in Übereinstimmung mit den oben genannten logischen Gleichungen geprüft wird. Im wesentlichen nimmt jede Kombination einen Fehler in der entsprechenden Stelle an und verdrahtet die Einerausgabe von den durch den Fehler betroffenen Syndromen und die Nullausgaben von den durch den Fehler nicht betroffenen Syndromen. Da alle Datenstellen mit Ausnahme von d_i2 dreimal in der PCM erscheinen, gibt es in den Kombinationen drei Anwesenheiten und '.'!Cr *\b VVS*" S Π "£!*£" DiC SteüC d' ' ha' Y'*^ Γ Ei^nepn '^^^ Hrpi Miillpn Flip Priifctp jjpn Hip nur pi nmal in Hpr \Λ·3ΐ riv

erscheinen, haben vier Nullen und eine Eins. ;u

Die Korrekturschaltung 14 besteht aus 39 Zwei-Eingangs-Antivalenzgliedern, die die Ausgabe der Syndrommatrix 13 empfangen und die entsprechende Stelle vom Speicherdatenregister (MDR).

Der Byteparitätsgenerator erzeugt die Ausgaben P₁, P₂, P₁ und P₄ in den obigen logischen Gleichungen, die in Beziehung gesetzt werden zu Si, S;, S₁ b/w. S₅. Während jedes dieser Syndrome die Parität eines 8 Bit großen Byte enthält, nutzen die Byteparitätsbits die übrigen 7 Bits des entsprechenden Syndroms.

Die Byteparitätsprüfung 21 prüft den Inhalt des MDR unter Verwendung der vom Register A erzeugten Byteparitätsbits und der Datenbits im MDR. Sie besteht aus vier Antivalenzbäumen mit je einem 8 Bit großen Byte und dem entsprechenden Byteparitätsprüfbit als Eingabe. Die vier Ausgaben werden ODER-verknüpft im Schaltglied 22 zu einer Ausgabe auf Λ oder R, abhängig von der Paritätsprüfung.

Das Antivalenzglied 17 umfaßt 39 Antivalenzglieder mit zwei Eingängen vom Register A und dem MDR zu 3d Kjrrekturzwecken. In Korrekturzyklen wird auch die Gleichheitsschaltung benutzt, die das Wortkomplement im Register A mit dem echten Wort im MDR vergleicht und eine Nullausgabe an den nicht übereinstimmenden Stellen erzeugt und umgekehrt. Bei vollständiger Fehlerfreiheit besteht die Ausgabe natürlich aus lauter Nullen.

Das letzte Bauteil in dieser Kette ist der Vergleicher 19. Dieses Gerät kann verschiedene Formen annehmen, besteht jedoch vorzugsweise aus 39 Antivalenzgliedern und einem mit deren Ausgang verbundenen ODER-Glied. Wenn alle entsprechenden Positionen dieselben sind, hat jedes Antivalenzglied einen Nullausgang, der hei ODHR-Verknüpfung einen Gesamtnullausgang ergibt. Jede Diskrepanz führt zu einer Einerausgabe im entsprechenden Antivalenzglied und zu einer Eins vom ODER-Glied.

Die obigen Bauteile und ihr sequentieller Betrieb werden im einzelnen in Verbindungen mit Fig. 2 beschrieben. 4ü

Im nachfolgend beschriebenen Verfahren wird angenommen, daß ein Ausfall in einem Speicherelement oder in einem Korrekturschaltungselement zu einem Hängenbleiben im binären Nullzustand oder im binären Einer-/ustand führt und daß alle Fehler im Datenwort das Ergebnis eines Ausfalles in einer Bitkomponente sind. Alle Ausfälle erzeugen jedoch nicht notwendigerweise einen Fehler. So kann beispielsweise ein gegebenes Bitspeichcrelement auf 0 hängenbleiben. Wenn das dort gespeicherte Datenbit auch eine binäre 0 sein soll, erscheint im Datenbit kein Fehler. Dieser Fehler wird nachfolgend als datenverträglicher Ausfall bezeichnet.

Das Verfahren kann einen Fehler im Datenwort erkennen und korrigieren unabhängig von der Anzahl von Ausfällen im Speicher. Es folgt notwendigerweise, daß die die Zahl 1 überschreitenden Ausfälle datenverträgliche Ausfälle sind. Das Verfahren korrigiert und erkennt auch zwei Fehler, die durch nur zwei Ausfälle hervorgerufen werden.

Mehr als zwei Fehler werden ebenso erkannt und angezeigt wie zwei Fehler, die von drei oder mehr Ausfällen '

begleitet sind.

Beschreibung des Blockdiagramms .. |₍

Bei dem in F i g. 1 gezeigten Verfahren wird das Datenwort in das Register A und das MDR gelesen. Aus dem Sj

Register A werden die Syndrome im Syndromgenerator 11 erzeugt, der die oben aufgestellte Paritätsprüfmatrix S

implementiert. Die Byteparitätsbits werden im Byteparitätsgenerator 20 ebenfalls nach den oben aufgestellten jij

Beziehungen erzeugt und in das MDR zusammen mit dem Speicherwort eingegeben. Jedes Byteparitätsbit wird y antivalent mit den entsprechenden Informationsbits in der Byteparitätsprüfschaltung 21 verknüpft und ihre 60 $

Ausgaben im ODER-Glied 22 zu »Λ« verknüpft. Die Syndrome, von denen im vorliegenden Code sieben existie- ti

ren, werden im ODER-Glied 16 zu »£« verknüpft. %

Die Kombinationen von E und R werden wie folgt geprüft: Ij

ER = Wort ist OK; alle Syndrome rind null (E) und die Byteparität ist gerade (R). Das Wort wird aus dem 65 I;

MDR ausgelesen. Ώ

ER = stop; alle Syndrome sind null und die Byteparität ist ungerade. Diese Situation ist nicht korrigierbar. |

E = Fehler; »Λ« wird als vorhanden angenommen. Korrekturversuch. '§

Die durch den Syndromgenerator 11 erzeugten sieben Syndrome werden in sieben Signalspeichcrn 12 gespeichert und in die Syncirommatrix 13 eingegeben, die aus 39 UND-Gliedern besteht, von denen jedes sieben Eingänge hat, die das Vorhandensein und Fehlen der Syndrome umfassen, die durch jedes der 39 Bits des Datenwortes betroffen sind. Diese werden von den oben aufgestellten Gleichungen abgeleitet. Das Dalcnbit 15 ist /.. IJ. in S der Ableitung der Syndrome S^S₁ und S₆ enthalten. DieSyndrommatrix 13 wird daher eine logische UND-Verknüpfung für d2? Datenbit 15 vornehmen für die Syndrome S₂, S₄, S₆, S\, 5_}, S₅ und S₇. Andere eindeutige Kombinationen werden Pur alle anderen Bits einschließlich der Prüfbits vorgenommen. Alle Informationsbiis mit Ausnahm«, von d_}2 sind ein Bestandteil von drei verschiedenen Syndromen. Für jedes dieser Informationsbits sind daher in der Syndrommatrix 13 drei Syndrome vorhanden und vier fehlen. Für das Bit r/_!2 sind fünf Syndrome vorhanden und zwei fehlen. Für jedes Prüfbit ist in der Matrixkombination ein Syndrom vorhanden und vier fehlen.

Ein Einzelfehler erzeugt nur eine eindeutige Syndromkombination. die die Forderungen der UND-Kombinntion erfüllt. Mehrfachfehler zerstören die Beziehung.

Die Ausgaben (es gibt 39) von der Syndrommatrix 13 werden in die Korrekturschaltung 14 mit den 39 Bits vom MDR eingegeben. Jedes Datenbit ist antivalent mit einem entsprechenden UND-Ausgang von der Syndrommatrix 13 verknüpft. Wenn ein Einzelfehler vorliegt, ergibt eine UND-Verknüpfungeine Ausgabe, die bei AnIivalenzverknüpfung mit dem entsprechenden Datenbit dieses komplementiert und es wieder in das Register A und in das MDR über das Register A eingibt.

r^oc \\lf\rt florran IS r\rrc*l> 11 xr worpn^ht ,i>iirr!>> ar-rattnt iölit t-rtin« ζνη<") rr\mt> iinri clip U \'tf» ηί» ΓΙ t iitch i te VVpnn Pin

L^U.» Uli, UUJJbH IVUIIWniul rblJUblll truiuw, WIJ-t<U^tJut£.l.f*<lltb'i_*Ji>u*vtll«'Ui.uu.«.*'_>. ·—(-".. ... ...u . .... ....... .....

Einzelfehler vorgelegen hatte, ist die Korrektur erfolgt. Für Mehrfachfehler erfolgt keine Korrektur.
Das »korrigierte« Wort wird jetzt wie folgt geprüft:

ER = Wort OK; aus dem MDR auslesen. Der Einzelfehler wurde korrigiert.

GE = stop; es liegt noch ein Fehler vor und die Syndromparitüt ist ungerade und zeigt eine ungerade Anzahl von Fehlern größer als 1 an.

ER = stop; alle Syndrome sind null und die Byteparität ist ungerade.

Eü = Fortfahren mit Doppelfehlerkorrektur; es liegt ein Fehler vor (E = einige Syndrome sind nicht-null) und die Anzahl der von null verschiedenen Bitpositionen ist gerade (C).

Als nächstes komplementiert das Gerät den Inhalt des Registers A und versucht dieses Komplement in den Speicher einzugeben. Wenn ausgefallene Bitpositionen im Speicher vorhanden sind, verweigern sie die Komplcmentierung und behalten den Zustand des ursprünglichen Datenwortes bei. Das »komplementierte« Wort wird in das Register A zurückgelesen und im Vergleicher 18 mit dem Inhalt des MDR verglichen, daß das Originaldatenwort enthält, wobei keine Fehlfunktion der Schaltung angenommen werden.

Der Vergleicher 18 vergleicht jedes Bit im Register A mit dem entsprechenden Bit im MDR und erzeugt eine Eins-Ausgabe, wenn sie übereinstimmen und eine Null-Ausgabe, wenn sie nicht übereinstimmen. Dadurch werden sowohl Ausfälle als auch Fehler erkannt, auch wenn die Ausfälle nicht zu entsprechenden Fehlern führen.

Bei der Doppelfehlerkorrektur wird das Gleichheitswort mit jedem Bit im MDR antivalent verknüpft und in das Register A über das Register C und von dort in das MDR eingegeben. Der Inhalt des Registers A und das MDR werden wieder mit Kombinationen von E und R wie folgt geprüft.

ER = das Wort benutzen wie es ist; es wurde korrigiert.
ER = stop; Wort wurde nicht korrigiert.
E = stop; Wort wurde nicht korrigiert.

Wenn man eine Situation wählt, in der vier Ausfälle und zwei Fehler aufgetreten sind, läßt sich die obige Situation leicht verstehen. Die beiden Fehler schließen die Einzelfehlerkorrektur aus, so daß das Originalwort nach diesem Versuch unverändert bleibt. Die versuchte Komplementierung erzeugt keine Änderung in den vier hängengebliebenen Bitpositionen. Der Vergleich in der Gleichheitsschaltung ergibt vier Einsen in den hängengebliebenen Positionen. Diese vier Einsen erzeugen eine gerade Zahl von Syndromen im Einerzustand. Somit ist G = 0 und E = 1 und es ergibt sich EO.

Wenn diese vier Einsen antivalent mit ihren entsprechenden Bits verknüpft werden, werden zwei dieser Bits richtig komplementiert und zwei Bits in den datenverträglichen hängengebliebenen Bitpositionen werden falsch komplementiert. Das resultierende Wort hat zwei neue Fehler. Die Prüfung dieses Wortes ergibt einen Fehlerstop.

Genaue Beschreibung der Zeichnungen

F i g. 2 B zeigt in ihrem oberen Teil einen Speicher, der entweder durch ein Lese- oder ein Schreibsignal adressiert werden kann. Es wird ein Speicheradreßregister verwendet, das aber in F i g. 2 B nicht gezeigt ist. Wenn der Speicher eine Leseoperation ausführt, erzeugt er zuerst ein Signal auf der Leitung 166, das durch das ODER-Glied 168 läuft und das Register A auf lauter Nullen zurückstellt. Der Speicher erzeugt dann das Muster von Einsen, das in dem Speicherwort auf dem Kabel 170 enthalten is*, und lädt dieses Muster von Einsen in das Register Λ.

Wenn in einer Schreiboperation das im Register A enthaltene Wahlwort in den Speicher geschrieben werden soll, wird das Flipflop 106 in Fig. 2 B auf 0 gesetzt und dadurch das Tor 178 eingeschaltet. Das wahre Wort auf dem Kabel 176 läuft dann durch das Tor 178 in den Speicher. Wenn das Komplement des im Register A befind-

lichen Wortes geschrieben !"erden soll, wird das Flipflop 106 auf 1 geschaltet, um das Tor 174 einzuschalten. In diesem Fall ist das Komplement der Zahl im Register A im Kabel 172 enthalten, das durch das Tor 168 läuft und in den Speicher geht.

Der Impulsgenerator für die Reihenfolgcschaliung der betroffenen Verfahren ist in den Fig. 2 O und 2 P gezeigt. Monostabile Kippschaltungen sird mit MK bezeiciinet und werden nach ihren Ausgangssignalen benannt. Die verschiedenen von diesem Impulsgenerator erzeugten Impulse werden auf ein Kaoel geleitet, welches in zwei Kabel verzweigt und an der unteren linken Ecke der F i g. 2 O nach oben verläuft. Viele dieser Impulse werden an ODER-Glieder auf der linken Seite der Fig. 2 O angelegt. Die Ausgänge dieser ODER-Glieder laufen wieder auf den Fig. 2 O und 2 M nach oben und in das Hauptsteuerkabel zurück, das an der linken Seite der F i g. 2 N nach oben läuft. Wie auf dem Diagramm zu sehen ist, verläuft dieses Steuerkabel nach links unten in den F i g. 2 1,2 H und G nach oben an der linken Seite der F i g. 2 G, weiter nach oben an der linken Seite der F ig. 2 A und horizontal oben in Fig. 2 A. Dasselbe Steuerkabel verläuftauch horizontal an der Unterseite der F ig. 2 I und 2 J, nach oben an der linken Seite der F ig. 2 K und dann horizontal durch die Fig. 2 L, wo es endet. Auf diese Weise werden alle Steuerimpulse an die richtigen Tore und Flipllops im Schaltdiagramm geleitet.

Um das Verfahren durchzuführen, lädt der Computer das Speicheradreßregister für den Speicher und legt ein externes Signal an die Leitung 180 der Fig. 2 A an, das durch das ODER-Glied 182 läuft und einen Lesezugriff /um Speicher durchfuhrt. Wie oben erklärt wurde, wird das gewünschte Wort in das Register A über das Kabel 170gel;ulen(Fig 2 B). Cileichzeilig legt der Computer ein ext ;rnes:Signal an rl is I eiti.ing 1X4 in. Fig. ~> O an, das an die Verzögerungsschaltung 186 läuft. Wenn das Wort in das Register A der F i g. 2 A und 2 B geladen wird, hat die Ver; igerungsschaltung 186 in Fig. 2 O einen Ausgang, d. h. sie gibt ein Ausgangssignal, um die monostabile Kippschaltung /, einzuschalten. Wenn der Impuls r, in F i g. 2 O durch das ODER-Glied 188 zur Leitung 140 läuft, die zu den Fig. 2 G und 2 H führt, stellt er das Register MDR zurück. In Fig. 2 M wird der Impuls r, zum Rückstellen des F-Flipflop auf 0 benutzt.

In Fig. 2 P wird ein Impuls durch das ODER-Glied 190 zum Einschalten der monostabilen Kippschaltung /_: übertragen, wenn die monostabile Kippschaltung I₁ kippt. In F i g. 2 O läuft dann der Impuls t_: durch das ODER-Glied 192 zur Leitung 142, die zur Fig. 2 G läuft, und wird an das ODER-Glied 194 angelegt" Das ODER-Glied 194 hat dann einen Ausgang, der an das Tor Z in Fig. 2 H angelegt wird, um das Register MDR in den Fig. 2 G und 2 11 zu laden. In F i g. 2 G verzweigt die Leitung 142 und läuft über F i g. 2 I zur F i g. 2 G, wo sie an das Tor X angelegt wird, um die S-Bits in den Verriegelungen 196 zu verriegeln.

Wenn die monostabile Kippschaltung t, in Fig. 2 O ausgeht, wird ein Impuls zum Einschalten der monostabilcn Kippschaltung /, erzeugt. Mit dem Impuls /3 wird das Tor 100 in F i g. 2 M geprüft. Wenn der Eingang mit der Beschriftung ER aktiv ist. läuft ein Impuls durch das ODER-Glied 198 (F i g. 2 N) durch das ODER-Glied 200 in F_i_g. 2 J zum Tor 202 in F i g. 2 I, um das MDR zum Prozessor zu leiten. Wenn der Eingang mit der Beschriftung ER aktiv ist, läuft ein Impuls zur Leitung mit der Beschrif'ung ER in F i g. 2 N mit der Anzeige »Fehler, stop«. Wenn der Eingang mit der Beschriftung FE (F = 0 zu dieser Zeit) aktiv ist, läuft ein Signal zur Leitung mit der Beschriftung FEin der Fig. 2 N und zeigt an, »stop, Speicherfehlersignal senden«. Wenn der Eingang mit der Beschriftung TE aktiv ist, läuft ein Impuls zum Einschalten der monostabilen Kippschaltung /_a. Der Impuls η läuft in F i g. 2 O durch das ODER-Glied 204 zur Leitung 154, die zur F i g. 2 B führt und durch das ODER-Glied 168 zum Rückstellen vom Register A. ^₁

Wenn die monostabile Kippschaltung/, in den Fig. 2 O und 2 P abschaltet, wird ein Impuls zum Einschalten der monostabilen Kippschaltung /< erzeugt, der durch das ODER-Glied 204 zur Leitung 144 ^;n F ig. 2 O läuft, die /ur Fig. 2 L führt, wo der Impuls an das Tor Yangelegt wird, um die Ausgabe der Korrekturschaltung zum Register A zu leiten.

Wenn die monostabile Kippschaltung/- in Fig. 2 B ausschaltet, wird ein Impuls zum Einschalten der monostabilen Kippschaltung /„ erzeugt, der durch das ODER-Glied 188 in F i g. 2 O zur Leitung 140 läuft, die zu den I"ig. 2 G und 2 H führt, wo der Impuls das Register MDR zurückstellt.

Wenn die monostabile Kippschaltung /, in F i g. 2 P ausschaltet, wird ein Impuls zum Einschalten der monostiibilen Kippschaltung/- erze'ugt, der zur Fig. 2 G läuft, wo er das ODER-Glied 194 passiert und zum Tor Z in 1^; i g. 2 II führt, um das Register MDR zu laden. 5_υ

In Fig. Ί P wird ein Impuls zum Einschalten der monostabilen Kippschaltung /_s erzeugt, wenn die monostabile Kippschaltung /₇ abschaltet. In_Fig. 2 M wird der Impuls /_s zum Prüfen des Tores 104 verwendet. Wenn der Eingang mit der Beschriftung ER anliegt, wird ein Impuls durch das ODER-Glied 198 (Fig. 2N), das ODER-Glied 200 der Fig. 2 J an das Tor 202 (Fig. 2 I) übertragen, um den Inhalt des MDR in den Prozessor zu leiten. Wenn der Eingang mit der Beschrifti ng GEanliegt, wird ein Impuls an die Leitung mit der Beschriftung G£in_F_ig. 2 N übertragen der anzeigt »Speicherfehlersignal Halt senden«. Wenn der Eingang mit der Beschriftung ER anliegt, wird ein Impuls über die Leitung mit der Beschriftung ER mit der Fig. 2 N übertragen, der anzeigt »Fehler, stop«. Wenn der Eingang mit der Beschriftung FEG anliegt, wird ein Impuls zum Einschalten der monostabilen Kippschaltung /, (Fig. 2 O) gesendet.

Der Impuls //, läuft durch das ODER-Glied206 (Fig. 2 O) zur Leitung 160, die zur Fi g. 2 B führt, wo mit dem Impuls das Flipflop 106 auf 1 geschaltet wird. In Fig. 2 O wird ein Impuls erzeugt, der die monostabile Kippschaltung U₁ einschaltet, wenn die monostabile Kippschaltung //, ausschaltet.

Der Impuls /z_: läuft durch das ODER-Glied 208 (F i g. 2 O) zur Leitung 146, die zur F i g. 2 B führt wo mit dem I mpuls ein Schreibzugrifl"zum Speicher erfolgt. Weil das Flipflop 106 aui 1 steht, wird das Korn plernent der Zahl ■m Register A in den Speicher geschrieben. ₆^

Als nächstes wird in F i g. 2 O der Impuls //₃ erzeugt, der über das ODER-Glied 210 zur Leitung 248 läuft, die /ur Fig. 2 A führt, wo der Impuls durch das ODER-Glied 182 läuft und einen Lesezugriff zum Speicher vornimmt. Der Impuls U₃ läuft in Fig. 2 O auch durch das ODER-Glied 212 zur Leitung 150, die zu den Fig 2 K

und 2 L führt, und stellt das Register C zurück.

In F ig. 2 P wird als nächstes der Impuls ίί₄ erzeugt, der durch das ODER-Güed 214 (Fig. 2 O) zur Leitung 152 läuft, die zur Fig. 2 I führt, wo der Impuls an das Tor 108 angelegt wird, um das Register A auf eine Seite der Gleichheitsschaltui'g zu leiten, die in den Fig. 2 1,2 J und 2 K dargestellt ist. In F i g. 2 1 wird der Impuls auf der Leitung 152 außerdem an das Tor 110 angelegt, um das MDR auf die andere Seite derselben Gleichheilsschaltung zu leiten. In F i g. 2 L wird der verzögerte Impuls auf der Leitung 152 an das Tor 112 angelegt, um die Ausgaben dieser Gleichheitsschaltungen auf das Register C zu leiten.

Als nächstes wird in F ig. 2 P der Impuls rr₅ erzeugt, der durch das ODER-Glied 204 (F i g. 2 O) zur Leitung 154

läuft, die zur Fig. 2 P führt, wo der Impuls durch das ODER-Glied 168 läuft und das Register A zurückstellt.

iö In F i g. 2 P wird als nächstes der Impuls tt_b erzeugt, der durch das ODER-Glied 216 (F i g. 2 O) zur Leitung 156 läuft, die zur Fig. 2 L führt, wo der Impuls an das Tor 115 angelegt wird, um den Inhalt des Registers C in das Register A zu leiten.

Ais nächstes wird in F i g. 2 P der Impuls H₁ erzeugt, der durch das ODER-Glied 212 (F i g. 2 O) zur Leitung 150 läuft, die zur Fig. 2 K führt, wo mit dem Impuls das Register C zurückgestellt wird. In Fig. 2 M wird mit dem Impuls «7 auch das Tor 116 geprüft. Wenn der Eingang UE anliegt, läuft ein Impuls zu der Leitung mit der Beschriftung OE in F i g. 2 N, wo er anzeigt »Speicherausfall, stop«. Wenn der Eingang mit der Beschriftung GE aktiv ist, läuft ein Impuls zur Leitung mit der Beschriftung GE in F i g. 2 N, der anzeigt »Speicherfehlersignal Halt senden«. Wenn der Eingang mit der Beschriftung GE anliegt, läuft ein Impuls zur Leitung mit der Beschriftung GE in Fig. 2 N, der anzeigt »Schaltungsausfall, stop«. Wenn der Eingang mit der Beschriftung EC anliegt, 2G läuft ein Impuls und schaltet die monostabile Kippschaltung tt% ein.

In F i g. 2 M wird der Impuls r/₈ dazu benutzt, das Flipfiop F in den Zustand 1 zu schalten. In F i g. 2 O läuft der Impuls K₈ durch das ODER-Glied 218 zur Leitung 158. In F i g. 2 I wird der Impuls auf der Leitung 158 an das Tor 118 angelegt, um Register A auf eine Seite der im unteren Teil der F i g. 2 1,2 J und 2 Kgezeigten Antivalenzglieder zu leiten. In F i g. 2 I wird außerdem der Impuls auf der Leitung 158 an das Tor 120 angelegt, um das MDR auf die andere Seite derselben Antivalenzglieder zu leiten. In Fig. 2 L wird der verzögerte Impuls auf der Leitung 158 an das Tor 122 angelegt, um die Ausgaben dieser Antivalenzglieder an das Register C zu leiten.

Ii" F i g. 2 P wird als nächstes der Impuls «9 erzeugt, der durch das ODER-Glieii 188 (F i g. 2 O) zur Leitung 140 läuft, die zur F i g. 2 G führt, wo mit dem Impuls das MDR zurückgestellt wird. In F ig. 2 O läuft der Impuls 559 durch das ODER-Glied 204 zur Leitung 154, die zur Fig. 2 B führt, wo der Impuls durch das ODER-Glied 168 läuft und das Register A zurückstellt.

In Fig. 2 P wird als nächstes der Impuls tt_w erzeugt, der durch das ODER-Glied 216 (Fig. 2 O) zur Leitung 156 läuft, die zur F i g. 2 L führt, wo der Impuls an das Tor 114 angelegt wird, um das Register Czum Register A zu leiten.

In Fig. 2 P wird ein Impuls erzeugt, wenn die monostabile Kippschaltung It_n, abschaltet, der durch das ODER-Giied 190 iäufi und die monosiabiie Kippschaltung λ> einschaltet. Die Reihenfolge der impulse von i> bis /₈ wurde oben beschrieben.

Hierzu 17 Blatt Zeichnungen

Claims

M Patentansprüche:
Ei

If 1. Verfahren zur Erkennung und Korrektur von Fehlern in gespeicherten Datenwörtern mit Införmations-

'% bits und nach einem Hammingeode erzeugten redundanten Prüfbits, wobei die Fehler durch schadhafte

H 5 Speicherstellen verursacht werden, unter Verwendung einer Einrichtung zur Einzelfehlerkorrektur und

-sg Doppelfehlererkennung und zur Anzeige einer geraden oder ungeraden Anzahl von Fehlern, ge-

ft kennzeichnet durch die folgenden, bei Anzeige einer geraden Anzahl von Fehlern durchgeführten

fi Schritte zur versuchten Doppelfehlerkorrektur: