DE2549392A1

DE2549392A1 - Methode zur erhoehung der zuverlaessigkeit von integrierten speicherbausteinen und zur verbesserung der ausbeute bei ihrer herstellung

Info

Publication number: DE2549392A1
Application number: DE19752549392
Authority: DE
Inventors: Hans Dipl Ing Haeusele; Hans-Joerg Dipl Ing Penzel
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1975-11-04
Filing date: 1975-11-04
Publication date: 1977-05-05
Also published as: DE2549392C3; DE2549392B2; FR2331122B3; GB1557684A; NL7612146A; FR2331122A1

Description

SIEMENS AKTIENGESELLSCHAFT Unser Zeichen

Berlin und München |5 P 2 1 9 2 BRO

Methode zur Erhöhung der Zuverlässigkeit von integrierten Speicherbausteinen und zur Verbesserung der Ausbeute bei ihrer Herstellung.

Bei zukünftigen Halbleiterspeichern werden sowohl größere Speicherkapazitäten insgesamt als auch größere Kapazitäten je Speicherbaustein angestrebt. Trotzdem muß die Zuverlässigkeit dieser Speicher im Betrieb gewährleistet sein.

Die Sicherung von Speicherinhalten durch Fehlerkorrekturmaßnahmen ist bereits bekannt. Zur Anwendung kommen hierbei insbesondere Verfahren, mit denen Einzelfehler korrigiert und Doppelfehler erkannt werden können (Vergl. "The Bell System Technical Joraal," Vol. 26, April 1950, Seiten 147 und 16O und "IBMJournal of Reserche and Developement", Vol. 14, Juli 1970, Seiten 395 bis 400.) Bei der Anwendung der Fehlerkorrekturverfahren wird von ursprünglich fehlerfreien Speicherbausteinen ausgegangen, von denen der eine oder andere während des Betriebs ausfallen kann, ohne daß dadurch Informationen verloren gehen.

Mit der Forderung nach Vergrößerung der Kapazitäten der Speicherbausteine wird auch dei>ftunsch nach Verbilligung der Speicher immer dringlicher. Ein wichtiger Beitrag hierzu wäre die Verbesserung der Ausbeute der integrierten Bausteine, die derzeit bei wenigen Prozent liegt. Trotz der zunehmend besseren Beherrschung der Herstellungsverfahren ist wegen der Erhöhung der Bausteinkapazität in Zukunft eher noch eine Verschlechterung der Ausbeute zu erwarten.

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She 13 FdI/ 31.10.1975

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Nun deuten jedoch bisherige Untersuchungen von Halbleiterherstellern darauf hin, daß ein erheblicher Anteil von Speicherbausteinen, die derzeit als fehlerhaft ausgeschieden werden, nur Einzelfehler aufweist. Die Anzahl der Speicherbausteine, die eine Häufung von Fehlern oder einen Totalausfall zeigen, ist dagegen in der Regel gering.

Der Erfindung liegt die Aufgabe zugrunde, die Ausbeute bei der Herstellung von integrierten Speicherbausteinen in der Weise zu verbessern, daß das Auftreten von Einzelbitfehlern ihre Verwendung nicht mehr ausschließt. Gleichzeitig soll die Zuverlässigkeit der Speicherbausteine erhöht werden.

Diese Aufgabe wird durch die im kennzeichnenden Teil des Hauptanspruchs angegebenen Maßnahmen gelöst.

Die Erfindung wird im folgenden näher erläutert. Die Zeichnung zeigt das Blockschaltbild eines Speicherbausteins mit Fehlerkorrektureinrichtung, bei dem ein willkürlich herausgegriffener handelsüblicher Speicherbaustein (vergl. Datenblatt 2107 B der Intel Corp. vom Mai 1975) in der entsprechenden Weise ergänzt wurde. Der bekannte, für den Aufbau von Speichern mit wahlfreiem Zugriff geeignete Speicherbaustein in dynamischer MOS-Technik besitzt in dem eigentlichen Speicherbereich MA eine Kapazität von 4096 Bit (4K-Bit), die in 64 Zeilen zu Je 64 Bit angeordnet sind. Der Speicherbaustein enthält zudem noch Decoder RD und CD für die Zeilenadresse A0-A5 und die Spaltenadresse A6-A11, Schreib-Leseverstärker CA, · eine Eingabe-Ausgabeeinheit I/O und eine Ablaufsteuereinheit TC, welche nach Auslösung durch das CE-Signal (chip enable) interne Vorgänge, wie die Erzeugung von Taktimpulsen, die Aktivierung der Schreib-Leseverstärker, die Übernahme der Adressen und anderes veranlaßt.

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Der bekannte Speicherbaustein ist, wie auch andere Speicherbausteine, die nach außen hin das gleiche oder ein ähnliches Verhalten zeigen, intern wortorganisiert. Bei jedem Leseaufruf steht also intern ein Vort mit 64 Bit, d. h. der Inhalt einer Zeile, zur Verfügung. Davon wird jedoch durch die Spaltenadresse nur ein einzelnes Bit ausgewählt und auf den Datenausgang Dout des Speicherbausteins durchgeschaltet.

Analog hierzu kann in den Speicherbaustein bei einem Schreibvorgang auch nur ein an dem Dateneingang Din anliegendes Bit eingeschrieben werden. Intern wird dabei das durch die Zeilenadresse ausgewählte Wort gelesen, das durch die Spaltenadresse bestimmte Bit durch das neu einzugebende Bit ersetzt und das modifizierte Wort wieder eingeschrieben.

Die in der Zeichnung zusätzlich dargestellten, bisher nicht behandelten Funktionseinheiten dienen zur Fehlererkennung und Fehlerkorrektur. Es sind dies eine erste und eine zweite Schaltungsanordnung für die Korrekturbitbildung KB1 und KB2, eine Anordnung für die Syndrombiterzeugung SB, ein Fehlerortdecoder FOD und eine Korrekturschaltung KL.

Bei einem Schreibaufruf werden durch die Schaltung für die Korrekturbitbildung KB1 aus den 64 Bit des. modifizierten Wortes 7 Korrekturbit gebildet und in den Speicherbereich MA zusätzlich zu dem modifizierten Datenwort eingegeben. Dazu muß jede Zeile des Speicherbereichs auf 71 Bit verlängert werden. Entsprechend werden auch 7 Schreib-Leseverstärker CA mehr als bisher benötigt.

Bei einem Leseaufruf werden aus den 64 Bit des gelesenen Datenworts mit Hilfe der zweiten Schaltungsanordnung für die Korrekturbildung KB2 ebenfalls 7 Korrekturbit gebildet und der Schaltungsanordnung für die Syndrombiterzeugung zugeführt. Desgleichen

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erhält die Schaltungsanordnung für die Syndrombiterzeugung SB die aus den redundanten Speicherzellen gelesenen Korrekturbit. Sie vergleicht die Korrekturbit der beiden Gruppen stellenrichtig miteinander und teilt das Ergebnis dem Fehlerwortdecoder FOD mit. Hat der Vergleich einen einfachen Fehler angezeigt, dann erzeugt der Fehler^prtdecoder FOD auf einer seiner 64 Ausgangsleitungen ein Signal, welches mit Hilfe der Korrekturschaltung KL die Invertierung des gefälschten Bit bewirkt. Das durch, die Spaltenadresse ausgewählte Bit wird über den Datenausgang Dout ausgegeben. Gleichzeitig wird das korrigierte Wort über das Leitungsbündel UW und die neuerdings abgeleiteten Korrekturbit in den Speicherbereich MA zurückgeschrieben.

Der Aufbau der einzelnen Funktionseinheiten für die Fehlerkorrektur, die sich in Abhängigkeit von dem jeweils verwendeten Korrekturcode in Einzelheiten geringfügig unterscheidet, ist grundsätzlich bekannt. Eine Anordnung, die sich besonders durch einen geringen Aufwand für den Fehlerortdecoder auszeichnet, ist durch die DT-OS 23 44 019 bekannt geworden.

Besondere Vorteile bietet die in den Speicherbaustein integrierte Fehlerkorrektureinrichtung bei Speichern, die ihre Information regelmäßig wieder auffrischen müssen (dynamische Speicher). Während eines Wiederauffrisch-(Refresh-j Zyklus steht wie beim Lesen immer ein ganzes Datenwort im Baustein zur Verfügung und kann deshalb auch korrigiert werden. Auf diese Weise können sporadische Fehler in einzelnen Speicherzellen schon kurz nach ihrer Entstehung beseitigt werden, so daß sie sich nicht akkumulieren. Dadurch wird die Gefahr für die Entstehung von Doppelfehlern (nicht korrigierbare Fehler) herabgesetzt und die Zuverlässigkeit der Speicherbausteine wesentlich verbessert.

Da die Bereitstellung einer Fehlerkorrektureinrichtung innerhalb des Speicherbausteins die Kosten und das Risiko für das

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Auftreten eines Fehlers primär erhöht, soll im folgenden der dadurch bedingte Mehraufwand grob geschätzt werden. Der Abschätzung des zusätzlichen Flächenbedarfs liegt ein 16K-Bit-Speicherbaustein, der als nächster Entwicklungsschritt anzustreben ist, zugrunde. Es wird ferner davon ausgegangen, daß eine Speicherzelle einschließlich des Speicherkondensators den Flächenbedärf von 1,5 Transistoren hat. Damit ergibt sich:

a) für den redundanten Speicherplatz das Äquivalent von 128 χ 8 χ 1,5 - 1536 Transistoren,

b) für die Fehlerkorrektureinrichtung Korrekturbitbildung:

11 χ 16 EXKLUSIV-ODER-Glieder »11x16x6 Transistoren 16 χ 7 Bit Parityschaltung «16x7x6 Transistoren Korrekturschaltung:

128 EXKLUSIV-ODER-Glieder - 128 χ 6 Transistoren Fehlerortdecoder:
128 UND-Glieder mit je 8 Eingängen = 128 χ 10 Transistoren.

Rechnet man der Fehlerkorrektureinrichtung noch rund 300 Transistoren für sonstige Zwecke zu, dann entsteht ein gesamter Flächenbedarf für etwa 5500 Transistoren.

Der Flächenbedarf für die 16K Speicherzellen entspricht etwa 24000 Transistoren. Berücksichtigt man noch die Speicherperipherie ohne Fehlerkorrektureinrichtung, dann kommt man auf den Gesamtflächenbedarf von rund 30000 Transistoren. Dem stehen die rund 5500 Transistoren für die Fehlerkorrektureinrichtung gegenüber, was eine Erhöhung des Flächenbedarfs um etwa 18 S bedeutet und somit keineswegs vernachlässigbar ist.

Beachtet man jedoch, daß ein gemäß der Erfindung mit einer Fehlerkorrektur einrichtung ausgestatteter Baustein nach außen hin sogar dann vollkommen fehlerfrei erscheint und voll einsatzfähig ist, wenn in jeder Zeile ein Einzelfehler vorhanden

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ist, dann wird der Vorteil der erfindungsgemäßen Maßnahme ganz erkennbar. Sie steigert nicht nur die Zuverlässigkeit der Speicherbausteine, sonderniet auch dazu geeignet, die Ausbeute bei ihrer Herstellung mit einem hohen Faktor zu vervielfachen.

In ähnlicher Weise wie bei Speicherbausteinen für Speicher mit wahlfreiem Zugriff läßt sich eine Fehlerkorrektur auch innerhalb von Speicherbausteinen zum Aufbau für serielle Speicher (z. B. CCD-Speicher) durchführen. Hierzu wird die Anzahl der Speicherschleifen so weit ergrößert, daß die zur Fehlerkorrektur erforderlichen Korrekturbit untergebracht werden können.

Darüber hinaus eröffnet die blockweise Zusammenfassung der in den Schleifen stehenden Datenbit und die Verlängerung der Schleifen um die für die Aufnahme der Korrekturbit notwendigen Bitstellen die Möglichkeit, serielle Fehlerkorrektureinrichtungen *innerhalb dieser Speicherbausteine anzuordnen.

Sieht man die beiden zuletzt genannten Möglichkeiten gleichzeitig vor, dann kann man Fehler sowohl in der Wort- als auch in der Bitrichtung in Kauf nehmen. Beide Fehler können sogar gleichzeitig auftreten, ohne nach außen hin störend in Erscheinung zu treten. In Speicherbausteinen für dynamische serielle Speicher wird die Fehlerkorrektur auch während der Wiederauffrisch-Zyklen wirksam. Darüber hinaus können auch die zum Auffinden der adressierten Information nötigoiSchiebeschritte zur Fehlerkorrektur verwendet werden.

Eine besonders hohe Zuverlässigkeit von Speichern erhält man, wenn man zusätzlich zu der Fehlerkorrektur in jedem Speicherbaustein eine zentrale Fehlerkorrektur, wie bisher üblich, für den ganzen Speicher vorsieht. Wegen der externen Einzelbitverarbeitung der Speicherbausteine können dann auch

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Fehler hingenommen werden, die von den Fehlerkorrektureinrichtungen in den Speicherbausteinen selbst nicht mehr korrigiert werden können. Vor allem bei sehr großen Speichern und einer externen Datenbreite auch der Speicherbaugruppen von einem Bit ist die nachstehende Struktur besonders wirksam aj Fehlerkorrektur in jedem Speicherbaustein

b) Fehlerkorrektur auf jeder Speicherbaugruppe

c) Zentrale Fehlerkorrektur.

1 Figur

5 Patentansprüche

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Claims

Patentansprüche

1. Methode zur Erhöhung der Zuverlässigkeit von integrierten Speicherbausteinen und zur Verbesserung der Ausbeute bei ihrer Herstellung, dadurch gekennzeichnet, daB in den Speicherbaustein eine SEC-DED-Fehlerkorrektureinrichtung integriert und zusätzliche Speicherkapazität für die Aufnahme der Korrekturbits vorgesehen wird.

2. Methode nach Anspruch 1 zur Anwendung bei Speicherbausteinen für serielle Speicher, gekennzeichnet durch die folgenden Merkmalsgruppen einzeln oder gemeinsam:

a) die Anzahl der Speicherschleifen wird um die zur Aufnahme

der Korrekturbits erforderliche Anzahl erhöht und eine Parallel-Fehlerkorrektureinrichtung vorgesehen,

b) die in den Schleifen stehenden Datenbit werden blockweise zusammengefaßt, die Schleifen werden um die zur Aufnahme der Korrekturbits erforderlichen Bitstellen verlängert und eine serielle Fehlerkorrektureinrichtung wird vorgesehen.

3. Speicherbaustein zur Durchführung der Methode nach Anspruch 1, gekennzeichnet durch eine integrierte SEC-DED-Fehlerkorrektureinrichtung.

4. Speicherbaustein nach Anspruch 3» dadurch gekennzeichnet, daß die bei einem Wiederauffrisch-Zyklus gelesenen Daten über die Korrekturschaltung (KL) der Fehlerkorrektureinrichtung geleitet werden.

5. Aus Speicherbausteinen nach Anspruch 3 oder 4 aufgebautes Speichersystem, gekennzeichnet durch eine SEC-DED-Fehlerkorrektureinrichtung auf Baugruppenebene und/oder Gesamtspeicherebene.

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