DE2539026C2

DE2539026C2 - A method of manufacturing a vertical type junction field effect transistor

Info

Publication number: DE2539026C2
Application number: DE19752539026
Authority: DE
Inventors: Nobor Fuse; Kenichi Hyogo Muramoto
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1974-09-04
Filing date: 1975-09-02
Publication date: 1982-05-19
Also published as: FR2284188B1; FR2284188A1; JPS5128762A; DE2539026A1; GB1525733A

Description

Die Erfindung betrifft ein Verfahren zum Herstellen eines Sperrschicht-Feldeffekttransistors der Vertikalausfüörung, bei dem zunächst ein zweischichtiger Halbleiterkörper eines Leitfähigkeitstyps hergestellt wird, dessen erste Schicht eine geringere Dotierung aufweist als die darunter liegende, die Drain-Zone bildende Schicht, und bei dem durch die freie Oberfläche der ersten Schicht Dotierungsstoffe zur Bildung einer Gate-Zone, die die Form geschlossener, ein Netzwerk bildender Maschen aufweist und den zum Leitfähigkeitstyp des Halbleiterkörpers entgegengesetzten Leitfähigkeitstyp hat, und von Source-Zonen, die von der Gate-Zone eingeschlossen sind und an diese angrenzen und den Leitfähigkeitstyp des Halbleiterkörpers und eine höhere Dotierung als die erste Schicht aufweisen, eingebracht werden.The invention relates to a method for producing a junction field effect transistor of the vertical design, in which a two-layer semiconductor body of one conductivity type is first produced is whose first layer has a lower doping than the underlying, the drain zone forming layer, and in which by the free surface of the first layer dopants to form a Gate zone which has the shape of closed meshes forming a network and which is of the conductivity type of the semiconductor body has the opposite conductivity type, and of source zones that differ from the Gate zone are included and adjoin this and the conductivity type of the semiconductor body and have a higher doping than the first layer.

Ein derartiges Verfahren ist aus der GB-PS 12 79 395 bekannt. Bei dem danach hergestellten FET der Vertikalausführung liegen die Source- und die Drain-Zone auf zueinander gegenüberliegenden Flächen des Halbleiterkörpers, so daß sich der Kanal vertikal durch den Halbleiterkörper erstreckt.Such a method is from GB-PS 12 79 395 known. The source and drain zones are located in the vertical version of the FET produced in this way on mutually opposite surfaces of the semiconductor body, so that the channel extends vertically through extends the semiconductor body.

Bei der Herstellung von FETs müssen unterschiedliche Dotierungsstoffe in lokal begrenzte Gebiete eindiffundiert werden, wobei für jede Dotierungsart Masken gebildet werden müssen. Diese Masken werden durch aufeinander aufzubringende Schichten, in welche Fenster eingeätzt werden, gebildet. Durch diese Fenster können die lokalisierten Dotierungsvorgänge vorgenommen werden.In the manufacture of FETs, different dopants have to be in locally limited areas are diffused in, with masks having to be formed for each type of doping. These masks will be formed by layers to be applied to one another and into which windows are etched. Through these windows the localized doping processes can be carried out.

Das wiederholte Aufbringen der Schichten, das Ätzen der Fenster und das anschließende teilweise oder vollkommene Entfernen der Schicht für das Aufbringen einer weiteren Schicht erweist sich als umständlich und langwierig. Infolge der feinen Struktur der Masken besteht außerdem die Gefahr des Anfallens von Ausschuß infolge des Aufbringens der nachfolgenden Maske mit unzureichender Positionierung.The repeated application of the layers, the etching of the window and the subsequent partial or complete removal of the layer for the application of a further layer proves to be cumbersome and tedious. As a result of the fine structure of the masks there is also the risk of Reject as a result of applying the following mask with insufficient positioning.

Aus der DE-AS 15 14 807 ist es für die Herstellung von Planar-Transistoren bekannt, Schichten mit Dolierungsstoffen unterschiedlicher Diffusionskoeffizienten übereinander vorzusehen. Mindestens für die ersteFrom DE-AS 15 14 807 it is known for the production of planar transistors, layers with coating materials Provide different diffusion coefficients on top of each other. At least for the first

f>5 dieser Schichten jedoch ist es auch hier erforderl'ch, deren Erstreckung durch Ätzen auf vorgegebene Bereiche zu beschränken.
Nach der DE-OS 23 19 644 wird zur Herstellung vonFor> 5 of these layers, however, it is also necessary here to limit their extension to predetermined areas by etching.
According to DE-OS 23 19 644 is used for the production of

pl?nneuen Halbleiterbauelementen mit vier Zonen auf dem Halbleiter-Substrat eine erste Maske erstellt, auf deren Fenster unterschiedliche Dotierungsstoffe aufweisende Schichten, darunter Schichten, die zwei Dotierungsstoffe enthalten, aufgebracht werden. Durch das Grundmuster dieser Maske werden zwar die Anforderungen an die Genauigkeit der später aufzubringenden Schichten erheblich abgesenkt, es ist aber weiterhin erforderlich, die weiteren Schichten aufzutragen, anzuätzen und die durch den Ätzvorgang geschaffenen Fenster wieder durch eine weitere Schicht abzudecken.A first mask is planned to create a first mask on new semiconductor components with four zones on the semiconductor substrate the windows of which layers have different dopants, including layers the two Containing dopants, are applied. By the basic pattern of this mask will meet the requirements for the accuracy of the mask to be applied later Layers significantly lowered, but it is still necessary to apply the other layers, to etch and the window created by the etching process again through another layer to cover.

Die Erfindung geht von der Aufgabe aus, ein Verfahren der eingangs bezeichneten Gattung zu schaffen, daß gegenüber den bekannten Verfahren eine verringerte Anzahl von Masken und damit ein verringertes Aufbringen von Schichten und weniger Einätzungen von Fenstern erfordert, so daß der Herstellungsaufwand gegenüber den bekannten Verfahren erheblich gesenkt wird, und daß ohne besondere Anforderungen an die Genauigkeit bei verringertem Ausschuß FETs mit verbessertem Frequenzverhalten erzielt werden.The invention is based on the object of providing a method of the type indicated at the beginning create that compared to the known method, a reduced number of masks and thus a requires less coating and less window etching, so that the Manufacturing costs are significantly reduced compared to the known method, and that without special Requirements for accuracy with reduced rejects FETs with improved frequency response be achieved.

Diese Aufgabe wird dadurch gelöst, daß auf den Bereichen der freien Oberfläche der ersten Schicht, die über der späteren Gate-Zone liegen, eine dünne Schicht Isoliermaterial, das einen für die Dotierung der Gate-Zone bestimmten Dotierungsstoff enthält, aufgebracht wird, daß der Dotierungsstoff in die erste Schicht eindiffundiert wird und daß die dünne Schicht aus Isoliermaterial als Maske benutzt wird, deren öffnungen die Bezirke der Oberfläche der ersten Schicht bestimmen, auf welche Dotierungsstoffe, die den Leitfähigkeitstyp des Halbleiterkörpers erzeugen, zur Bildung der Source-Zonen zur Einwirkung gebracht werden.This object is achieved in that on the areas of the free surface of the first layer, the over the later gate zone, a thin layer of insulating material, which is used for the doping of the Gate zone contains certain dopant, is applied that the dopant in the first layer is diffused and that the thin layer of insulating material is used as a mask, the openings the areas of the surface of the first layer determine which dopants are applied to the Generate conductivity type of the semiconductor body, brought to the formation of the source zones to act will.

Es hat sich bewährt, eine zweite dünne Schicht eines Isoliermaterials, das Dotierungsstoffe aufweist, welche den Leitfähigkeitstyp des Halbleiterkörpers erzeugen auf die durch die Maske bezeichneten Bezirke aufgebracht wird, und die Dotierungsstoffe zur Bildung der Source-Zonen in den Halbleiterkörper eindiffundiert werden.It has proven useful to have a second thin layer of an insulating material which has dopants generate the conductivity type of the semiconductor body on the areas indicated by the mask is applied, and the dopants to form the source zones diffused into the semiconductor body will.

Von Bedeutung ist dabei, daß nach dem Aufbringen der ersten und zweiten dünnen Schicht auf den entsprechenden Bereichen und Bezirken der Oberfläche, in denen die Gate- und die Source-Zonen zu bilden sind, die Dotierungsstoffe in an sich bekannter Weise gleichzeitig in den Körper eindiffundiert werden.It is important that after the first and second thin layers have been applied to the corresponding areas and districts of the surface in which the gate and source zones form are, the dopants are simultaneously diffused into the body in a manner known per se.

Vorteile ergeben sich, wenn zur Bildung der Source-Zonen mindestens zwei Dotierungsstoffe mit unterschiedlichen Diffusionskoeffizienten auf die für diese vorgesehene Bezirke aufgetragen und in den Halbleiterkörper eingebaut werden, so daß der die Source- und die Drain-Zone verbindende Kanal einen entlang seiner Länge variierenden Widerstand aufweist.Advantages result if at least two dopants are used to form the source zones different diffusion coefficients are applied to the areas provided for this and in the Semiconductor bodies are installed, so that the channel connecting the source and drain zones a has varying resistance along its length.

Von Bedeutung ist es, daß vor und nach Bildung der Gate-Zone weiterhin Dotierungsstoffe, die den Leitfähigkeitstyp der Gate-Zone erzeugen, insbesondere auf Randbereiche der Gate-Zone zur Einwirkung gebracht werden, so daß sich diese gegenüber den übrigen Randbereichen vertiefen.It is important that, before and after the formation of the gate zone, dopants continue to affect the conductivity type generate the gate zone, in particular brought into action on edge areas of the gate zone so that they deepen compared to the other edge areas.

Bemerkenswert ist, daß nach der Bildung der Gate-Zone und vor Bildung der Source-Zonen Dotierungsstoffe, die den Leitfähigkeitstyp der Source-Zonen e>5 erzeugen, in den die Gate-Zone umgebenden Bereich zur Einwirkung gebracht werden, ι ττι eine Schutzzone zur Verhinderung einer Inversion zu bilden.It is noteworthy that after the formation of the gate zone and before the formation of the source zones, dopants, which produce the conductivity type of the source zones e> 5, in the area surrounding the gate zone be brought to action, ι ττι a protection zone to prevent inversion from forming.

Es hat sich gezeigt, daß Dotierungsstoffe, die den Leitfähigkeitstyp des Haibleilerkörpers erzeugen, in einen außerhalb der Gate-Zone liegenden Bereich so eingebracht werden sollten, daß eine als Anschlußzone für die Drain-Zone dienende Zone höherer Dotierung entsteht, weiche sich von der Oberfläche durch die erste bis zur zweiten Schicht ausdehnt.It has been shown that dopants, which produce the conductivity type of the semiconductor body, in an area lying outside the gate zone should be introduced in such a way that one acts as a connection zone for the drain zone serving zone of higher doping arises, soft from the surface through the first extends to the second layer.

Nachstehend wird die Erfindung anhand der Beschreibung von Ausführungsbeispielen in Verbindung mit den zugehörigen Zeichnungen erläutert. Es zeigt hierbeiThe invention is explained in conjunction with the description of exemplary embodiments explained with the accompanying drawings. It shows here

F i g. 1 einen Schnitt durch einen bekannten Feldeffekttransistor der Vertikalausführung,F i g. 1 shows a section through a known field effect transistor of the vertical version,

F i g. 2 unterschiedliche Feldbjlder eines Kanals des Feldeffekttransistors der Fig. 1,F i g. 2 different fields of a channel of the Field effect transistor of Fig. 1,

F i g. 3 Strom-Spannungs-Kennlinien des bekannten FETs der F ig. 1,F i g. 3 current-voltage characteristics of the well-known FET in Fig. 1,

F i g. 4 schematische Phasen der Herstellung eines FETs nach dem erfindungsgemäßen Verfahren,F i g. 4 schematic phases of the production of an FET according to the method according to the invention,

Fig. 5 Strom-Spannungs-Kennlinien des FETs nach Fig.4(c),5 current-voltage characteristics of the FET according to Fig. 4 (c),

F i g. 6 und 7 Herstellungsphasen zweier weiterer Ausführungsbeispiele des Verfahrens nach der Erfindung, F i g. 6 and 7 manufacturing phases of two further exemplary embodiments of the method according to the invention,

F i g. 8 und 9 Fertigungsphasen eines weiteren Ausführungsbeispiels undF i g. 8 and 9 manufacturing phases of a further embodiment and

Fig. 10 und 11 die Fertigungsphasen zweier weiterer Ausführungsbeispiele.10 and 11 show the manufacturing phases of two more Working examples.

Fig. 1 stellt den seitlich abgebrochenen, vergrößerten Schnitt durch einen bekannten Mehrkanal-FET dar, der für integrierte Schaltungen oder integrierte Schaltkreise sehr nützlich ist. Der Halbleiterkörper 1 dieses FETs besteht beispielsweise aus einer N--dotierten Schicht mit einer darunter angeordneten N+ -dotier ten Schicht. In die Oberfläche dieser N--dotiertei Schicht sind mehrere P-dotierte Gate-Zonen 3 als ein miteinander verbundenes Netz eingearbeitet. Eine flache, N+ -dotierte Source-Zone 4 ist derart gearbeitet, daß sie sich über den meisten der Gate-Zonen 3 befindet. Mehrere Kanalbereiche sind in der, einen hohen Widerstand aufweisenden N--dotierten Schicht vorhanden und zwischen den verschiedenen Gate-Zonen 3 derart angeordnet, daß der zwischen Drain und Source durch die Kanalbereiche fließende Strom gesteuert wird. D ist ein Drain-Anschluß, der aus einer Drain-Elektrode 5 herausgeführt ist. Die Drain-Elektrode 5 entsteht durch Vakuumverdampfung von Aluminium oder dergleichen. Dieser Aluminiumdampf setzt sich auf der Bodenfläche des Halbleiterkörpers 1 nieder. G und S sind Jeweils ein Gate-Anschluß und ein Source-Anschluß, die aus einer Gate-Elektrode 6 und einer Source-Elektrode 7 herausgeführt sind und gleichzeitig hergestellt werden.Fig. 1 shows the laterally broken, enlarged section through a known multi-channel FET, which is very useful for integrated circuits or integrated circuits. The semiconductor body 1 of this FET consists, for example, of an N - doped layer with an N + -doped layer arranged underneath. A plurality of P-doped gate zones 3 are incorporated into the surface of this N-doped layer as an interconnected network. A flat, N + -doped source zone 4 is machined in such a way that it is located above most of the gate zones 3. A plurality of channel regions are present in the N - doped layer, which has a high resistance, and are arranged between the various gate regions 3 in such a way that the current flowing through the channel regions between drain and source is controlled. D is a drain terminal which is led out from a drain electrode 5. The drain electrode 5 is formed by vacuum evaporation of aluminum or the like. This aluminum vapor settles on the bottom surface of the semiconductor body 1. G and S are respectively a gate terminal and a source terminal which are led out from a gate electrode 6 and a source electrode 7 and are produced at the same time.

Ein Vertikal-FETder vorerwähnten Konstruktion ist derart ausgelegt, daß weitmöglichst von den Vorteilen des bipolaren Schaltelementes und des elektrischen Feldeffekttransistors Gebrauch gemacht wird.A vertical FET of the aforementioned construction is designed so that as far as possible from the advantages of the bipolar switching element and the electrical Field effect transistor use is made.

Der bekannte FET der Vertikalausführung wird durch das nachstehend beschriebene Verfahren hergestellt.The known vertical type FET is manufactured by the method described below.

Zunächst wird ein Halbleiterkörper 1 für den Transistor hergestellt. Der Halbleiterkörper 1 besteht aus einer N--dotierten Schicht und einer N+ -dotierten Schicht, welche später zur Drain-Zone wird. Auf die Oberfläche der N--dotierten Schicht wird ein Oxydfilm aufgebracht, auf dem eine Fotoresistschicht, die in .-.jlektiver Weise geätzt wird, angeordnet wird, wobei zur Herstellung der Gate-Zonen Löcher in die Oxydschicht eingearbeitet werden. Eine Maske in FormFirst, a semiconductor body 1 for the transistor is produced. The semiconductor body 1 consists from an N - doped layer and an N + doped one Layer which later becomes the drain zone. An oxide film is placed on the surface of the N-doped layer applied, on which a photoresist layer, which is etched in .-. Jlectively way, is arranged, wherein holes are machined into the oxide layer to produce the gate zones. A mask in shape

eines runden oder quadratischen Netzwerkes wird verwendet, wobei das Netzwerk die Teile abdeckt, in denen die Source-Zonen eingearbeitet werden sollen. Die Weite des Netzes, daß die Gate-Zone bildet, beträgt ungefähr fünf Micrometer. Von hier aus wird beispielsweise Bor als P-Dotierungsstoff in die N"-dotierte Schicht eingeführt. Nach der Herstellung dieser P-dotierten Gate-Zone werden diese mit einer Oxydschicht abgedeckt, woraufhin ein großes Fenster, das die gesamten Gate-Zonen erfaßt, in den Oxydfilm eingearbeitet wird. Durch dieses Fenster wird ein N-Dotierungsstoff, beispielsweise Phosphor oder dergleichen, in einer hohen Konzentration flach eindiffundiert, wobei eine N + -dotierte Source-Zone 4 derart hergestellt wird, daß von ihr, wie dies aus Fig. 1 hervorgeht, im wesentlichen alle Gate-Zonen abgedeckt werden.a round or square network is used, the network covering the parts in into which the source zones are to be incorporated. The width of the network that forms the gate zone is about five micrometers. From here, for example, boron is added as a P-dopant to the N "-doped Shift introduced. After this P-doped gate zone has been produced, it is covered with an oxide layer covered, whereupon a large window that covers the entire gate zones, worked into the oxide film will. Through this window, an N-dopant, for example phosphorus or the like, is in diffused in shallowly at a high concentration, an N + -doped source zone 4 being produced in such a way that that, as can be seen from FIG. 1, essentially all gate zones are covered by it.

F i g. 2 zeigt nun die Zustände einer Sperrschicht in einem Kanalbereich. Damit soll das Arbeitsprinzip eines Feldeffekttransistors der Vertikalausführung dargestellt werden. F i g. 2a zeigt den Zustand der Sperrschicht in der Gate-Zone für den Fall, daß keine negative Steuerspannung Vc dem Gate aufgeschaltet ist. Diese Sperrschicht wird dann, wenn keine negative Steuerspannung angelegt ist, von dem internen elektrischen Feld erzeugt, das am PN-Übergang zwischen Gate- und Source-Zone bzw. Gate-Zone und Kanal vorhanden ist. Wird nun zwischen Source und Drain eine Spannung Vo angelegt, dann beginnt im Kanalbereich ein Drain-Strom Io zu fließen. Die Vo-/o-Kennlinien sind mit F i g. 3 dargestellt. Wird aber, wie dies mit F i g. 2b dargestellt wird, eine negative Steuerspannung dem Gate aufgeschaltet, so erstreckt sich die Sperrschicht von den Gate-Zonen aus nach außen und verengt die Breite des Kanals, der sich zwischen den Gate-Zonen befindet, so daß der Drain-Strom h weniger leicht fließen kann. Die Vy/o-Kennlinien verändern sich in der mit F i g. 3 wiedergegebenen Weise in der Form, daß bei gegebener Spannung V₀der Strom Iu kleiner wird; der Widerstand des Kanals also größer wird. Wird eine noch größere negative Steuerspannung angelegt, wie dies mit F i g. 2c wiedergegeben wird, dann »schnürt die Sperrschicht der Gatezonen den Kanalbereich ein«. Das aber bedeutet, daß sogar dann, wenn die Drain-Spannung Vd angelegt worden ist, der Kanal durch die Sperrschicht blockiert ist, und ein Drain-Strom fo nicht fließt. Wird natürlich eine höhere Drain-Spannung V_D angelegt, dann kommt es zu einem Durchbrechen der Sperrschicht, und der Strom kann zum Fließen gebracht werden. F i g. 2d gibt den Zustand der Sperrschicht unmittelbar vor ihrem Durchbruch wieder. Wie aus F i g. 3 zu erkennen ist, hat der beschriebene FET ungefähr das Verhalten einer Triode.F i g. 2 now shows the states of a barrier layer in a channel area. This is to illustrate the working principle of a field effect transistor of the vertical design. F i g. 2a shows the state of the barrier layer in the gate zone in the event that no negative control voltage Vc is applied to the gate. When no negative control voltage is applied, this barrier layer is generated by the internal electric field which is present at the PN junction between the gate and source zones or the gate zone and the channel. If a voltage Vo is now applied between the source and drain, a drain current Io begins to flow in the channel area. The Vo / o characteristics are indicated by F i g. 3 shown. But, as shown with FIG. 2b, if a negative control voltage is applied to the gate, the barrier layer extends outward from the gate zones and narrows the width of the channel which is located between the gate zones, so that the drain current h flows less easily can. The Vy / o characteristics change in FIG. 3 in the form that, for a given voltage V _0, the current Iu becomes smaller; the resistance of the channel increases. If an even greater negative control voltage is applied, as indicated by FIG. 2c, then "the barrier layer of the gate zones constricts the channel area". However, this means that even when the drain voltage Vd has been applied, the channel is blocked by the junction and a drain current fo does not flow. If, of course, a higher drain voltage V _{D is} applied, then the barrier layer breaks down and the current can be made to flow. F i g. 2d shows the state of the barrier layer immediately before its breakthrough. As shown in FIG. 3, the FET described has approximately the behavior of a triode.

Bei dem Vertikal-FET nach F i g. 1 ist die Abstandsanordnung der Gate-Zonen, d. h. die Breite der Kanalbereiche, von der Diffusionstiefe der Source-Zone 4 bestimmt.In the vertical FET of FIG. 1 is the spacing arrangement the gate zones, d. H. the width of the channel regions, from the diffusion depth of the source zone 4 certainly.

Die Gate-Zonen 3 sind kontinuierlich in Netzform und in einer Ebene miteinander verbunden. Ober den Gate-Zonen, über denen Gate-Elektroden 6 nicht vorgesehen sind, werden die netzförmigen Gate-Zonen von der vorerwähnten N+-dotierten Source-Schicht 4 derart abgedeckt, daß sie nicht frei an der Oberfläche des Halbleiterkörpers 1 liegen. Damit aber wird der Gate-Zonen-Reihenwiderstand rc groß. Darüber hinaus ist die Sperrschicht zwischen den Gate-Zonen 3 und der Source-Zone 4 so geformt, daß sie sich über die ganze Oberfläche der Gate-Zonen 3 erstreckt und die Sperrschichtkapazität Ccs groß wird. Aus diesem Grunde wird auch die Zeitkonstantc G,.v x Ύ, groß, so daß bei Hochfrequenztrieb der Drain-Strom Id nicht gesteuert werden kann.The gate zones 3 are continuously connected to one another in the form of a network and in one plane. Above the gate zones, over which gate electrodes 6 are not provided, the reticulated gate zones are covered by the aforementioned N + -doped source layer 4 in such a way that they are not exposed on the surface of the semiconductor body 1. However, this makes the gate region series resistance rc large. In addition, the junction between the gate regions 3 and the source region 4 is so formed that it extends over the entire surface of the gate regions 3 and the junction capacitance Ccs becomes large. For this reason, the time constant c G, .vx Ύ, is large, so that the drain current Id cannot be controlled with high-frequency drive.

Mit dem Verfahren nach der Erfindung wird ein <> Vertikal-Sperrschicht-FET hergestellt, der zufriedenstellend arbeitet und ausgezeichnet gute Hochfrequenzeigenschaften aufweist.With the method according to the invention, a <> A vertical junction FET that operates satisfactorily and has excellent high frequency characteristics having.

Ausführungsbeispiele der Erfindung werden nachstehend unter Verweisung auf die Zeichnung dargestelltEmbodiments of the invention are shown below with reference to the drawing

iü und beschrieben.iü and described.

Laut Fig.4 wird zunächst einmal der Halbleiterkörper 1 hergestellt. Er hat eine Schichtstruktur bestehend aus einer N+ -dotierten Schicht 11 und einer N--dotierten Schicht 12. Diese Struktur wird dadurch erzielt, daß eine N--dotierte Schicht aus der Gasphase auf der Oberfläche einer stark dotierten Unterschicht abgeschieden wird. Dann wird eine mit Bor dotierte SiO₂-Glasschicht 4 (die nachstehend auch BSG-Schicht genannt wird) durch Ziehen aus einer Boroxyd enthaltenden Niedertemperaturgasphase auf die Oberfläche der N - -dotierten Schicht aufgebracht.According to FIG. 4, the semiconductor body 1 is first produced. It has a layer structure consisting of an N + -doped layer 11 and an N- doped layer 12. This structure is achieved in that an N- doped layer is deposited from the gas phase on the surface of a heavily doped sublayer. Then a boron-doped SiO ₂ glass layer 4 (which is also called BSG layer below) is applied to the surface of the N - -doped layer by drawing from a low-temperature gas phase containing boron oxide.

Unter Anwendung des Fololithographieverfahrens und eines Ätzverfahrens wird der Teil der BSG-Schicht 14, in dem durch Diffusion die Gate-Zone 13 hergestellt werden soll, der Form der Gate-Zone angepaßt. Dies geschieht dadurch, daß überschüssige Teile durch Ätzen mit Ammoniumfluorid (NH«F) entfernt werden. Anschließend wird die BSG-Schicht 14 bei der Diffusion von Bor in die N -dotierte Schicht als DiffusionsquelleUsing the fololithography process and an etching process, the part of the BSG layer is made 14, in which the gate zone 13 is to be produced by diffusion, adapted to the shape of the gate zone. this happens in that excess parts are removed by etching with ammonium fluoride (NH «F). Afterward the BSG layer 14 is used as a diffusion source during the diffusion of boron into the N -doped layer

jo verwendet. Die Bor-Diffusion wird in einer schwachen Oxydationsatmosphäre derart durchgeführt, daß die Siliziumdioxyschicht 16, die bei der Diffusion auf der Fläche des Bereiches, in dem die Source-Zonen hergestellt werden sollen, entsteht, nicht zu dick wird.jo used. The boron diffusion is weak Oxidation atmosphere carried out in such a way that the silicon dioxide layer 16, which in the diffusion on the The area of the area in which the source zones are to be produced does not become too thick.

Als Bedingung zur Herstellung der BSG-Schicht 14 wird die Temperatur des Halbleiterkörpers 1 auf 45O⁰C gehalten, wobei die Wärmebehandlung für die Dauer von 5 Minuten in einer Mischgasatmosphäre derart durchgeführt wird, daß die Durchflußmenge an Stick-As a condition for making the BSG layer 14, the temperature of the semiconductor body 1 at 45O ⁰ C is maintained, wherein the heat treatment for a period of 5 minutes in a mixed gas atmosphere is performed such that the flow rate of nitrogen

•»o stoffj:.!-, 35 Liter/min, die Durchflußmenge an Diboran-Gas mit einer Konzentration von 50 ppm 0,5 Liter/min und die Durchflußmenge an Sauerstoffgas 0,3 Liter/min beträgt. In diesem Fall wird die BSG-Schicht 300 nm dick, während auf der Oberfläche eine 30 nm dicke Schicht aus reinem Siliziumdioxyd unter den vorerwähnten Bedingungen, jedoch ohne Diboran-Gaszufuhr entsteht. Das Eindiffundieren der Gate-Zone geschieht unter den Bedingungen einer Wärmebehandlung von 40 Stunden bei einer Temperatur von 1030⁰C in einer Mischgasatmosphäre, in der die Durchflußmenge des Sauerstoffgases 0,1 Liter/min beträgt und die Durchflußmenge des Stickstoffgases 3 Liter/min. Vermittels dieser Wärmebehandlung wird eine Gate-Zone 13 mit einer Konzentration von 3 χ 10¹⁶ Atome/cm³ und einer Diffusionstiefe von 2,6 μίτι erzielt Unter Anwendung der Ammoniumfluorid-Ätzflüssigkeit wird die Siliziumdioxyd-Schicht geätzt und entfernt, während die verbleibende BSG-Schicht als eine Maske bei der selektiven Diffusion der Source-Zonen 15 dient Bei diesem Diffusionsvorgang wird mit der Technik gearbeitet die für gewöhnlich zur Herstellung der Emitterschicht von Planartransistoren Verwendung findet Das bedeutet, daß die Behandlung unter den nachstehend angeführten Bedingungen durchgeführt wird: lOminütige "Wärmebehandlung bei einer Temperatur von 1000⁰C in einem phosphorhaltigen Oxychloriddampf in einer Mischgasatmosphäre aus Sauerstoff- und Stickstoffgas. Gleichzeitig wird eine extrem dünne• »o stoffj:.! -, 35 liters / min, the flow rate of diborane gas with a concentration of 50 ppm is 0.5 liters / min and the flow rate of oxygen gas is 0.3 liters / min. In this case, the BSG layer is 300 nm thick, while a 30 nm thick layer of pure silicon dioxide is formed on the surface under the aforementioned conditions, but without the supply of diborane gas. The gate zone is diffused in under the conditions of a heat treatment of 40 hours at a temperature of 1030 ^° C. in a mixed gas atmosphere in which the flow rate of the oxygen gas is 0.1 liters / min and the flow rate of the nitrogen gas is 3 liters / min. By means of this heat treatment, a gate zone 13 with a concentration of 3 × 10 ¹⁶ atoms / cm ³ and a diffusion depth of 2.6 μίτι is achieved. Using the ammonium fluoride etching liquid, the silicon dioxide layer is etched and removed, while the remaining BSG- Layer serves as a mask in the selective diffusion of the source zones 15. This diffusion process uses the technique which is usually used for the production of the emitter layer of planar transistors. This means that the treatment is carried out under the following conditions: 10 minute "heat treatment in a phosphorus-containing oxychloride vapor in a mixed gas atmosphere of oxygen and nitrogen gas at a temperature of 1000 ^{° C. At the same time, an extremely thin}

Schicht von Phosphorglas auf der Oberfläche der Source-Zonen 15 hergestellt, wobei die Störstellenkonzentration in der Oberfläche der Source-Zonen einen Wert von 10²⁰ Atomen/cm³ und die Diffusionstiefe 1 μίτι beträgt. In Teile der Gate-Zone, über denen die BSG-Schicht 14 mittels des Fotolithographieverfahrens und eines Ätzverfahrens weggeätzt werden, wird Bor durch Verwendung eines allgemein üblichen Verfahrens derart eindiffundiert, daß die zusätzliche und sehr stark mit Bor dotierte Schicht 17 entsteht. Um zu gewährlei- ι sten, daß die Schicht 17 mit der später herzustellenden Elektrodenmetallschicht kleinen Gleichrichter bildet, sollte diese Diffusionsschicht 17 eine Oberflächenkonzentration an Bor von nicht weniger als 1O¹** Atomen/cm³ haben. Diese Schicht kann sehr flach sein. Zur ; Erzielung des gleichen Zweckes kann die stark dotierte Zusatzschichi 17 im voraus, d. h. vor der Herstellung der Gate-Zone 13 und vor der Diffusion der Gate-Zone und der Source-Zonen hergestellt werden. Nun werden die während der Wärmebehandlung gezogenen Glasschichten, die zur Bildung der stark dotierten Zusatzschicht 17 und der Source-Zonen 15 dienten, durch Aufbringen der Ammoniumfluorid-Ätzflüssigkeit entfernt, woraufhin die Gate-Elektrode 18 und die Source-Elektrode 19 auf den entsprechenden Flächen aufgebracht werden. Die Drain-Elektrode wird auf der N * -dotierten Schicht 11 hergestellt, und der Vertikal-FET ist komplett.Layer of phosphor glass produced on the surface of the source zones 15, the impurity concentration in the surface of the source zones being a value of 10 ²⁰ atoms / cm ³ and the diffusion depth 1 μίτι. In parts of the gate zone over which the BSG layer 14 is etched away by means of the photolithography process and an etching process, boron is diffused using a generally customary process in such a way that the additional and very heavily doped layer 17 is formed. In order to ensure that the layer 17 forms small rectifiers with the electrode metal layer to be produced later, this diffusion layer 17 should have a surface concentration of boron of not less than 10 ¹ ** atoms / cm ³ . This layer can be very flat. To the ; To achieve the same purpose, the heavily doped additional layer 17 can be produced in advance, ie before the production of the gate zone 13 and before the diffusion of the gate zone and the source zones. The glass layers drawn during the heat treatment, which served to form the heavily doped additional layer 17 and the source zones 15, are then removed by applying the ammonium fluoride etching liquid, whereupon the gate electrode 18 and the source electrode 19 are applied to the corresponding surfaces will. The drain electrode is made on the N * -doped layer 11 and the vertical FET is complete.

Beträgt bei diesem Vertikal-FET beispielsweise der spezifische Widerstand der N--dotierten Schicht 30 Ohm cm, bei einer Dicke von 20 μΐη, und werden die Source-Zonen und die Gate-Zone unter Anwendung der vorbeschriebenen Verfahren hergestellt, so daß der Bereich einer Source-Zone 6χ50μηι beträgt und der Source-Bereich 0,26 mm² mißt, dann entsprechen die statischen Spannungs-Strom-Kennlinien des FETs den mit Fig. 5 wiedergegebenen Kennlinien; es wird also ein typisches Triodenverhalten erzielt.In this vertical FET, for example, the specific resistance of the N - doped layer is 30 ohm cm, with a thickness of 20 μΐη, and the source zones and the gate zone are produced using the method described above, so that the area of a The source zone is 6χ50μηι and the source area ^{measures 0.26 mm 2} , then the static voltage-current characteristics of the FET correspond to the characteristics shown in FIG. 5; a typical triode behavior is thus achieved.

Der in der vorerwähnten Weise hergestellte Vertikal-FET ist in seinen Kenngrößen besser als jener, der unter Anwendung bekannter Verfahren, wie diese mit F i g. 1 dargestellt sind, hergestellt wird. Die Struktur ist dabei so, daß die Source-Zonen 15 direkt von der Gate-Zone umgeben sind, so daß die PN-Übergänge zwischen diesen beiden Zonen nur an den Kanten der Source-Zonen 15 auftritt, was zur Folge hat, daß die Kapazität an diesen PN-Übergängen klein ist. Die oberen Teile der Gate-Zone, die belassen worden sind, haben eine relativ hohe Konzentration an Störstoffen und sind nicht zum Zwecke der Herstellung der Source-Zonen, wie dies bei F i g. 1 der Fall ist, begrenzt. Aus diesem Grunde kann auch der spezifische Widerstand des Gates kleingehalten werden. Weil nun die vorerwähnte Kapazität Ccs klein ist und weil der Reihenwiderstand r_c der Gate-Zone klein ist, zeigt dieser Vertikal-FET ein gutes Hochfrequenzverhalten. Bei der Herstellung des Halbleiterkörpers für den FET braucht nur eine Maske mittels des fotolithographischen Verfahrens für den anschließenden Ätzvorgang hergestellt zu werden, d. h, die BSG-Schicht wird in selektiver Weise weggeätzt, und die nach dem Ätzvorgang verbleibenden Teile der BSG-Schicht werden als Maske zur Herstellung der Source-Zonen herangezogen. Aus diesem Grunde kann bei der Herstellung der Maske für die Source-Zonen kein Fehler gemacht werden. Die Teile der Source-Zonen und der Gate-Zone, die einander überlappen, sind extrem klein. Damit kann mit Hochleistungs-Feldeffekttransistoren die mehrere Kanäle aufweisen, ein gleichmäßiges Betriebsverhalteii erzielt werden. Darüber hinaus werden durch defekte Masken und durch das Fotolithographieverfahren mit der anschließenden Ätzung praktisch keine Fehler eingeschleppt, so daß der Prozentsatz der hergestellten einsatzl'ähigen Halbleitervorrichtungen sehr groß ist. Auch die Massenproduktion dieses Halbleiters ist verbessert worden.The vertical FET manufactured in the aforementioned manner is better in its characteristics than that manufactured using known methods, such as those shown in FIG. 1 is shown. The structure is such that the source regions 15 are directly surrounded by the gate region, so that the PN junctions occur between these two zones only at the edges of the source regions 15, which has the consequence that the capacity is small at these PN junctions. The upper parts of the gate region that have been left have a relatively high concentration of impurities and are not for the purpose of producing the source regions, as is the case in FIG. 1 is the case. For this reason, the specific resistance of the gate can also be kept low. Now, because the aforementioned capacitance Ccs is small and because the series resistance r _{c of} the gate region is small , this vertical FET exhibits good high-frequency behavior. In the production of the semiconductor body for the FET, only a mask needs to be produced by means of the photolithographic process for the subsequent etching process; That is, the BSG layer is selectively etched away, and the parts of the BSG layer remaining after the etching process are used as a mask for producing the source zones. For this reason, no mistake can be made in the manufacture of the mask for the source zones. The parts of the source regions and the gate region which overlap each other are extremely small. In this way, a uniform operating behavior can be achieved with high-power field effect transistors which have several channels . In addition, due to defective masks and due to the photolithography process with the subsequent etching, practically no defects are introduced, so that the percentage of usable semiconductor devices produced is very large. The mass production of this semiconductor has also been improved.

Ein zweites Ausführungsbeispiel der Erfindung wird anhand von F i g. 6 beschrieben. Bei diesem Ausführungsbeispiel werden die Gate-Zone und die Source-Zonen getrennt voneinander aus dotiertem Oxyd hergestellt. Zunächst einmal wird der Halbleiterkörper aus einer Schichtstruktur, bestehend aus einer N+ -dotierten Schicht 21 und aus einer N --dotierten Schicht 22 hergestellt. Unter Anwendung des im Zusammenhang mit Fig.4 beschriebenen Verfahrens werden die Gate-Zone 24 durch Diffusion von Bor aus der BSG-Schicht 23 geformt, woraufhin dann unter Verwendung der Ammoniumfluorid-Ätzflüssigkeit die Siliziumdioxydschicht auf der Oberfläche der N--dotierten Schicht 22 zwischen den BSG-Schichten 23 entfernt wird. Sodann wird eine phosphorhaltige Siliziumdioxydschicht 25 (die nachstehend als PSG-Schicht bezeichnet wird) über der gesamten Oberfläche der N--dotierten Schicht angeordnet, wobei auch die Oberflächen der BSG-Schichten 23 eingeschlossen sind. Die PSG-Schicht 25 wird derart weggeätzt, daß nur die Teile bleiben, die für die Herstellung der Source-Zonen 26 erforderlich sind. Dies sind die Teile zwischen der Gate-Zone 24. Nun werden, unter Verwendung der BSG-Schichten als Maske, von der PSG-Schicht aus Phosphoratome in die N--dotierte Schicht eindiffundiert, wodurch die Source-Zonen 26 hergestellt werden. Diese Diffusion wird durch eine Wärmebehandlung in einer schwach oxydierenden Atmosphäre durchgeführt. Damit Teile der freiliegenden Gate-Zone oder Teile der Source-Zonen nicht oxydieren, werden diese durch eine neue Siüziumdioxydschicht 27 geschützt. Nach entsprechenden Ätzvorgängen bei denen Teile der PSG- und BSG-Schichten entfernt werden, können Source-Elektroden in den Abschnitten, in denen durch die Ätzflüssigkeit die PSG-Schichten 25 entfernt worden sind, aufgebracht werden, !n ähnlicher Weise wird eine Gate-Elektrode 29 auf das Teil der Gate-Zone 24 aufgebracht, wo die PSG-Schicht 25 und die BSG-Schicht 23 entfernt worden ist. An der N ^-dotierten Schicht 21 wird eine Drain-Elektrode angebracht, woraufhin dann der Vertikal-FET mit Triodenverhalten fertig ist.A second exemplary embodiment of the invention is illustrated with reference to FIG. 6 described. In this embodiment the gate zone and the source zones are separated from one another and made of doped oxide manufactured. First of all, the semiconductor body consists of a layer structure consisting of an N + -doped Layer 21 and made of an N - -doped layer 22. Using the related with Figure 4 described the gate zone 24 by diffusion of boron from the BSG layer 23 formed, whereupon using the ammonium fluoride etching liquid the Silicon dioxide layer on the surface of the N - doped layer 22 between the BSG layers 23 Will get removed. Then a phosphorus-containing silicon dioxide layer 25 (hereinafter referred to as PSG layer is referred to) arranged over the entire surface of the N-doped layer, the Surfaces of the BSG layers 23 are included. The PSG layer 25 is etched away in such a way that only the Parts that are required for the production of the source zones 26 remain. These are the parts between the Gate zone 24. Now, using the BSG layers as a mask, starting from the PSG layer Phosphorus atoms diffused into the N - doped layer, as a result of which the source zones 26 are produced. This diffusion is carried out by a heat treatment in a weakly oxidizing atmosphere. So that parts of the exposed gate zone or parts of the source zones do not oxidize, they are replaced by a new Siüziumdioxydschicht 27 protected. According to appropriate Source electrodes can be used for etching processes in which parts of the PSG and BSG layers are removed in the sections in which the PSG layers 25 have been removed by the etching liquid are to be applied, similarly a Gate electrode 29 applied to the part of the gate zone 24 where the PSG layer 25 and the BSG layer 23 has been removed. A drain electrode is attached to the N ^ -doped layer 21, whereupon the vertical FET with triode behavior is finished.

Auf diese Weise ist es möglich, die Gate-Zone und Source-Zonen unter Verwendung der BSG- und PSG-Schichten herzustellen. P-Kanal-Feldeffekttransistoren können auch auf ähnliche Weise unter Verwendung von Glasmischungen hergestellt werden. Der FET nach Fig.6c hat im wesentlichen die gleiche Struktur, wie jener nach Fig.4c, und bringt deshalb auch die gleichen Vorteile. In this way it is possible to produce the gate zone and source zones using the BSG and PSG layers. P-channel field effect transistors can also be fabricated in a similar manner using glass mixtures. The FET according to FIG. 6c has essentially the same structure as that according to FIG. 4c, and therefore also brings the same advantages.

Ein drittes Ausführungsbeispiel der Erfindung soll anhand von Fig.7 beschrieben werden. Bei diesem ι Ausführungsbeispiel werden die Gate-Zone und die Source-Zonen gleichzeitig unter Verwendung dotierten Oxydes hergestellt. Die nachstehende Beschreibung betrifft einen N-Kanal-FET. Zunächst wird der Halbleiterkörper hergestellt. Dieser Halbleiterkörper be-. steht aus einer Schichtkonstruktion aus einer N+-dotierten Schicht 51 und aus einer N--dotierten Schicht 52. Ober die gesamte Oberfläche des Halbleiterkörpers wird aus der Niedertemperaturgasphase eine BSG-A third embodiment of the invention is intended will be described with reference to Fig.7. With this one ι embodiment, the gate zone and the source zones are doped simultaneously using Oxydes made. The description below relates to an N-channel FET. First of all, the semiconductor body is produced. This semiconductor body loading. consists of a layer construction made of an N + -doped layer 51 and an N - -doped layer 52. Over the entire surface of the semiconductor body, the low-temperature gas phase becomes an ESR

Schicht 53 gezogen. Durch das Fotolithographieverfahren wird die BSG-Schicht derart bearbeitet, daß Teile dieser Schicht als Dotierungsquelle verbleiben, während die restlichen Teile dieser BSG-Schicht chemisch durch Ätzen weggenommen werden. Dann wird eine Siliziumdioxydschicht 54, die arsenige Säure enthält (Arsen-dotiertes SiC>2-Glas, das im weiteren Verlauf der Beschreibung als AsSG-Schicht bezeichnet wird), über den gesamten Bereich der Oberfläche des Halbleiterkörpers aufgebracht. Durch Fotolithographie- und Ätzverfahren wird diese AsSG-Schicht 54 bis auf Teile, die als Dotierungsquelle dienen, wieder entfernt. Wird nun der Halbleiterkörper bei geeigneten Temperaturen einer Wärmebehandlung unterworfen, dann können, wegen der Unterschiede in den Größen der Diffusionskoeffizienten der Arsen- und Boratome, die erforderliche Gate-Zone 55 und die Source-Zoneri 56 in der N--dotierten Schicht gleichzeitig hergestellt werden. Zur gleichen Zeit wird auf der Oberfläche des Halbleiterkörpers eine Siliziumdioxydschicht 57 aufgebracht, die die PN-Übergänge in den Außenbereichen der Gate-Zone zu schützen und zu stabilisieren hat. Bei diesem Verfahren kann die Oxydation während der obenerwähnten Wärmebehandlung stattfinden. Es ist jedoch besser, wenn eine Oxydationsatmosphäre erst am Ende des Wärmebehandlungsverfahrens geschaffen wird. Wenn die BSG- und die AsSG-Schicht als Dotierungsqueilen im Niedertemperatur-Gasziehverfahren hergestellt sind, wird die gesamte Oberfläche mit einer sehr reinen Siliziumdioxydschicht überzogen. Daraufhin wird die Diffusions-Wärmebehandlung in einer schwach oxydierenden Atmosphäre durchgeführt. Dabei wird ein thermischer Oxidfilm zwischen der Oberfläche der N--dotierten Schicht 52 und der sehr reinen Siiiziumdioxydjchichl erzeugt, was schließlich dazu führt, daß stabilisierte PN-Übergänge hergestellt werden.Layer 53 drawn. The BSG layer is processed by the photolithography process in such a way that parts of this layer remain as a doping source, while the remaining parts of this BSG layer are removed chemically by etching. Then a silicon dioxide layer 54 containing arsenous acid (arsenic-doped SiC> 2 glass, which will be referred to as an AsSG layer in the further course of the description) is applied over the entire area of the surface of the semiconductor body. This AsSG layer 54 is removed again by means of photolithography and etching processes, except for parts that serve as a doping source. If the semiconductor body is now subjected to a heat treatment at suitable temperatures, the required gate zone 55 and the source zone 56 in the N-doped layer can be produced at the same time because of the differences in the sizes of the diffusion coefficients of the arsenic and boron atoms . At the same time, a silicon dioxide layer 57 is applied to the surface of the semiconductor body, which has to protect and stabilize the PN junctions in the outer regions of the gate zone. In this method, the oxidation can take place during the above-mentioned heat treatment. However, it is better if an oxidizing atmosphere is only created at the end of the heat treatment process. If the BSG and AsSG layers are produced as doping components in the low-temperature gas drawing process, the entire surface is covered with a very pure silicon dioxide layer. The diffusion heat treatment is then carried out in a weakly oxidizing atmosphere. A thermal oxide film is produced between the surface of the N-doped layer 52 and the very pure silicon dioxide, which ultimately leads to stabilized PN junctions being produced.

Die Vorteile des so hergestellten FETs liegen darin, daß die Source-Zonen direkt von der Gate-Zone umgeben sind, wodurch das Hochfrequenzverhalten dieses FETs ausgezeichnet ist. Die Vorteile liegen weiterhin darin, daß die Source-Zonen und die Gate-Zone in einem einzigen Wärmebehandlungsvorgang hergestellt werden, daß die Kristalldefekie, die durch jede einzelne Wärmebehandlung eingeschleppt werden, gegenüber herkömmlichen Verfahren mit zwei getrennten Wärmebehandlungen halbiert werden, und daß darüber hinaus die Source-Zonen und die Gate-Zone zuverlässig hergestellt werden können, indem nur die Dotierungsatome in der BSG-Schicht und in der AsSG-Schicht exakt kontrolliert werden.The advantages of the FET produced in this way are that the source zones are directly connected to the gate zone are surrounded, whereby the high frequency behavior of this FET is excellent. The advantages are furthermore that the source zones and the gate zone in a single heat treatment process that the crystal defects that are introduced by each individual heat treatment are produced are halved compared to conventional processes with two separate heat treatments, and that, in addition, the source zones and the gate zone can be reliably produced, in that only the doping atoms in the BSG layer and in the AsSG layer are precisely controlled.

Nachstehend werden weitere Einzelheiten des zuletzt genannter; AubfüinuiigsbciNpiels beschrieben. Die Bedingungen für die Aufbringung der BSG-Schicht 53 können dieselben sein, wie sie im Fall der Ausführung nach Fig.4 gegeben waren. Für das Aufbringen der AsSG-Schicht 54 gelten die nachstehend angeführten Bedingungen: Wenn der Halbleiterkörper eine Temperatur von 450" C hat werden 0,7 Liter/min Silan-Gas mit einer Konzentration von 3% vermischt mit 0,8 Liter/min Arsenwasserstoff (ASH3) mit einer Konzentration von 1000 ppm mit 2,5 Liter/min Sauerstoff und mit 35 Liter/min Stickstoff an dem Halbleiterkörper vorbeigeführt. Durch das Ziehen aus der Gasphase während einer Periode von 5 Minuten kann eine AsSG-Schicht mit einer Dicke von rund 300 nm hergestellt werden. Nun werden von der AsSG-Schicht die für die Bildung der Source-Zonen 56 hn Diffusions- Further details of the latter are given below; AubfüinuiigsbciNpiels described. The conditions for the application of the BSG layer 53 can be the same as were given in the case of the embodiment according to FIG. The following conditions apply to the application of the AsSG layer 54: If the semiconductor body has a temperature of 450 "C, 0.7 liters / min of silane gas with a concentration of 3% are mixed with 0.8 liters / min of arsine ( ASH3) with a concentration of 1000 ppm with 2.5 liters / min oxygen and 35 liters / min nitrogen past the semiconductor body By pulling out of the gas phase for a period of 5 minutes, an AsSG layer with a thickness of around 300 nm. Now the AsSG layer is used for the formation of the source zones 56 hn diffusion

verfahren notwendigen Teile zurückgelassen, während der Rest der AsSG-Schicht durch Fotolithographie- und Ätzverfahren entfernt wird. Die BSG-Schichten werden als Quellen für das Eindiffundieren von Boratomen in eine direkt nach unten führende Richtung verwendet, wobei durch diese Diffusion die P-dotierte Gate-Zone 55 erzeugt wird. Nur an den Stellen, wo keine BSG-Schicht 53 zwischen der AsSG-Schicht 54 und der N--dotierten Schicht 52 liegen, können N+ -dotierte Source-Zonen 56 durch das Eindiffundieren von Arsen-Atomen in die N--dotierte Schicht 52 entstehen. Werden diese Glasdotierungsstoffe verwendet, und der Halbleiterkörper für die Dauer von 80 Stunden einer Wärmebehandlung bei einer Temperatur von 1050⁰C ausgesetzt, dann sind die Diffusionsparameter für die Gate-Zone und die Source-Zonen eine Diffusionstiefe von A μρη und 1,5 μπη sowie eine Dotierungskonzentration von 3 χ 10^lb Atomen/cm³ und 1 χ 10¹⁷ Atomen/ cm³. Diese Wärmebehandlung wird natürlich in einer schwach oxydierenden Atmosphäre durchgeführt, wobei die Siliziumteile an der Oberfläche des PN-Überganges und an den Rändern der Gate-Zonen oxydiert werden und eine Siliziumdioxydschicht zum Schutz und zur Stabilisierung der Oberfläche hergestellt wird. Eine Source-Elektrode 59 und eine Gate-Elektrode 58 werden an den Source-Zonen 56 und der Gate-Zone 55 angebracht, während die Drain-Elektrode auf der N+ -dotierten Schicht 51 angebracht wird, woraufhin dann der Vertikal-FET fertig ist.necessary parts are left behind while the remainder of the AsSG layer is removed by photolithography and etching processes. The BSG layers are used as sources for the diffusion of boron atoms in a direct downward direction, the P-doped gate zone 55 being produced by this diffusion. N + -doped source zones 56 through the diffusion of arsenic atoms into the N- -doped layer 52 can only be found at the points where there is no BSG layer 53 between the AsSG layer 54 and the N - doped layer 52 develop. Are used, these glass dopants, and exposed the semiconductor body for the duration of 80 hours to a heat treatment at a temperature of 1050 ⁰ C, the diffusion parameters for the gate zone and the source zones are μρη a diffusion depth of A and 1.5 μπη and a doping concentration of 3 10 ^lb atoms / cm ³ and 1 χ 10 ¹⁷ atoms / cm ³ . This heat treatment is of course carried out in a weakly oxidizing atmosphere, with the silicon parts on the surface of the PN junction and on the edges of the gate zones being oxidized and a silicon dioxide layer being produced to protect and stabilize the surface. A source electrode 59 and a gate electrode 58 are attached to the source regions 56 and the gate region 55, while the drain electrode is attached to the N + -doped layer 51 , whereupon the vertical FET is completed.

Nachstehend soll ein viertes Ausführungsbeispiel anhand von Fig. 8 und Fig. 9 beschrieben werden. Im allgemeinen ist es notwendig, daß der Spannungsverstärkungsfaktor Vl von Feldeffekttransistoren frei gewählt werden kann. Das ist die wichtigste Eigenschaft dieser Bauelemente. Bei der. bekannten Verfahren zur Kontrolle der Konzentration der eindiffundierten Störstellen wird im allgemeinen derart verfahren, daß Fremdatome verdampft und aus der Gasphase eindiffundiert werden, weshalb dann auch eine exakte Kontrolle der Störstellenkunzentrationen nicht möglich ist. Andererseits wird der Verstärkungsfaktor V_u stark durch die Festlegung der Abmessungen der Gate-Zone und der Source-Zonen sowie durch den spezifischen Widerstand der Kanalbereiche beeinflußt, was ein freies Wählen des Spannungsverstärkungsfaktors V_u unmöglich macht. Fig.8 stellt einen Schnitt durch einen Transistor dar. der den Kanalbereich direkt unter einer Source-Zone gelegen erkennen läßt. Zu sehen ist. daß es sich bei dem Bereich 61 um eine N-Ieitende Drain-Zone handelt, die Hinweiszahl 62 steht für die P-leitende Gate-Zone, die Hinweiszahl 63 für die N+ -leitende Source-Zone und die Hinweiszahl 64 für den Kanalbereich. Im allgemeiner, hat dieser Kanalbereich 64 den gleichen spezifischen Widerstand wie die Drain-Zone 61, so daß dann, wenn zwischen der Source-Elektrode 65 und der Gate-Elektrode 66 eine Spannung in Sperrichtung aufgeschaltet wird, der Widerstand des Kanalbereiches in Vertikalrichtung durch die sich von den PN-Übergängen aus ausbreitende Sperrschicht allmählich größer wird. Diese Spannungsabhängigkeit ist physikalisch durch den spezifischen Widerstand des Kanalbereiches 64 bestimmt Festgestellt worden ist daß dann, wenn die Source-Zone eindiffundiert werden soll, es möglich ist gleichzeitig zwei oder mehrere Störstellen mit unterschiedlichen Diffusionskoeffizienten zur Änderung des spezifischen Widerstandes im Kanalbereich 64 und zur Kontrolle des Spannungsverstärkungsfaktors V„einzudiffundieren.A fourth exemplary embodiment will be described below with reference to FIGS. 8 and 9. In general, it is necessary that the voltage gain factor Vl of field effect transistors can be freely selected. That is the most important property of these components. In the. Known methods for controlling the concentration of the impurity that has diffused in is generally carried out in such a way that foreign atoms are vaporized and diffused in from the gas phase, which is why an exact control of the concentration of impurities is then not possible either. On the other hand, the amplification factor V _{u is} strongly influenced by the definition of the dimensions of the gate zone and the source zones as well as by the specific resistance of the channel regions, which makes it impossible to freely select the voltage amplification factor V _u. FIG. 8 shows a section through a transistor, which shows the channel area located directly below a source zone. You can see. that the area 61 is an N-conductive drain zone, the reference number 62 stands for the P-conductive gate zone, the reference number 63 for the N + -conductive source zone and the reference number 64 for the channel region. In general, this channel region 64 has the same specific resistance as the drain region 61, so that when a voltage is applied in the reverse direction between the source electrode 65 and the gate electrode 66, the resistance of the channel region in the vertical direction through the The barrier layer spreading out from the PN junctions gradually increases in size. This voltage dependency is physically determined by the resistivity of the channel area 64. It has been established that if the source zone is to be diffused, it is possible to simultaneously change two or more impurities with different diffusion coefficients to change the resistivity in the channel area 64 and to control the Voltage amplification factor V "diffuse.

Wie aus Fig. 9 hervorgeht, hai der Halbleiterkörper eine Schichtstruktur bestehend aus einer N ⁺ -dotierten Schicht 71 und aus einer N--dotierten Schicht 72. Auf die Oberfläche der N--dotierten Schicht 72 wird eine BSG-Schicht 73 aufgebracht und bis auf die Stellen, die -. die Gate-Zonen bilden sollen, mittels des Fotolithographic- und eines Ätzverfahrens wieder entfernt. Sodann wird eine Mischglas-Schicht 74, die Bor und Arsen enthält, auf die gesamte Oberfläche des Halbleiterkörpers aufgebracht und bis auf die Teile, die die <n Source-Zonen zu bilden haben, mittels des Fotolithographie- und des anschließenden Ätzverfahrens wieder entfernt. Nachdem auf diese Weise die Dotierungsstoffe für die Herstellung der selektiven Source- und Gate-Diffusion auf den Halbleiterkörper aufgebracht |-, sind, wird die Wärmebehandlung durchgeführt. Die Boratome werden selektiv von der BSG-Schicht 73 direkt nach unten in die Gate-Zone diffundiert, wobei die Schicht 74 wie eine Maske wirkt. Auf der anderen Seite werden die Boratome und die Arsenatome in selektiver Weise von den Mischglas-Schichten 74 aus auf die Source-Zonen diffundiert. In diesem Falle wird die BSG-Schichl als Maske verwendet. Die Boratome der Gate-Zone werden zur Dotierung derselben eingeführt, die Arsen-Atome der Source-Zone zur :o Dotierung der Source-Zonen 76 und die Boratome die von der gleichen Glas-Schicht 74 wie die Arsenatome eindiffundiert werden, dienen dazu, den spezifischen Widerstand der Kanalbereiche 77 nur in diesem Teil zu ändern (s. F i g. 8b). inAs can be seen from FIG. 9, the semiconductor body has a layer structure consisting of an N ⁺ -doped layer 71 and an N- doped layer 72. A BSG layer 73 is applied to the surface of the N- doped layer 72 and up to on the places that -. the gate zones are to form, removed again by means of the photolithographic and an etching process. A mixed glass layer 74 containing boron and arsenic is then applied to the entire surface of the semiconductor body and, apart from the parts which have to form the <n source zones, removed again by means of the photolithography and the subsequent etching process. After the dopants for producing the selective source and gate diffusion have been applied to the semiconductor body in this way, the heat treatment is carried out. The boron atoms are selectively diffused from the BSG layer 73 directly down into the gate zone, the layer 74 acting like a mask. On the other hand, the boron atoms and the arsenic atoms are selectively diffused from the mixed glass layers 74 onto the source zones. In this case the BSG-Schichl is used as a mask. The boron atoms of the gate zone are introduced for doping the same, the arsenic atoms of the source zone for: o Doping of the source zones 76 and the boron atoms that are diffused in from the same glass layer 74 as the arsenic atoms are used for the to change the specific resistance of the channel regions 77 only in this part (see FIG. 8b). in

Der wichtigste Faktor ist nun das Verhältnis zwischen der Konzentration der Boratome, die gleichzeitig mit den Arsenatomen aus der gleichen Glasschicht 74 eindiffundiert worden sind, und die Konzentration der Donatoren in der anfänglich verwendeten N ~ -dotierten )·-, Schicht 72. Wird die zuerst erwähnte Konzentration größer, dann werden extrem schmale P-dotierte Schichten in die Kanalbereiche 77 unter den Source-Zonen 76 eingeführt, wird die zuerst erwähnte Konzentration kleiner, dann erhält man einen hohen spezifischen :i Widerstand in den Kanalbereichen. 1st die zuerst erwähnte Konzentration und die zuletzt erwähnte Konzentration gleich (genauer gesagt, sind gleich viele Akzeptoren wie Donaioren in der N--dotierten Schicht), dann werden d^;e Teile unter den Source-Zonen 76 zu eigenleitenden Schichten.The most important factor is the ratio between the concentration of boron atoms, which have been diffused in simultaneously with the arsenic atoms from the same glass layer 74, and the concentration of donors in the initially used N - -doped layer 72 If the concentration mentioned above is greater, then extremely narrow P-doped layers are introduced into the channel regions 77 under the source regions 76, if the concentration mentioned first becomes smaller, a high specific resistance is obtained in the channel regions. If the first-mentioned concentration and the last-mentioned concentration are the same (more precisely, there are the same number of acceptors as donaiores in the N-doped layer), then d ^; e parts under the source zones 76 to form intrinsically conductive layers.

Nun wird ein Experimentierbeispiel beschrieben. Zur Herstellung der BSG-Schicht 73 wird der Halbleiterkörper auf 450°C erwärmt, der Durchfluß an Diboran-Gas mit einer Konzentration von 50 ppm beträgt 0,5 Liter/ min, der Durchfluß von Silan-Gas mit einer Konzentration von 3% 0,7 Liter/min, der Durchfluß von Sauerstoff 0.3 Liter/min und der Durchfluß von Stickstoff 35 Liter/ min, wobei alle diese Stoffe vermischt werden. In dieser Mischgasatmosphäre wird die Wärmebehandlung für die Dauer von 5 Minuten durchgeführt, wobei eine BSG-Schicht 73 mit einer Dicke von ungefähr 300 nm hergestellt wird. Für die Herstellung der Mischgas-Schicht 74 wird der Körper bis auf 450° C erwärmt, die Dnrchflußmenge an Diborangas mit einer Konzentra- eo tion von 10 ppm beträgt 0,5 Liter/min, die Durchflußmenge von Arsenwasserstoff-Gas (ASH3) mit einer Konzentration von 1000 ppm 0,8 Liter/min, die Durchflußmenge an Sauerstoffgas 2,5 Liter/min, die Durchflußmenge an Silangas mit einer Konzentration von 6b 50 ppm 0,7 Liter/min und die Durchflußmenge an Sauerstoffgas 35 Liter/min, wobei auch diese Stoffe vermischt werden. In dieser Mischgasatmosphäre wird die Wärmebehandlung für eine Dauer von 5 Minuten durchgeführt, wobei eine Mischglasschicht 74 mit einer Dicke von ungefähr 300 nm entsteht. Zur Durchführung der Diffusion aus den Glas-Dotierungsstoffen wird eine Wärmebehandlung bei einer Temperatur von 1050⁰C für die Dauer von 80 Stunden in einer schwachen Oxydationsatmosphäre durchgeführt. Beträgt die Donator-Konzentration in der verwendeten N~-dotierten Schicht 72 unter diesen Umständen 5 χ 10¹⁴ Atome/cm³ (10 Ohm cm), dann weisen die jeweiligen Störstellenatome die nachstehend angeführten Diffusionsparameter auf: Die Diffusionstiefe der zu der Gate-Zone gehörenden Boratome beträgt 4 μίτι, die Oberflächenkonzentration beträgt 3 χ 10¹⁶ Atome/ cm³; die Diffusionstiefe der den Source-Zonen zugeordneten Arsenatome beträgt 1,5 μΐη, die Oberflächenkonzentration beträgt 1 χ 10¹⁷ Atome/cm³; die Diffusionstiefe der zu den Source-Zonen gehörenden Boratome beträgt 1,5 μΐη, die Oberflächenkonzentration beträgt 6 χ 10¹⁵ Atome/cm³, wobei nahezu eigenleitende (intrinsic) Schichten an den Enden der Source-Zonen 76 eingeführt werden. In den Kanalbereichen 77, die rund 1 μιη von den Enden der Source-Zonen entfernt liegen, kann der spezifische Widerstand auf 20 Ohm cm erhöht werden.An experiment example will now be described. To produce the BSG layer 73, the semiconductor body is heated to 450 ° C., the flow of diborane gas with a concentration of 50 ppm is 0.5 liters / min, the flow of silane gas with a concentration of 3% 0, 7 liters / min, the flow rate of oxygen 0.3 liters / min and the flow rate of nitrogen 35 liters / min, all of these substances being mixed. In this mixed gas atmosphere, the heat treatment is carried out for a period of 5 minutes, a BSG layer 73 having a thickness of approximately 300 nm being produced. To produce the mixed gas layer 74, the body is heated to 450 ° C., the flow rate of diborane gas with a concentration of 10 ppm is 0.5 liters / min, the flow rate of arsine gas (ASH3) with a Concentration of 1000 ppm 0.8 liters / min, the flow rate of oxygen gas 2.5 liters / min, the flow rate of silane gas with a concentration of 6b 50 ppm 0.7 liters / min and the flow rate of oxygen gas 35 liters / min, where these substances are also mixed. The heat treatment is carried out in this mixed gas atmosphere for a period of 5 minutes, a mixed glass layer 74 having a thickness of approximately 300 nm being formed. To carry out the diffusion from the glass dopants, a heat treatment is carried out at a temperature of 1050 ^° C. for a period of 80 hours in a weak oxidizing atmosphere. If the donor concentration in the N ~ -doped layer 72 used is 5 × 10 ¹⁴ atoms / cm ³ (10 ohm cm) under these circumstances, then the respective impurity atoms have the following diffusion parameters: The diffusion depth of the gate zone belonging boron atoms is 4 μίτι, the surface concentration is 3 χ 10 ¹⁶ atoms / cm ³ ; the diffusion depth of the arsenic atoms assigned to the source zones is 1.5 μm, the surface concentration is 1 × 10 ¹⁷ atoms / cm ³ ; the diffusion depth of the boron atoms belonging to the source zones is 1.5 μm, the surface concentration is 6 × 10 ¹⁵ atoms / cm ³ , with almost intrinsic layers being introduced at the ends of the source zones 76. In the channel regions 77, which are about 1 μm away from the ends of the source zones, the specific resistance can be increased to 20 ohm cm.

Wenn die Source-Zonen 76 durch Diffusion hergestellt sind, werden die ungeschützten Stellen der Source-Gate-Übergänge an der Oberfläche des Halbleiter-Körpers durch eine Siliziumdioxydschicht 78 abgedeckt. Eine Source-Elektrode 79, eine Gate-Elektrode 80 sowie eine Drain-Elektrode werden in der bereits für die bisher beschriebenen Ausführungsbeispiele beschriebene Weise hergestellt.If the source regions 76 are produced by diffusion, the unprotected areas become the Source-gate junctions on the surface of the semiconductor body are covered by a silicon dioxide layer 78. A source electrode 79, a gate electrode 80 and a drain electrode are already used for the previously described embodiments described manner produced.

Ein weiteres Ausiuhrungsbeispiel der Erfindung so anhand von Fig. 10 beschrieben werden. Hierbe handelt es sich um das Beispiel eines Falles, bei dem dii äußeren Randbereiche der Gate-Zone tiefer ausgeführt werden als die anderen Teile, so daß die Gate-Spannungsfesügkeit verbessert wird. Der Halbleiterkörper besteht aus einer Schichtkonstruktion mit einer N ^T -dotierten Schicht 81 und einer N - -dotierten Schicht 82. Werden nun in diese N--dotierte Schicht 82 die Gate-Zone und die Source-Zonen eingearbeitet, dann wird die Spannungsfestigkeit zwischen Gate und Halbleiterkörper durch den spezifischen Widerstand der N--dotierten Schicht, deren Dicke und die Diffusionstiefe der Gate-Zone bestimmt.A further Ausiuhrungsbeispiel the invention will be described with reference to FIG. This is an example of a case where the outer edge portions of the gate region are made deeper than the other parts, so that the gate voltage resistance is improved. The semiconductor body consists of a layer construction with an N ^T -doped layer 81 and an N - -doped layer 82. If the gate zone and the source zones are now incorporated into this N - -doped layer 82, then the dielectric strength between the gate is established and semiconductor body determined by the specific resistance of the N - doped layer, its thickness and the diffusion depth of the gate zone.

Wenn die N--dotierte Schicht einen spezifischen Widerstand von mehreren Ohm cm hat, geht die Krümmung des PN-Überganges zwischen der Gate-Zone und der N--dotierten Schicht in die Übergangs-Spannungsfestigkeit ein. Weil nun bei der Struktur des Vertikal-Feldeffekttransistors die Diffusionstiefe des Gates nicht groß ist, ist es für gewöhnlich nicht möglich, die Spannungsfestigkeit des Gates zu verbessern, ohne die anderen Eigenschaften des Feldeffekttransistors zu verändern.If the N - doped layer has a resistivity of several ohm cm, the Curvature of the PN junction between the gate zone and the N - doped layer in the junction withstand voltage a. Because now in the structure of the vertical field effect transistor, the diffusion depth of the Gate is not large, it is usually not possible to improve the gate's withstand voltage without to change the other properties of the field effect transistor.

Deshalb wird vor der Herstellung der Gate-Zone eine tief P-dotierte Schicht 83 selektiv in den Teil eindiffundiert, welcher der äußere Randbereich der Gate-Zone werden wird, wobei eine dotierte Siliziumdioxydschicht als Dotierungsquelle benutzt wird, welche zuvor mittels des Fotolithographieverfahrens und eines Ätzverfahrens behandelt wird. Sodann werden unter Anwendung der im Zusammenhang mit den vorerwähnten Ausführungsbeispielen beschriebenen Verfahren die Gate-Zone 84 und die Source-Zonen 85 hergestellt Schließlich werden eine Gate-Elektrode 86 und eineTherefore, before the gate region is fabricated, a deep P-doped layer 83 becomes selective in the part diffused in, which will be the outer edge region of the gate zone, with a doped silicon dioxide layer is used as a doping source, which previously by means of the photolithography process and a Etching process is treated. Then using the in connection with the aforementioned Embodiments described method, the gate zone 84 and the source zones 85 produced Finally, a gate electrode 86 and a

Source-Elektrode 87 eingesetzt, wahrend die Drain-Elektrode an der N+-dotierten Schicht 81 angebracht wird, wodurch der FET komplett ist.Source electrode 87 inserted, while the drain electrode is attached to the N + -doped layer 81, whereby the FET is complete.

Durch die P-dotiert; Schicht 83 wird die Spannungsfestigkeit zwischen Gate und Drain verbessert, ohne daß die anderen Betriebsparameter des FETs verändert werden. Wird darüber hinaus die Gate-Elektrode 86 auf der Oberfläche des Randbereiches der Gate-Zone angebracht, so wird der Gleichstromwiderstand senkrecht zum Querschnitt des Randbereiches kleingehalten. Dadurch wird der Gleichstromwiderstand auch im Hinblick auf den gesamten Randbereich der Gate-Zone kleingehalten.Through the P-doped; Layer 83 improves the dielectric strength between gate and drain without that the other operating parameters of the FET are changed. In addition, the gate electrode 86 is on attached to the surface of the edge region of the gate zone, the direct current resistance becomes perpendicular to the cross-section of the edge area kept small. This also increases the DC resistance in the With regard to the entire edge area of the gate zone, kept small.

Nun soll ein letztes Ausführungsbeispiel anhand von F i g. 11 beschrieben werden, welches ein Beispiel dafür ist, daß die Drain-Elektrode zusammen mit der Source-Elektrode und der Gate-Elektrode aus der gleichen Fläche des Halbleiterkörpers herausgeführt wird. Die Beschreibung betrifft in diesem Fall einen N-Kanal-FET. Zunächst wird der Halbleiterkörper bestehend aus einer Schichtkonstruktion mit einer N+ -dotierten Schicht 121 und einer N--dotierten Schicht 122 hergestellt. Die Oberfläche der N--dotierten Schicht 122 wird oxydiert, wobei eine Siliziumdioxydschicht 123 entsteht. Von dieser Siliziumdioxydschicht 123 wird unter Anwendung des Fotolithographieverfahrens und eines Ätzverfahrens ein Teil wieder entfernt, so daß Phosphoratome durch die so entstandenen Fenster eindiffundiert werden können. Die dabei entstehende N+ -dotierte Schicht 124 erstreckt sich durch die N--dotierte Schicht 122 bis zur N + -dotierten SchichtA last exemplary embodiment will now be given with reference to FIG. 11, which is an example of this is that the drain electrode together with the source electrode and the gate electrode from the the same area of the semiconductor body is led out. The description in this case concerns one N-channel FET. First the semiconductor body consisting of a layer construction with an N + -doped layer 121 and an N- doped one Layer 122 made. The surface of the N-doped layer 122 is oxidized, with a silicon dioxide layer 123 is created. This silicon dioxide layer 123 is made using the photolithography process and an etching process removes a part again, so that phosphorus atoms pass through the resulting window can be diffused. The resulting N + -doped layer 124 extends through the N - doped layer 122 to the N + doped layer

121. In diesem Falle wird eine Wärmebehandlung in einer Oxydationsatmosphäre durchgeführt, wobei das Loch im Siliziumdioxyd, das für eine selektive Diffusion verwendet wurde, mit einem vergleichsweise dicken121. In this case a heat treatment is carried out in an oxidizing atmosphere, the Hole in the silicon dioxide, which was used for selective diffusion, with a comparatively thick one

5 Oxydfilm abgedeckt wird. Sodann wird das auf der N--dotierten Schicht 122 und auf der N+ -dotierten Schicht 124 abgelagerte Siliziumdioxyd weggeätzt und von der gesamten Oberfläche entfernt. An der Stelle des Loches, wo zuvor selektiv eindiffundiert wurde, wird5 oxide film is covered. Then this is done on the N- doped layer 122 and on the N + -doped Layer 124 etched away deposited silicon dioxide and removed it from the entire surface. In place of the Loches, where previously diffused selectively, is

ίο zwecks Bildung einer neuen Siliziumdioxydschicht eine extrem flache Vertiefung hergestellt. Diese Vertiefung wird als Bezug bei der Herstellung der Source-Zonen 125, der Gate-Zone 126, der Source-Elektrode 127 und der Gate-Elektrode 128 genommen, wobei diese unterίο for the purpose of forming a new silicon dioxide layer a extremely shallow depression made. This depression is used as a reference when producing the source zones 125, the gate region 126, the source electrode 127 and the gate electrode 128 is taken, this under

π Anwendung des Verfahrens nach Fig.4 hergestellt werden. Außerdem wird in einem Teil der Siliziumdioxydschicht über der N+ -dotierten Schicht 124 durch Ätzung ein Loch hergestellt, aus dem dann die Drain-Elektrode 129 herausgeführt wird.π application of the method according to Figure 4 produced will. In addition, a portion of the silicon dioxide layer above the N + -doped layer 124 is through Etching made a hole, from which the drain electrode 129 is then led out.

2» Die vorerwähnte N+-dotierte Schicht kann derari angeordnet werden, daß sie den Randbereich dei Gate-Zone umringt. Die Drain-Elektrode kann an einei oder mehreren geeigneten Stellen rings um die Gate-Zone herausgeführt werden.2 »The aforementioned N + -doped layer can derari be arranged so that it surrounds the edge region of the gate region. The drain electrode can be connected to a or several suitable locations around the gate zone.

r> Auch bei diesem Ausführungsbeispiel des Erfindungsgegenstandes können die Source-Zonen und die Gate-Zone unter Anwendung der im Zusammenhanf mit den Ausführungsbeispielen 1 bis 4 beschriebener Verfahren hergestellt werden. Darüber hinaus könnet r> Also in this embodiment of the subject invention, the source regions and the gate region by using the combination are prepared in the hemp with the embodiments 1 to 4 described methods. In addition, you can

so die letzten drei Ausführungsbeispiele miteinandei kombiniert werden.so the last three embodiments together be combined.

Hierzu 9 Blatt ZeichnungenIn addition 9 sheets of drawings

Claims

Patent claims:

1. A method for producing a junction field effect transistor of the vertical version, in which first a two-layer semiconductor body of a conductivity type is produced, the first layer of which has a lower doping than the layer underneath, which forms the drain zone, and in which the free surface of the first layer dopants to form the gate zone, which has the form of closed meshes forming a network and has the conductivity type opposite to the conductivity type of the semiconductor body, and source zones that are enclosed by the gate zone and adjoin this and the Conductivity type of the semiconductor body and a higher doping than the first layer, are introduced, characterized in that a thin layer (14, 23, 53, 73 ) Insulating material that is used for doping the gate Zone (13, 24, 55, 62, 75, 84, 126) containing certain dopant is applied, that the dopant is diffused into the first layer and that the thin layer of insulating material is used as a mask, the opening of which the areas of the surface of the first layer determine which dopants, which produce the conductivity type of the half-liter body, are brought into action to form the source zones (15, 26, 56, 63, 76, 85, 125).

2. The method according to claim 1, characterized in that a second thin layer (16, 25, 54, 74) of an insulating material which has dopants which produce the conductivity type of the semiconductor body, is applied to the areas indicated by the mask, and the Dopants are diffused into the semiconductor body to form the source zones.

3. The method according to claim 2, characterized in that after the application of the first and second thin layer on the corresponding areas and districts of the surface where the Gate and source zones are to be formed, the dopants in a manner known per se are simultaneously diffused into the semiconductor body.

4. The method according to any one of claims 1 to 3, characterized in that to form the Source zones have at least two dopants with different diffusion coefficients on the applied for these intended areas and built into the semiconductor body, so that the the channel connecting the source and drain regions has a resistance varying along its length having.

5. The method according to any one of claims 1 to 4, characterized in that before or after Formation of the gate zone furthermore coating substances that generate the conductivity type of the gate zone, are brought into action in particular on edge regions of the gate zone, so that these in relation to the other areas.

6. The method according to any one of claims 1 to 5, characterized in that after the formation of the Gate zone and before the formation of the source zones

Dopants that produce the conductivity type of the source zones in the gate zone surrounding area to be brought into action to create a protection zone to prevent a Form inversion.

7. The method according to any one of claims 1 to 6, characterized in that dopants that generate the conductivity type of the semiconductor body, in a lying outside the gate zone Area are introduced so that a serving as a connection zone for the drain zone zone high doping arises, soft from the surface through the first to the second layer expands.

8. The method according to claim 7, characterized in that source, gate and drain electrodes connected to the corresponding zones.