DE2525062C2 - N-channel memory FET array - Google Patents
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Description
Die Erfindung stellt eine besondere Ausgestaltung eines in dem Hauptpatent 25 05 816 behandelten Gegenstandes dar — dieses Hauptpatent stellt seinerseits einen Zusatz zum Patent 24 45 137 dar.The invention represents a special embodiment of one treated in the main patent 25 05 816 Subject matter - this main patent is in turn an addition to patent 24 45 137.
Die Erfindung betrifft eine Matrixanordnung aus n-Kanal-Speicher-FETs nach dem Oberbegriff des Patentanspruches der vorliegenden Anmeldung. Die Erfindung wurde für die Verwendung in einem Programmspeicher eines Fernsprech-Vermittlungssystems entwickelt. Sie ist jedoch auch für andere Speicher, z. B. für Programmspeicher von Datenverarbeitungsanlagen, geeignet.The invention relates to a matrix arrangement of n-channel memory FETs according to the preamble of Claim of the present application. The invention was made for use in one Program memory of a telephone switching system developed. However, it is also for others Memory, e.g. B. for program memory of data processing systems, suitable.
Im Patent 24 45 137 ist ein n-Kanal-Speicher-FET mit einem einen Anschluß aufweisenden, steuerbaren Steuergate, vergl. dort Fig. 1, und mit einem allseitig von einem Isolator umgebenen, floatenden Speichergate beschrieben, wobei sein Speichergate beim Programmieren durch mittels Kanalinjektion erzeugte, aufgeheizte Elektronen negativ aufgeladen wird, und wobei sein Speichergate nach dieser Aufladung, vor allem beim Lesen, mittels seiner negativen Ladung durch Influenz in den Source-Drain-Strom hemmender Weise auf die Source-Drain-Strecke einwirkt. Dort ist auch ein Beispiel gezeigt, vergl. Fig. 4, bei welchem ein solcher n-Kanal-Speicher-FET mehrfach in einer Speichermatrix, in integrierter Technik auf einem Substrat hergestellt, vorgesehen ist, wobei jeder n-Kanal-Speicher-FET für sich jeweils eine Speicherzelle bildet, wobei die Anschlüsse der Steuergates jeweiK einer Speicherzeile über eine erste Steuerleitung X und die einen Anschlüsse der zwei Anschlüsse aufweisenden Hauptstrecken aller n-Kanal-Speicher-FETs untereinander über einen gemeinsamen Schaltungspunkt So leitend verbunden sind.The patent 24 45 137 describes an n-channel memory FET with a controllable control gate having a connection, see FIG. 1 there, and with a floating memory gate surrounded on all sides by an insulator, its memory gate being programmed by means of Channel injection generated, heated electrons is negatively charged, and after this charge, especially during reading, its storage gate has an inhibiting effect on the source-drain path by means of its negative charge by influencing the source-drain current. An example is also shown there, cf. in each case forms a memory cell, wherein the terminals of the control gates jeweiK are interconnected to a memory line via a first control line X and the one terminals of the two-terminal main lines of all the n-channel memory FETs So conductive via a common node.
Gemäß dem Hauptpatent 25 05 816 kann das geladene, also programmierte Speichergate solcher Speicherzellen mit elektrischen Mitteln, und zwar mittels einer zwischen dem Steuergate und der Hauptstrecke zugeführten Löschspannung, durch einen Effekt entladen werden, der im Speichergate gespeicherte Elektronen, die durch die Löschspannung in Richtung vom Speichergate weg in den Isolator zwischen Speichergate und Hauptstrecke hinein beschleunigt werden, zum Abfließen durch den Isolator zur Hauptstrecke, also zum Kanal oder zum Drain oder zur Source, veranlaßt. Dazu wird eine Löschspannung entsprechender Polarität und Amplitude zwischen Steuergate und jenem Bereich der Hauptstrecke angelegt, wohin die Entladung erfolgen soll. Dem Elektronen-Entladungsstrom überlagert sich häufig ein Löcher-Entladungssirom, der wegen seiner entgegengesetzten Stromrichtung ebenfalls das Speichergate entlädt. Zur Vereinfachung der Beschreibung wird im folgenden im allgemeinen nur der Elektronen-Entladungsstrom erwähnt — bei Bedarf ist die Beschreibung entsprechend ergänzt aufzufassen.According to the main patent 25 05 816, the charged, ie programmed, memory gate can be such Memory cells with electrical means, namely by means of one between the control gate and the Main line supplied erase voltage, are discharged by an effect stored in the memory gate Electrons caused by the erase voltage in the direction away from the memory gate into the insulator between the storage gate and the main line are accelerated to drain through the insulator to the main route, i.e. to the channel or to the drain or to the source. An erase voltage is used for this corresponding polarity and amplitude between the control gate and that area of the main line created where the discharge is to take place. The electron discharge current is often superimposed Hole discharge sirom, which because of its opposite Direction of current also discharges the storage gate. To simplify the description, the generally only follows the electron discharge current mentioned - if necessary, the description should be supplemented accordingly.
Aus dem Hauptpatent 25 05 816 geht auch hervor, daß die n-Kanal-Speicher-FETs mit elektrischen Mitteln mehrfach wiederholbar sowohl elektrisch gelöscht als auch elektrisch programmiert werden können. Die elektrische Löschung und auch die elektrische Programmierung kann bei geeigneten Spannungsamplituden vorteilhafterweise innerhalb kurzer Zeit, z. B. innerhalb von einigen 10 ms, z. B. schon bei ca. 35 V Spannungsimpulsen zwischen Speichergate und Source beim erstmaligen Löschen und z. B. innerhalb 1 Minute beim zwanzigsten Löschen erreicht werden — die gemessenen Werte ändern sich also. Der hierzu benötigte Aufwand ist besonders gering.From the main patent 25 05 816 it is also apparent that the n-channel memory FETs with electrical means repeatedly repeatable, electrically erased as well as electrically programmed. the electrical deletion and also electrical programming can be done with suitable voltage amplitudes advantageously within a short time, e.g. B. within a few 10 ms, e.g. B. already at approx. 35 V voltage pulses between memory gate and source when deleting for the first time and z. B. within 1 minute at The twentieth erasure is achieved - the measured values change. The one needed for this Effort is particularly low.
Die Aufgabe der Erfindung ist zu ermöglichen, eine einzige Speicherzelle für sich zu löschen, ohne gleichzeitig auch weitere Speicherzellen des Speichers, z. D. weitere Speicherzellen der gleichen Speicherzeile, löschen zu müssen. Es kann also eine bitweise Löschung aus der Vielzahl der insgesamt in der Speichermatrix gespeicherten Bitmengen erfolgen. Darüber hinaus gestattet die Erfindung, häufig noch weitere n*Kanal-Speicher-FETs dieser Speichermatrix, insbesondere der gleichen Speicherzeile, gleichzeitig zu löschen, indem die entsprechenden Spannungen diesen ausgewählten Speicherzellen zugeführt werden. Der dazu notwendige konstruktive Aufwand ist besonders gering. Es zeigte sich, daß die im Patent 24 45 137 und im Hauptpatent 25 05 816 angestrebte Störungsunempfindlichkeit durch die erfindungsgemäße Maßnahme nicht nur nicht beeinträchtigt wird — durch die Möglichkeit, nur ein einziges Bit der insgesamt im Speicher gespeicherten Informationen zu löschen, ist bei der Erfindung dieThe object of the invention is to enable a single memory cell to be erased without at the same time also other memory cells of the memory, z. D. further memory cells of the same memory line, having to delete. It can therefore be a bit-wise deletion from the multitude of total in the memory matrix stored bit sets take place. In addition, the invention often allows further n * channel memory FETs delete this memory matrix, in particular the same memory line, at the same time by the corresponding voltages are supplied to these selected memory cells. The one necessary for this constructive effort is particularly low. It was found that the patent 24 45 137 and the main patent 25 05 816 target insensitivity to interference by the measure according to the invention not only not is adversely affected - by the possibility of only a single bit of the total stored in memory To delete information is the invention
Störung der übrigeü irr? Speicher gespeicherten Bits sogar besonders gering, nämlich ganz vermieden.Disturbance of the rest? Memory stored bits even particularly low, namely completely avoided.
Die Aufgabe der Erfindung wird durch die im Kennzeichen des Patentanspruches angegebene Maßnahme gelöst.The object of the invention is achieved by the measure specified in the characterizing part of the patent claim solved.
Im Gegensatz zu den in Fig. 4 des Patents 2445 137, und übrigens auch in Fig. 2 der in der DE-OS 24 45 078 gezeigten Speicher sind also bei der Erfindung die zweiten Steuerleitungen untereinander nicht ständig galvanisch durch einen gemeinsamen Schaltungspunkt So verbunden. Durch die normalerweise bestehende galvanische Trennung dieser zweiten Steuerleitungen ist es möglich, einerseits Ober eine solche getrennte zweite Steuerleitung und andererseits über eine erste Steuerleitung der am Kreuzungspunkt dieser beiden Steuerleitungen angebrachten Speicherzelle die Löschspannung so zuzuführen, daß bitweise nur die Information in dieser Speicherzelle und nicht wortweise gleichzeitig die Informationen in anderen, mit der gleichen ersten Steuerleitung verbundenen Speicherzellen gelöscht werden. Die Erfindung stellt also eine besondere, für sich vorteilhafte Ausgestaltung der Ansteuerung des in dem Hauptpatent P 25 05 816 bzw. im Patent 24 45 137 beschriebenen Matrixanordnung aus n-Kanal-Speicher-FETs dar.In contrast to in Fig. 4 of the patent 2 445 137, and, incidentally, in Fig. 2 of the memory shown in DE-OS 24 45 078 second control lines are not mutually constantly galvanically connected by a common circuit point So in the invention. The normally existing galvanic separation of these second control lines makes it possible, on the one hand, via such a separate second control line and, on the other hand, to supply the erase voltage to the memory cell attached at the intersection of these two control lines via such a separate second control line, so that only the information in this memory cell is bit by bit and not word by word at the same time the information in other memory cells connected to the same first control line are erased. The invention thus represents a special, inherently advantageous embodiment of the control of the matrix arrangement of n-channel memory FETs described in main patent P 25 05 816 or in patent 24 45 137.
Die Erfindung und Weiterbildungen davon werden anhand der in den Fig. 1, 2 und 3 gezeigten Ausführungsbeispielen näher erläutert, wobei dieThe invention and further developments thereof are illustrated in FIGS. 1, 2 and 3 Embodiments explained in more detail, the
F i g. 1 eine erfindungsgemäße Matrixanordnung aus n-Kanal-Speicher-FETs und dieF i g. 1 an inventive matrix arrangement of n-channel memory FETs and the
F i g. 2 eine besondere Ausgestaltung eines einzelnen n-Kanal-Speicher-FET zeigen.F i g. Figure 2 shows a particular embodiment of a single n-channel memory FET.
In Fig. 1 sind n-Kanal-Speicher-FETs 7*1 bis T4 gezeigt Die zweidsmensionale Speichermatrix kann auch viel mehr als nur vier solche n-Kanal-Speicher-FETs enthalten. Die einzelnen n-Kanal-Speicher-FETs enthalten jeweils neben einem steuerbaren Steuergate ein allseitig von einem Isolator umgebenes, in elektrischer Hinsicht floatendes Speichergate, vergleiche z. B. in F i g. 2 das Speichergate G1, wobei das Speichergate beim Programmieren durch mittels Kanalinjektion im eigenen Kanal, hier an einer Kanalstelle V1 erzeugte, aufgeheizte Elektronen, hier Ke, negativ aufgeladen wird. Nach dieser negativen Aufladung wirkt das Speichergate, hier G1, vor allem beim Lesen, mittels seiner negativen Aufladung durch Influenz in den Source-Drain-Strom hemmender Weise auf die Hauptstrecke, hier auf deren Teil K1, ein. Nach dem Programmieren ist also die Hauptstrecke, hier Ki/K 2, in einen übermäßig sperrenden Zustand gesteuert, wie in dem oben zitierten Patent P 24 45 137 ausführlich beschrieben ist.In Fig. 1, n-channel memory FETs 7 * 1 to T4 are shown. The two-dimensional memory matrix can also contain many more than just four such n-channel memory FETs. The individual n-channel memory FETs each contain, in addition to a controllable control gate, a memory gate that is electrically floating and surrounded on all sides by an insulator. B. in Fig. 2 the memory gate G 1, the memory gate being negatively charged during programming by heated electrons, here Ke, generated in its own channel by means of channel injection, here at a channel location V 1. After this negative charge, the memory gate, here G 1, especially during reading, has an inhibitory effect on the main path, here on its part K 1, by means of its negative charge by influencing the source-drain current. After programming, the main line, here Ki / K 2, is controlled in an excessively blocking state, as is described in detail in the patent P 24 45 137 cited above.
Das geladene, also programmierte Speichergate, hier Gi, kann gemäß dem Hauptpatent mit elektrischen Mitteln, und zwar mittels einer zwischen dem Steuergate und der Hauptstrecke zugeführten Löschspannung, durch einen Effekt entladen werden, der im Speichergate gespeicherte Elektronen zum Abfließen durch den Isolator, hier /s, zur Hauptstrecke veranlaßt. In dem Hauptpatent ist ausführlich beschrieben, daß dazu vor allem der Fowler-Nordheim-Tunneleffekt und der Gateoberflächeneffekt geeignet ist. durch den die im .Speichergate gespeicherten Elektronen durch die Löschspannung in Richtung vom Speichergate weg in den Isolator zwischen Speichergate und Hauptstrecke hinein beschleunigt werden und so zum Abfließen durch den Isolator zur Haupistrecke veranlaßt werden. Diesen Elektronen-Entladungsstrom kann sich der beschriebene Löcher-Entladungsstrom in der gleichen Stelle des Isolators Oberlagern. Hierzu wird die betreffende Löschspannung mit entsprechender Amplitude und Polarität zwischen dem Steuergate und jenem Bereich der Hauptstrecke, also zwischen Steuergate einerseits und Drain oder Source oder Kanal andererseits, angelegt, wohin die Entladung erfolgen soll.The charged, i.e. programmed memory gate, here Gi, can be discharged according to the main patent with electrical means, namely by means of an erase voltage supplied between the control gate and the main line, by an effect that causes the electrons stored in the memory gate to flow away through the insulator, here / s, caused to the main line. The main patent describes in detail that the Fowler-Nordheim tunnel effect and the gate surface effect are particularly suitable for this purpose. by which the electrons stored in the .Speichergate are accelerated by the erase voltage in the direction away from the memory gate into the insulator between the memory gate and the main route and are thus caused to flow through the insulator to the main route. The described hole discharge current can be superimposed on this electron discharge current in the same place on the insulator. For this purpose, the relevant erase voltage is applied with the appropriate amplitude and polarity between the control gate and that area of the main path, i.e. between the control gate on the one hand and the drain or source or channel on the other, where the discharge is to take place.
Bei dem in F i g. 1 gezeigten Beispiel soll die Entladung zur Source S hin, also zu den zweiten ίο Steuerleitungen Y" hin, erfolgen; vergleiche z. B. die Speicherzelle 7*1 und die zugehörige zweite Steuerleitung yiinFig. 1.In the case of the FIG. 1, the discharge is to take place towards the source S , that is to say towards the second ίο control lines Y " ; compare, for example, the memory cell 7 * 1 and the associated second control line yi in FIG. 1.
Die einzelnen n-Kanal-Speicher-FETs sind, in integrierter Technik hergestellt, zu einer Speichermatrix angeordnet, wobei jeder einzelne von ihnen jeweils eine eigene Speicherzelle bildet Die Steuergates der in der ersten Matrixdimension angeordneten Speicherzellen sind jeweils durch erste Steuerleitungen, vergleiche X1, X 2 in Fig. 1, miteinander verbunden. Diese Steuerleitungen ΛΤ stellen hier die Zeilenleitungen des Speichers dar. Die zweiten Anschlüsse, hier S, der zwei Anschlüsse aufweisender. Hauptstrecken der u\ der zweiten Matrixdimension angeordneten Speicherzellen sind jeweils durch eine zweite Steuerleitung Y"i, Y"2 miteinander verbunden, wobei diese zweiten Steuerleitungen Y" untereinander nicht ständig galvanisch, d. h. ohmisch gut leitend, verbunden sind. Dies ist ein erstes Merkmal, durch das sich die in F i g. 1 gezeigte Ausführung der Erfindung von der in F i g. 4 des Patents 24 45 137 gezeigten Anordnung unterscheidet Bei der Erfindung ist nämlich, durch die galvanische Trennung bedingt nicht der in der genannten Fig. 4 gezeigte gemeinsame Schaltungspunkt So vorgesehen. Statt dessen sind bei der Erfindung die voneinander getrennten, entsprechenden Schaltungspunkte SYi und SY2 vorgesehen, welche jedenfalls nicht ständig galvanisch miteinander verbunden sind.The individual n-channel memory FETs are manufactured in integrated technology, arranged to form a memory array, each one of them in each case forms a separate memory cell, the control gates of which is arranged in the first matrix dimension memory cells are each connected by first control lines, compare X 1, X 2 in Fig. 1, connected to one another. These control lines ΛΤ represent the row lines of the memory. The second connections, here S, of the two connections. Major lines of u \ of the second matrix dimension arranged memory cells are connected through a second control line Y "i, Y" 2 to each other, said second pilot lines Y "are not mutually constantly galvanically, ie ohmic good conductivity, respectively. This is a first feature, by which the embodiment of the invention shown in FIG. 1 differs from the arrangement shown in FIG common circuit point provided. Instead, are provided in the invention, the separate, respective circuit points SYi and SY2, which are in any case not always connected electrically with each other.
Die Löschung erfolgt bei der Erfindung gemäß einemThe deletion takes place in the invention according to a
weiteren Merkmal der Erfindung dadurch, daß die Löschspannung Uri/Uti, z.B. UrI = +J5V, i/fl=0V, der ausgewählten Speicherzelle, z.B. 7*3, über die zugehörige erste Steuerleitung, hier X2, und über die zugehörige zweite Steuerleitung, hier Y"i zugeführt wird, vergl. F i g. 1. In diesem Falle entlädt sich die aus dem isolierten, floatenden Speichergate der Zelle 7*3 gespeicherte negative Ladung über die Source S dieser Speicherzelle 7"3 zum Schaltungspunkt SYi hin. An die übrigen ersten Steuerleitungen kann dabeiAnother feature of the invention in that the erase voltage Uri / Uti, for example Ur I = + J5V, i / fl = 0V, of the selected memory cell, for example 7 * 3, via the associated first control line, here X 2, and via the associated second Control line, here Y "i is fed, see FIG. 1. In this case, the negative charge stored from the isolated, floating memory gate of cell 7 * 3 is discharged via the source S of this memory cell 7" 3 to the circuit point SYi . The remaining first control lines can thereby
z. B. +20 V, an die übrigen zweiten Steuerleitungen 0 Vz. B. +20 V, to the remaining second control lines 0 V
so gelegt werden, um unerwünschte Beeinflussungen, nämlich Löschungen und Programmierungen der nicht ausgewählten Speicherzellen 71, 7}, 7}, zu vermeiden.in such a way as to avoid undesired influences, namely deletions and programming of the not selected memory cells 71, 7}, 7} to avoid.
Zur Vermeidung von Hauptstreckenströmen kann gleichzeitig das Potential der Drainanschlüsse D bzw. Y1, V2 floaten.To avoid main line currents, the potential of the drain connections D or Y 1 , V 2 can float at the same time.
Durch besondere, in Fig. 1 nicht gezeigte Schalter kann jedoch vorübet gehend eine galvanische Verbindung zwischen solchen Schaltungspunkten 5Vl, SY2 und damit eine galvanische Verbindung von zweiten Steuerleitungen hwgestellt werden, z. B. um mehrere Speicherzellen einer bestimmten Zeile des Speichers gleichzeitig zu löschen. Falls die Schaltungspunkte SY\, SY2 galvanisch miteinander verbunden werden, wird die betreffende Löschspannung nämlich nicht nur dem ί>5 n-Kanal-Speicher-FET der Speicherzelle 7*3, sondern gleichzeit'2 auch in der gleichen Zeile gelegenen weiteren n-Kanal-Speichcr-FETs. hier der weiteren Speicherzelle Γ4, zugeführt, wodurch gleichzeitig hierBy means of special switches not shown in FIG. 1, however, a galvanic connection between such circuit points 5Vl, SY2 and thus a galvanic connection of second control lines can be established in advance, e.g. B. to erase several memory cells of a certain row of the memory at the same time. If the circuit points SY \, SY2 are galvanically connected to one another, the relevant erase voltage is namely not only the ί> 5 n-channel memory FET of the memory cell 7 * 3, but at the same time also another n-channel located in the same row -Memory CR FETs. here the further memory cell Γ4, supplied, whereby at the same time here
bride η-Kanal-Speicher-P ETs 7\3. Γ4 über deren jeweilige Source 5 gelösch1 werden. Durch die normalerweise bestehende galvanische Trennung zwischen den zweiten Steuerleitungen V" ist jedoch bei der Erfindung ermöglicht, bitweise Informationen im Speicher zu löschen, statt dazu z. B. wortweise die in mehreren Speicherzellen enthaltene Gesamtinformation gleichzeitig löschen und das neue Wort in alle gelöschten Zellen einschreiben zu müssen. Durch die Erfindung wird also auch die Anzahl der Löschungen von Zellen vermindert, was. wegen der oft nur begrenzten Anzahl der ohne Vergiftung oder Zerstörung des Isolators mögliche Löschungen und Neuprogrammierungen einer Zelle, im allgemeinen zu einer Verlängerung der störungsfreien Lebensdauer des Speichers führt.bride η channel storage P ETs 7 \ 3. Γ4 can be deleted 1 via their respective source 5. The normally existing galvanic isolation between the second control lines V ″, however, makes it possible in the invention to erase information in the memory bit by bit instead of, for example, simultaneously erasing the entire information contained in several memory cells word by word and writing the new word in all erased cells The invention also reduces the number of erasures of cells, which, because of the often only limited number of erasures and reprogramming of a cell that can be made without poisoning or destroying the insulator, generally leads to an increase in the fault-free life of the memory .
Insbesondere die überlagerte Löcher-Entladungsstromkomponente kann, falls sie groß genug ist. offenbar örtliche Aufladungen des Isolators an der Entladungsstelle erzeugen, also aufgeladene Haftstellen im Isolator erzeugen, wodurch der Isolator an jener Iso'.norstelle. über die die Entladung des Speichergate C I erfolgt, von Entladung zu Entladung immer stärker vergiftet wird. Durch diese Vergiftung steigt, wie oben beschrieben, die Entladungsdauer bei jeder neuen Entladung immer stärker an, bis endlich die Entladungsdauer so groß wird, z. B. mehrere Minuten, daß weitere Löschungen als gestört und sozusagen undurchführbar anzusehen sind. Ähnliche Änderungen der zur Programmierung nötigen Dauern bzw. der für konstante Dauern nötigen Programmierspannungen beobachtet man häufig bei Vergiftung des Isolators nahe jener Stelle im Isolator, über die das Speichergate aufgeladen wird.In particular, the superimposed hole discharge current component can if it is large enough. evidently generate local charges of the insulator at the discharge point, that is, generate charged traps in the insulator, whereby the insulator at that Iso'.norstelle. via which the discharge of the storage gate C I takes place, is poisoned more and more from discharge to discharge. As a result of this poisoning, the discharge time increases with each new discharge, as described above, until the discharge time finally becomes so long, e.g. B. several minutes that further deletions are to be regarded as disturbed and, so to speak, impracticable. Similar changes in the durations required for programming or in the programming voltages required for constant durations are often observed when the insulator is poisoned near the point in the insulator via which the memory gate is charged.
Um die Anzahl der ohne stärkere Vergiftung, also ohne Störung durchführbaren Löschungen und Neuprogrammierungen zu erhöhen, kann auch hier die schon in dem Hauptpatent angegebene Maßnahme durchgeführt werden, daß die Programmierung der ungeladenen Speichergates, vcrgl. Kc in Fig. 2. möglichst weit abseits von jener Stelle im Isolator des n-Kanal-Speicher-FET erfolgt, über die die Löschung des Speichergute erfolgt — man beobachtet dann geringere Änderungen der Lösch- und Programmierdauern. Da bei dem in F i g. 1 gezeigten Ausführungsbeispiel die Löschung des Speichergate zur Source S hin erfolgen soll, sollte, zur Vermeidung der — z. B. durch Haftladungen wie beschrieben bewirkten — Vergiftung des das floatende Speichergate isolierenden Isolators Is, die Programmierung möglichst weit abseits von der Source 5 erfolgen. Es ist daher in diesem Falle günstig, wenn die die Elektronen Ke emittierende Kanalstelle, vergl. Vin F i g. 2. möglichst weit abseits von der Source Sist.In order to increase the number of erasures and reprogrammings that can be carried out without severe poisoning, that is to say without interference, the measure already indicated in the main patent can also be carried out here, that the programming of the uncharged memory gates, cf. Kc in FIG. 2 takes place as far away as possible from that point in the isolator of the n-channel memory FET via which the memory good is erased - smaller changes in the erasure and programming times are then observed. Since in the case of FIG. 1, the deletion of the memory gate to the source S should take place, in order to avoid the - z. B. caused by adhesive charges as described - poisoning of the floating memory gate isolating insulator Is, the programming as far away from the source 5 as possible. It is therefore advantageous in this case if the channel point emitting the electrons Ke , cf. V in FIG. 2. As far away as possible from the Source Sist.
In F i g. 2 ist daher ein Ausführungsbeispiel gezeigt, bei welchem das Speichergate des n-Kanal-Speicher-FET nur einen sich über die ganze Breite des Kanals entsprechenden ersten Teil K1 des Kanals bedeckt, der diejenige Kanalstelle K enthält, die mittels Kanalinjektion beim Programmieren die ausgeheizten Elektronen Ke emittiert — Es genügt auch, wenn dieser ' erste Kanaheil K 1 zumindest an diese Kanalstelie V angrenzen würde. Bei diesem besonderen Speicher-FET ist zusätzlich vorgesehen, daß das Steuergate G 1, aber nicht das Speichergate G 2, den restlichen, elektrischen in Reihe liegenden Teil K 2 des Kanals bedeckt, so daß ' der Zustand des ersten Teils K 1 des Kanals sowohl direkt vom Steuergatezustand als auch vom Speichergate zustand, jedoch der Zustand des restlichen Teils K 2 In Fig. 2 therefore shows an exemplary embodiment in which the memory gate of the n-channel memory FET covers only a first part K 1 of the channel corresponding over the entire width of the channel and containing the channel location K that was baked out by channel injection during programming Emits electrons Ke - It is also sufficient if this' first channel K 1 would at least adjoin this channel location V. In this particular memory FET is additionally provided, that the control gate G 1, but not the storage gate G 2, the residual electrical in series part K 2 of the channel is covered, so that 'the state of the first part K 1 of the channel both directly from the control gate state as well as from the memory gate state, but the state of the remaining part K 2
des Kanals direkt nur vom Stcuergate/ustand gesteuert wird. Eine solche Ausgestaltung ties n-Kanal-Speicher-FET ist für sich bereits durch die Anmeldung P 25 13 207.4 vorgeschlagen und dort ausführlich beschrieben. of the channel directly controlled only by the control gate / state will. Such a refinement of the n-channel memory FET is already evident from the application P 25 13 207.4 proposed and described in detail there.
Die ersten Anschlüsse, hier die Drains D, der Hauptsirecken der in der zweiten Matrixdimension angeordneten Speicherzellen können jeweils noch durch dritte Steuerleitungen, hier Kl, K2. miteinander verbunden sein. Diese dritten Steuerleitungan Kkönnen vorteilhafterweise sowohl zur Programmier ung als auch zum Lesen ausgenutzt werden, wie im folgenden beschrieben wird.The first connections, here the drains D, of the main corners of the memory cells arranged in the second matrix dimension can each also pass through third control lines, here K1, K2. be connected to each other. This third control line at K can advantageously be used both for programming and for reading, as will be described below.
Beim Programmieren einer Speicherzelle, z. R. 7"3, kann man nämlich ein Programmierpotentiai Ut 2 an die dieser Speicherzelle zugeordnete erste Steuerleitung, hier X 2. anlegen, vgl. Fig. 1. Das Programmierpotential Ut 2 beschleunigt die durch Kanalinjektion im Kanal erzeugten freien Elektronen in Richtung zum Sneirhergate hin, wie dies in den Patenten P 24 45 137 und 25 05 916 ausführlich beschrieben ist. Damit die betreffende Kanalstelle V durch Kanalinjektion die freien Elektronen Ke abgibt, die das Speichergatc G I aufladen, ist der Hauptstrecke des betreffenden n-Kanal-Speicher-FET. hier T3. eine Programmierspannung, hier Ur2/Us2, über die /weite und die dritte Steuerleitung K"l/Kl zuzuführen, indem z.B. die Program~iierspannung Ur2/Us2 zwischen der zweiten Steuerleitung K"l und der dritten Steuerleitung Kl über den in Fig. 1 gezeigten Schalter T5 angelegt wird. Es hat sich gezeigt, daß die n-Kanal-Speicher-FETs ohne erheblichen konstruktiver. Aufwand über die dritten Steuerleitungen Kauch gelesen werden können. Beim Lesen einer ausgewählten Speicherzelle, z. B. 7"3 in Fig. 1, kann nämlich ein solches Lesepotential Ut3 an die dieser Speicherzelle zugeordnete erste Steuerleitung. hier X 2, angelegt werden, welches die Hauptstrekke der betreffenden Speicherzelle, hier 7~3, in den leitenden Zustand steuert, falls die Speicherzelle T3 nicht programmiert ist, und welches diese Hauptstrecke, hier nämlich den ersten Kanaheil Ki der in F i g. 2 gezeigten Speicherzellenausgestaltung, in den sperrenden Zustand steuert, falls die Speicherzelle 7~3 programmiert ist. Ob die Hauptstrecke der betreffenden Speicherzelle leitend oder sperrend ist, wird durch eine gleichzeitige Zuführung einer Lesespannung, z. B. Ur3/Us3, über die zugehörige zweite Steuerleitung Y" J und zugehörige dritte Steuerleitung Kl festgestellt. Beim Lesen einer Speicherzelle wird hier also ein Lesepotential Ut 3 an die dieser Speicherzelle 7"3 zugeordnete erste Steuerleiiung X2 und eine zusä.gliche Lesespannung Ur3/Us3 zwischen der zweiten und der dritten Steuerleitung Y"ilY\ angelegt; der dann durch die Hauptstrecke Ki/K 2 und damit durch die zweite und dritte Steuerleitung Y"MYi fließende, im Ausgangsverstärker L Küberwachte Strom ist abhängig davon, ob die Speicherzelle Γ3 programmiert oder nicht programmiert istWhen programming a memory cell, e.g. R. 7 "3, one can namely a Programmierpotentiai Ut 2 to which this memory cell associated first control line, to create here X 2. See Fig. 1. The programming potential Ut 2 accelerate the free electrons generated by channel injection in the channel towards the Sneirhergate out, as described in detail in patents P 24 45 137 and 25 05 916. So that the channel point V in question emits the free electrons Ke by channel injection, which charge the memory gate G I, the main route of the n-channel memory in question is FET. Here T3. To supply a programming voltage, here Ur2 / Us2, via the / wide and third control line K "l / Kl, for example by transferring the programming voltage Ur2 / Us2 between the second control line K" l and the third control line Kl the is applied in Fig. 1 shown switch T5. It has been found that the n-channel memory FETs can be read without substantial constructive. expense over the third control lines Kauch. When reading e in a selected memory cell, e.g. B. 7 "3 in Fig. 1, such a read potential Namely UT3 to which this memory cell associated first control line. Here X 2 are applied, which controls the Hauptstrekke of the relevant memory cell here 7 ~ 3, into the conducting state if the memory cell T3 is not programmed, and which controls this main line, here namely the first channel Ki of the memory cell configuration shown in FIG. 2, into the blocking state, if the memory cell 7-3 is programmed or blocking is determined by a simultaneous supply of a read voltage, e.g. Ur3 / Us3, via the associated second control line Y " J and the associated third control line Kl. When reading a memory cell, a read potential Ut 3 is applied to the first control line X2 assigned to this memory cell 7 "3 and an additional read voltage Ur3 / Us3 between the second and the third control line Y" ilY \ ; the current flowing through the main line Ki / K 2 and thus through the second and third control lines Y "MYi and monitored in the output amplifier L Kübericht depends on whether the memory cell Γ3 is programmed or not programmed
Der in der F i g. 2 gezeigte n-Kanal-Speicher-FET, der zwei getrennte, elektrisch in Reihe liegende, verschieden gesteuerte Kanalteile K1 und K 2 hat, hat zusätzlich den bereits in der Anmeldung P 25 13 207.4 beschriebenen Vorteil, bei der Löschung auch übermäßig entladen werden zu dürfen, wodurch das Speichergate G1 nicht entladen, sondern positiv aufgeladen wird. Die Anordnung solcher n-Kanal-Speicher-FETs zu einer Speichermatrix, vergleiche F i g. 1, hat also den Vorteil, daß die Löschung, wegen der ZulässigkeitThe one shown in FIG. 2 n-channel memory FET shown, which has two separate, electrically in series, differently controlled channel parts K 1 and K 2 , also has the advantage already described in the application P 25 13 207.4, are also excessively discharged during the erasure to be allowed, whereby the memory gate G 1 is not discharged, but positively charged. The arrangement of such n-channel memory FETs to form a memory matrix, compare FIG. 1, has the advantage that the deletion, because of the admissibility
übermäßiger Löschungen, leicht und besonders schnell durchführbar ist, bei hohen Toleranzwertcn für die Löschspannung und für das Löschpotential und für diejenige Dauer, während der diese Löschspannungen und Löschpotentiale den einzelnen Speicherzellen zugeführt werden können. Diese Ausgestaltung des Speichers ist also besonders betriebssicher.excessive erasures, can be carried out easily and particularly quickly, with high tolerance values for the Erase voltage and for the erase potential and for the duration during which these erase voltages and erase potentials can be supplied to the individual memory cells. This embodiment of the The memory is therefore particularly reliable.
Wie bereits oben beschrieben wurde, ist die Vergiftung des Isolators unerwünscht, vor allem, weil die Löschdauer dadurch von Löschung zu Löschung stark ansteigt, so daß schließlich die Löschung völlig gestört ist. Es zeigte sich, daß diese Vergiftung beim Löschen nahezu völlig vermieden werden kann, so daß die Löschdauern nur geringfügig ansteigen, die Anzahl der störungsfreien Löschungen damit erheblich erhöht und damit die Lebensdauer des n-Kanal-Speicher-FET entsprechend erhöht werden kann. Dazu ist es günstig, daß die Entladung mittels Löschspannungen Ur 1/Ut I bewirk! wird, die langsam kontinuierlich ansteigen. /.. B. innerhalb von drei Sekunden sägezahnlörmig von 0 V auf ihren Endwert, z. B. 35 V zwischen Hauptstrecke und Steuergate Gl. ansteigen. Man kann auch eine entsprechende amplitudenmodulierte Folge positiver Impulse zum Löschen verwenden, deren Amplitude, also Hüllkurve, langsam kontinuierlich ansteigt.As already described above, the poisoning of the isolator is undesirable, above all because the extinction time increases sharply from extinction to extinction, so that ultimately the extinction is completely disturbed. It was found that this poisoning can be almost completely avoided during erasure, so that the erase times only increase slightly, the number of interference-free erasures is increased considerably and the service life of the n-channel memory FET can be increased accordingly. In addition, it is favorable that the discharge by means of erasing voltages Ur 1 / Ut I cause! that slowly increase continuously. / .. B. within three seconds in a sawtooth shape from 0 V to its final value, z. B. 35 V between main line and control gate Eq. increase. A corresponding amplitude-modulated sequence of positive pulses can also be used for erasing, the amplitude of which, i.e. the envelope curve, increases slowly and continuously.
Durch eine solche langsam ansteigende Löschspannung, statt einer von Anfang an hohen Löschspannung, setzt die Entladung des Speichergate G 1 nur ganz langsam ein, und zwar genau bei der minimal möglichen Löschspannung, vergleiche Fl in Fig. 2 der Hauptanmeldung/Hauptpatent. Die Entladung erfolgt hier nur durch den Fowler-Nordheim-Tunneleffekt, wobei die zwischen Speichergate G 1 und Hauptstrecke liegende Spannung jeweils zu klein ist, als daß aufgrund des Avalanche-Effektes ein Löcher-Entladungsstrom, der sich überlagert, gleichzeitig fließen könnte, vergleiche die für die Erzeugung eines Löcher-Entladungsstromes nötige, hier nicht mohr erreichte Mindestspannung gemäß Kurve 1-2 in Fig. 2 des Hauptpatents. Der Löcher-Entladungsslrom fehlt also, so daß die hlaf(stellen im Isolator nicht mit Löchern besetzt werden. Während des langsamen Anstiegs der Steuergate-Hauptstrecken-Löschspannung fließt allmählich, also nur nach und nach, der Elektronen-Entladungsstrom, ohne daß die Spannung zwischen Speichergate G 1 und Hauptstrecke die der Kurve Fl entsprechende Höhe dabei wesentlich übersteigt. Der Anstieg der Löschspannung Ur/Ul soll also so langsam erfolgen, daß kein Löcher-Entladungsstrom fließt und die Löschdauer konstant bleibt. Da die Vergiftung beim Löschen vermieden wird, wird trotz häufigerem Löschen und Neuprogrammicren kein wesentlicher Anstieg mehr der jeweiligen Löschungsdauer beobachtet. Der hochstzulässige Wert für d'n Schnelligkeit des Anstieges der Löschspannung kann für den jeweils gewählten Aufbau des n-Kanal-Speicher-FET auch durch einen Versuch an einem Probeexemplar ermittelt werden.Due to such a slowly increasing erase voltage, instead of an erasure voltage that is high from the beginning, the discharge of the memory gate G 1 begins only very slowly, precisely at the minimum possible erase voltage, compare Fl in FIG. 2 of the main application / main patent. The discharge takes place here only through the Fowler-Nordheim tunnel effect, with the voltage between the storage gate G 1 and the main line being too small for a superimposed hole discharge current to flow at the same time due to the avalanche effect for the generation of a hole discharge current necessary, here not reached the minimum voltage according to curve 1-2 in Fig. 2 of the main patent. The hole discharge current is absent, so that the hlaf (positions in the insulator are not filled with holes. During the slow increase in the control gate main line erase voltage, the electron discharge current flows gradually, i.e. only gradually, without the voltage between The memory gate G 1 and main section significantly exceed the height corresponding to the curve Fl. The increase in the erase voltage Ur / Ul should therefore take place so slowly that no hole discharge current flows and the erase duration remains constant The highest permissible value for the speed of the increase in the erase voltage can also be determined for the selected structure of the n-channel memory FET by an experiment on a sample copy.
Wegen dieser Vermeidung der Vergiftung kann dann auch die Löschung über die gleiche Isolatorstelle zugelassen werden, über die die Programmierung erfolgte. Man kann also aufgrund dieser besonderen Löschmethode auch zulassen, daß das Speichergate in Drainnähe bitweise sowohl programmiert als auch gelöscht wird, ohne einen unangenehm starken Ans(ieg der Löschdauer zu bewirken. Man braucht daher in diesem Fall auch keine Verbindung LK und Lappen L in Sourcenähe, vergleiche F i g. 2, bei einem n-Kanal-Speicher-FET anzubringen, dessen Speichergate nur den ersten Kanalteil, aber nicht den restlichen Kanalteil bedeckt. Es ist jedoch hierbei günstig, die Verbindung LK und den Lappen L in Drainnähe anzubringen, falls der erste Kanalteil K 1 durch einen kleinen Abschnitt des restlichen Kanalteils K 2 vom Drain getrennt ist.Because of this avoidance of poisoning, deletion can then also be permitted via the same isolator point that was used for programming. So you can also allow the memory gate in drain near programmed bit of both is also cleared as without an unpleasantly strong Ans (the erasing time lattices to cause. Therefore, we need in this case no connection LK and rags L because this particular deletion method in source close , compare F i g. 2, to install in an n-channel memory FET having its memory gate only the first channel portion, but not the remaining channel part. However, it is covered in this case advantageous to apply the compound LK and the lobes L in the drain area, if the first channel part K 1 is separated from the drain by a small section of the remaining channel part K 2.
Hierzu 1 Blatt Zeichnungen1 sheet of drawings
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