DE2459023C3 - Static read / write memory cell that can be integrated, made up of insulating-layer field effect transistors of the same type of conduction and control - Google Patents

Static read / write memory cell that can be integrated, made up of insulating-layer field effect transistors of the same type of conduction and control

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DE2459023C3
DE2459023C3 DE19742459023 DE2459023A DE2459023C3 DE 2459023 C3 DE2459023 C3 DE 2459023C3 DE 19742459023 DE19742459023 DE 19742459023 DE 2459023 A DE2459023 A DE 2459023A DE 2459023 C3 DE2459023 C3 DE 2459023C3
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Dieter J. Ing.(Grad.) Holzmann
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Daniel J. Dr.-Ing. Wolfgantzen Mlynek (Frankreich)
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Description

gen möglich wird, wobei die Frequenzeigenschaften, d. h. die maximal mögliche Schreib/Lese-Geschwindigkeit der bekannten Schaltung erhalten bleiben soll. Diese Aufgabe wird durch die im Kennzeichen des Patentanspruchs angegebenen Merkmale der Erfindung gelöstgen becomes possible, the frequency characteristics, i. H. the maximum possible read / write speed the known circuit should be retained. This task is carried out by the Claim specified features of the invention solved

Zwar ist es aus der DE-OS 14 74 457 bei aus Isolierschicht-Feldeffekttransistoren komplementärer Leitungsart bestehenden Speicherzellen bekannt, in eine der beiden kreuzweisen Verkopplungen den gesteuerten Strompfad mindestens eines Entkopplungstransistors einzufügen, dessen Steueranschluß über eine mit einem als Wortquelle bezeichneten Impulsgenerator verbundene Informationsleitung gesteuert wird. Zusammen mit einer weiteren Maßnahme soll dies bei der bekannten Anordnung dazu dienen, daß die Information über den Speicherzustand der Speicherzelle als Stromänderung des Speisestroms auftritt. Es ist offensichtlich, daß diese Speicherzelle somit völlig andersartig aufgebaut ist und auch eipe andere Wirkungsweise hat als die Speicherzelle nach der Erfindung.Although it is from DE-OS 14 74 457 complementary from insulating layer field effect transistors Line type of existing memory cells known in one of the two crosswise couplings controlled current path to insert at least one decoupling transistor, the control terminal of which has a is controlled with an information line connected to a pulse generator called a word source. Together with a further measure this is intended to serve in the known arrangement that the information occurs via the storage state of the memory cell as a current change in the supply current. It is Obviously, this memory cell is constructed completely differently and also a different one Mode of operation has as the memory cell according to the invention.

Ferner sind aus »1972 IEEE Solid-State Circuits Conference, Digest of Technical Papers«, Februar 1972, Seiten 56 und 57 sowie »1973 IEEE Solid-State Circuits Conference, Digest of Technical Papers«, Februar 1973, Seiten 30, 31 und 195 und der entsprechenden DE-OS 22 62 171 für sogenannte Ein-Transistor-Speicherzellen Lese- und Auffrisch- bzw. Regenerierschaltungen bekannt, die als getastete Flipflops betrieben werden und bei denen in jeder kreuzweisen Verkopplung der gesteuerte Strompfad eines Entkoppeltransistors angeordnet ist, deren Steueranschlüsse gemeinsam von einem ersten Hilfssignal angesteuert sind, das vor Beginn des Leseimpulses die Entkoppeltransistoren sperrt. Für dieses Teilmerkmal der Erfindung wird somit, da an sich bekannt nur Schutz in Verbindung mit den weiteren die Erfindung charakterisierenden !Merkmalen des Patentanspruchs beansprucht.Also from "1972 IEEE Solid-State Circuits Conference, Digest of Technical Papers", February 1972, Pages 56 and 57 and "1973 IEEE Solid-State Circuits Conference, Digest of Technical Papers", February 1973, Pages 30, 31 and 195 and the corresponding DE-OS 22 62 171 for so-called one-transistor memory cells Read and refresh or regeneration circuits known which are operated as keyed flip-flops and in which the controlled current path of a decoupling transistor is arranged in each cross-wise coupling is, whose control connections are controlled jointly by a first auxiliary signal that is before The decoupling transistors are blocked at the beginning of the read pulse. For this partial feature of the invention thus, as it is known per se, only protection in connection with the further features characterizing the invention of the claim.

Ein Ausführungsbeispiel wird nun anhand der Figuren der Zeichnung näher erläutert.An exemplary embodiment will now be explained in more detail with reference to the figures of the drawing.

Fig. 1 zeigt das Schaltbild einer mit n-Kanal-lsolierschicht-Feldeffekttransistoren aufgebauten erfindungsgemäßen Speicherzelle,Fig. 1 shows the circuit diagram of an n-channel insulating film field effect transistors constructed memory cell according to the invention,

F i g. 2 zeigt verschiedene Diagramme von Impulsen, die beim Einschreiben von Informationen in die Speicherzelle nach F i g. 1 auftreten, undF i g. FIG. 2 shows various diagrams of impulses used when writing information in the Memory cell according to FIG. 1 occur, and

Fig. 3 zeigt verschiedene Diagramme von Impulsen, die beim Auslesen der zuvor in der Speicherzelle nach F i g. 1 gespeicherten Information auftreten.Fig. 3 shows various diagrams of pulses generated when reading out the previously in the memory cell F i g. 1 stored information occur.

Als Ausführungsbeispiel ist in Fig. 1 eine Speicherzelle nach der Erfindung gezeigt, die aus n-Kanal-Isolierschicht-Feldeffekttransistoren vom Anreicherungstyp aufgebaut ist. Ein Aufbau aus den oben erwähnten anderen drei Isolierschicht-Feldeffekttransistor-Grundtypen ist ebenfalls möglich, wobei dann die Polaritäten der Versorgungsspannung und der zum Betrieb erforderlichen Impulsspannungen entsprechend zu wählen sind. Die Speicherzelle nach Fig. I besteht aus den beiden Schalttransistoren 1, 2, den mit diesen jeweils in Reihe liegenden Lasttransistoren 3, 4, den F.ingangstransistoren 5, 6 den Entkoppeltransistoren 7, 8 und den Ladetransistoren 9, 10. Der Schalttransistor 1 bildet mit dem Lastt.-ansistor 3 die eine oben erwähnte Inverterstufe. während der Schalttransistor 2 mit dem Lasttransistor 4 die zweite Inverterstufe bildet.As an exemplary embodiment, FIG. 1 shows a memory cell shown according to the invention, consisting of n-channel insulated gate field effect transistors is of the enrichment type. A structure from the other three basic types of insulated gate field effect transistor mentioned above is also possible, in which case the polarities of the supply voltage and that of the operation required pulse voltages are to be selected accordingly. The memory cell of Fig. I consists of the two switching transistors 1, 2, the load transistors 3, 4, which are in series with these, the F. input transistors 5, 6 the decoupling transistors 7, 8 and the charging transistors 9, 10. The switching transistor 1 forms with the load t.ansistor 3 the one above-mentioned inverter stage. while the switching transistor 2 with the Load transistor 4 forms the second inverter stage.

Diese beiden Inverterstufen sind derart über Kreuz miteinander nach Art riner Flip-Flop-Schaltung verkoppelt, daß der Verbindungspunkt U aus den Transistoren I1 3 der einen Inverterstufe mit dem Steueranschluß des Schalttransistors 2 der anderen Inverterstufe über den gesteuerten Strompfad des Entkoppeltransistors 7 verbunden ist Der Verbindungspunkt Cder Transistoren 2,4 der anderen Inverterstufe ist über den gesteuerten Strompfad des Entkoppeltransistors 8 mit dem Steueranschluß des Schalttransistors 1 der ersten Inverterstufe verbunden.These two inverter stages are cross-coupled to one another in the manner of a pure flip-flop circuit that the connection point U from the transistors I 1 3 of one inverter stage is connected to the control terminal of the switching transistor 2 of the other inverter stage via the controlled current path of the decoupling transistor 7 Der Connection point C of the transistors 2, 4 of the other inverter stage is connected to the control terminal of the switching transistor 1 of the first inverter stage via the controlled current path of the decoupling transistor 8.

iu Die Source-Anschlüsse der Transistoren 1, 2 liegen am Schaltungsnullpunkt, während ihre Drain-Anschlüsse zusammen mit den Source-Anschlüssen der Transistoren 3,4 den Verbindungspunkt B bzw. C bilden. Die Drain-Anschlüsse der Transistoren 3, 4 liegen am spannungsführenden Pol + der Versorgungsspannung Ub. Die Steueranschlüsse der Lasttransistoren 3, 4 liegen gemeinsam ebenfalls am Pluspol der Versorgungsspannungsquelle Ub; sie können jedoch auch an einem anderen geeigneten Potential .ingeschlossen sein.iu The source connections of the transistors 1, 2 are at the circuit zero point, while their drain connections together with the source connections of the transistors 3, 4 form the connection point B and C, respectively. The drain connections of the transistors 3, 4 are connected to the voltage-carrying pole + of the supply voltage Ub. The control connections of the load transistors 3, 4 are also jointly connected to the positive pole of the supply voltage source Ub; however, they can also be included at another suitable potential.

Die Verbindungspunkte B, Cliegen über Jie gesteuerten Strompfade der Eingangstransistoren 5, 6 an den Informationsleitungen /1 bzw. /2, während deren Steueranschlüsse gemeinsam an der Adressenleitung A angeschlossen sind.The connection points B, C are connected to the information lines / 1 and / 2 via Jie controlled current paths of the input transistors 5, 6, while their control connections are connected together to the address line A.

Den Informationsleitungen /1, /2 ist jeweils ein Ladetransistor 9 bzw. 10 in der Weise zugeordnet, daß die Informationsleitungen über deren jeweiligen gesteuerten Strompfad mit dem Pluspol der Versorgungsspannungsquelle Ub verbunden sind. Auch in diesem FallThe information lines / 1, / 2 are each assigned a charging transistor 9 or 10 in such a way that the information lines are connected to the positive pole of the supply voltage source Ub via their respective controlled current path. In this case, too

'ίο kann anstatt der Versorgungsspannung Ub ein anderes geeignetes Potential gewählt werden.another suitable potential can 'ίο be selected instead of the supply voltage Ub.

Die Steueranschlüsse der Entkoppeltransistoren 7, 8 liegen gemeinsam an einem Eingang, an den im Betrieb das erste Hilfssignal HS i angelegt wird. Die Steueran-Schlüsse der Ladetransistoren 9,10 liegen gemeinsam an einem weiteren Eingang, an den im Betrieb das zweite Hilfssignal HS 2 angelegt wird.The control connections of the decoupling transistors 7, 8 are jointly connected to an input to which the first auxiliary signal HS i is applied during operation. The control connections of the charging transistors 9, 10 are jointly connected to a further input to which the second auxiliary signal HS 2 is applied during operation.

Bei der spaltenweisen Anordnung mehrerer Speicherzellen nach der Erfindung sind die Informa-In the column-wise arrangement of several memory cells according to the invention, the information is

■"' tionsleitungen /1, /2, wie eben bereits erwähnt, allen Speicherzellen einer Spalte gemeinsam. In diesem Falle ist es nicht erforderlich, jede Speicherzelle mit den entsprechenden Ladetransistoren 9, 10 auszurüsten, sondern es genügt die einmalige Anordnung dieser■ "'tion lines / 1, / 2, as already mentioned, all Memory cells of a column together. In this case it is not necessary to use the to equip corresponding charging transistors 9, 10, but it is sufficient to arrange them once

-·"» beiden Transistoren für die gesamte Spalte.- · "» two transistors for the entire column.

Die Wirkungsweise der erfindungsgemäßen Speicherzelle soll nun anhand der Fig. 2 und 3 näher erläutert werden. In Fig. 2 sind Diagramme von Impulsen dargestellt, wie sie beim Einschreiben vonThe mode of operation of the memory cell according to the invention will now be described in more detail with reference to FIGS. 2 and 3 explained. In Fig. 2 diagrams of pulses are shown as they are when writing

>" Informationen in den Speicher, also während eines Schreibzyklusses, auftreien. Sämtliche Kurven in den F i g. 2 und 3 stellen Spannungen dar, wobei ein von Null in positiver Richtung abweichender Spannungswert, wenn er an der Steuerelektrode eines der Transistoren> "Information in the memory, so during a Write cycle. All of the curves in FIGS. 2 and 3 represent voltages with one being zero voltage value deviating in positive direction when it is applied to the control electrode of one of the transistors

'"' anliegt, diesen leitend steuert. Es sei angenommen, dab dieser positive Spannungswert der logischen Eins entsprechen soil. d. h. daß die Speicherzelle mit sogenannter positiver Logik arbeitet. Der Nullspannungswert, also das Potential des Sehaltungsnullpunkts,'"' is present, controls this conductive. It is assumed that this positive voltage value of logic one should correspond. d. H. that the memory cell works with what is known as positive logic. The zero voltage value, i.e. the potential of the zero point of view,

• entspricht dann der logischen Null.• then corresponds to the logical zero.

Wie die Fig. 2d und 2e zeigen, soll auf der Informationsleitung /1 somit eine Eins und auf der Informationsleitung /2 eine Null anliegen, die in die Speicherzelle einzuschreiben sind. Hierzu wird zunächst mittels des Hilfssignals HS2 ein positiver Impuls erzeugt (Fig. 2c), der die Ladetransistoren 9, 10 kurzzeitig leitend steuert und somit die parasitäre Kapazität der Informations'eitungen schnell auflädt, soAs FIGS. 2d and 2e show, a one should be applied to the information line / 1 and a zero should be applied to the information line / 2, which are to be written into the memory cell. For this purpose, a positive pulse is first generated by means of the auxiliary signal HS2 (FIG. 2c), which briefly controls the charging transistors 9, 10 to be conductive and thus quickly charges the parasitic capacitance of the information lines, see above

daß die Informationsleitung /1 das volle, der logischen Eins entsprechende Potential annimmt, während die nun auf Nullpotential liegende Informationslcitung /2 den über den Ladetransistor 10 eingespeisten Ladestromimpuls zuim Schaltungsnullpunkt ableitet, d. h. nicht benötigt.that the information line / 1 the full, the logical Assumes a corresponding potential, while the information line / 2, which is now at zero potential, denotes derives the charging current pulse fed in via the charging transistor 10 to the circuit zero point, d. H. not needed.

Kurz nach Beendigung des Impulses des zweiten Hilfssignals HS 2 wird die Adressenleitung über den Anschluß A aktiviert (F i g. 2a), so daß die Eingangstransistoren .5, 6 leitend gesteuert werden und das Potential der Informationsleitungen /1, /2 an die Verbindungspunkte B, Cgelangen lassen. Am Ende des Adressenimpulses A ist somit die logische Eins in die Speicherzelle derart eingeschrieben, daß am Punkt B positives Potentiall liegt (Fig. 2f) und am Punkt C Nullpotential (Fig. 2g)i, d. h. der Schalttransistor 1 ist gesperrt und der .Schalttransistor 2 ist leitend. Während des gesamten Schreibzyklusses is', das Hilfssignal HS 1 positiv, entspricht also einer logischen Eins, und steuert somit die Entkoppeltransistoren 7, 8 leitend, so daß die Speicherzelle wie eine direkt über Kreuz verbundene Flip-Flop-Stufe arbeitet.Shortly after the end of the pulse of the second auxiliary signal HS 2 , the address line is activated via terminal A (Fig. 2a), so that the input transistors .5, 6 are turned on and the potential of the information lines / 1, / 2 at the connection points B, C let it go. At the end of the address pulse A , the logic one is thus written into the memory cell in such a way that there is positive potential at point B (FIG. 2f) and zero potential at point C (FIG. 2g) i, ie the switching transistor 1 is blocked and the switching transistor 2 is conductive. During the entire write cycle is', the auxiliary signal HS 1 positive, corresponds to a logic one, and thus controls the decoupling transistors 7, 8 conductive, so that the memory cell works like a directly cross-connected flip-flop stage.

Während des Lesezyklusses wird zunächst wiederum ein kurzzeitiger positiver Impuls des zweiten Hilfssignals HS 2 angelegt (Fig. 3c), so daß die Informationsleitungen Ii, 12 wieder aufgeladen sind (Fig. 3d, 3e). Zusammen mit dem Ende des Impulses des zweiten Hilfssignals HS2 nimmt das während des Schreibzyklusses dauernd auf positivem Potential liegende erste Hilfssignal //Sl das Potential des Schaltungsnullpunktes, also eine logische Null an (Fig. 3b), so daß die Entkoppeltransistoren 7, 8 gesperrt werden. Kurz danach wird die Adresscnleitung A durch einen positiven Impuls aktiviert (Fig. 3a), wodurch die Eingangstransistoren 5, 6 wiederum leitend gesteuert werden und die an den Punkten B, C liegende Information (Fig. 3f, 3g) an die Informationsleiüingcr / 1, / 2 übertragen wird. Am Ende des Adresscnimpulsci A nimmt somit die Informationsleitung /1 das volle Potential der logischen Eins (Fig. 3d) und die Informationsleitung /2 die logische Null (Fig. 3e) an während die Potentiale an den Verbindungspunkten /; und C erhalten bleiben, d. h. am Punkt B liegt die logische Eins (F i g. 3f) und am Verbindungspunkt Cdie logische Null (F i g. 3g). Dieser Zustand der Speicherzelle bleibt so lange erhalten, bis durch einen neuerlichen Schreibzyklus der Zustand der Speicherzelle invertiert werden soll.During the read cycle, a brief positive pulse of the second auxiliary signal HS 2 is first applied (FIG. 3c), so that the information lines Ii, 12 are recharged (FIGS. 3d, 3e). Together with the end of the pulse of the second auxiliary signal HS2 , the first auxiliary signal // Sl, which is permanently at positive potential during the write cycle, assumes the potential of the circuit zero point, i.e. a logic zero (Fig. 3b), so that the decoupling transistors 7, 8 are blocked . Shortly thereafter, the address line A is activated by a positive pulse (Fig. 3a), whereby the input transistors 5, 6 are again made conductive and the information at points B, C (Fig. 3f, 3g) to the information line 1, / 2 is transmitted. At the end of the address pulse ci A , the information line / 1 thus assumes the full potential of the logic one (FIG. 3d) and the information line / 2 assumes the logic zero (FIG. 3e) while the potentials at the connection points /; and C are retained, ie the logical one (F i g. 3f) is at point B and the logical zero (F i g. 3g) is at connection point C. This state of the memory cell is retained until the state of the memory cell is to be inverted by a new write cycle.

Der Vorteil der Erfindung liegt darin, daß trotz der für Batteriebetrieb sehr hochohmig auszulegenden Lasttransistoren 3, 4 die Speicherzelle beim Ansteuern der Eingangstransistoren 5,6 ihre Information nicht verliert, da die Rückkopplungsstrecken während des Lesezy-)<]|Κ<ΐΡς mitlpU Hpr Fntjionr^llrancict^rop 7. The advantage of the invention is that in spite of the very high resistance load transistors 3, 4 designed for battery operation, the memory cell does not lose its information when the input transistors 5, 6 are activated, since the feedback paths during the read cycle ) <] | Κ <ΐΡς mitlpU Hpr Fntjionr ^ llrancict ^ rop 7.

trennt werden. Die in der Speicherzelle eingeschriebenebe separated. The one written in the memory cell

.'» Information bleibt somit auf den Steuerelektrodenkapazitäten der Schalttransistoren 1, 2 gespeichert. Da jedoch die sehr hochohmigen Lasttransistoren 3, 4 das beabsichtigte schnelle Aufladen der Informationsleitungen verhindern, wird jede Informationsleitung über die. '»Information thus remains on the control electrode capacitances of the switching transistors 1, 2 are stored. However, since the very high-resistance load transistors 3, 4 the prevent intentional rapid charging of the information lines, each information line will pass through the

-'"> niederohmigen Ladetransistoren 9, 10 durch das dem jeweiligen Zyklus vorangehende zweite Hilfssignal //52 kurz- °itig aufgeladen.- '"> low-resistance charging transistors 9, 10 through the dem Second auxiliary signal // 52 preceding each cycle briefly charged.

Beim Lesezyklus wird durch Ansteuern der Eingangstransistoren 5, 6 entsprechend dem Zustand der Speicherzelle eine der beiden Informationsleitungen über die Reihenschaltung der niederohmigen Transistoren 1 und 5 bzw. 2 und 6 entladen, wobei diese Entladung wesentlich schneller als die Aufladung über die sehr hochohmigen Lasttransistoren erfolgt. Somit ist eineDuring the read cycle, by driving the input transistors 5, 6 according to the state of the Memory cell one of the two information lines via the series connection of the low-resistance transistors 1 and 5 or 2 and 6 are discharged, whereby this discharge is much faster than the charging over the very high-resistance load transistors takes place. So is a

; ι sichere Funktion der Speicherzelle gewährleistet.; ι secure function of the memory cell guaranteed.

Hierzu 1 Blatt Zeichnungen1 sheet of drawings

Claims (1)

Patentanspruch:Claim: Integrierbare, aus Isolierschicht-Feldeffekttransistoren gleicher Leitungs- und Steaerungsart aufgebaute statische Schreib/Lese-Speicherzelle für aus mehreren, gemeinsam angesteuerten und betriebenen Speicherzellen bestehende Informationsspeicher mit zwei jeweils aus einem zu einem Lasttransistor in Reihe liegenden Schalttransistor bestehenden Inverterstufen, bei denen der Verbindungspunkt von Lasttransistor und Schalttransistor der einen Inverterstufe mit dem Steueranschluß des Schalttransistors der anderen Inverterstufe sowie der Verbindungspunkt von Lasttransistor und Schalttransistor der anderen Inverterstufe mit dem Steueranschluß des Schalttransistors der einen Inverterstufe kreuzweise verkoppelt sind und bei denen pro Inverterstufe der gesteuerte Strompfad eines Eingajgstransistors den jeweiligen Verbindurigspufikt von Lasttransistor v.r.d Schalttransistor mit je einer Informationsleitung verbindet und die Steueranschlüsse der Eingangstransistoren gemeinsam an einer Adressenleitung liegen, dadurch gekennzeichnet, daß in jeder kreuzweisen Verkopplung der gesteuerte Strompfad eines Entkoppeltransistors (7, 8) angeordnet ist, daß die Steueranschlüsse der beiden Entkoppeltransistoren gemeinsam von einem ersten Hilfssignal (HSX) angesteuert sind, daß jede Informationsleitun.g (IX, 12) über den ?esteuerten Strompfad eines von einem zwei'en Hilfssignal (HS2) gesteuerten Ladetransistors (9, 10) mit einer Gleichspannungsquelle (Ub) verbunden ist, daß einerseits, während des Schreibzyklusses das erste Hilfssignal die ^ntkoppeltransistoren dauernd steuert und das zweite Hilfssign.al die Ladetransistoren kurzzeitig leitend steuert, kurz bevor über die Adressenleitung (A) die Eingangstransistoren (5,6) leitend gesteuert werden, und daß andererseits während des Lesezyklusses das erste Hilfssignal die Entkoppeltransistoren sperrt, nachdem das zweite Hilfssignal die Ladetransistorer leitend gesteuert hat, und während der Sperrphase des zweiten Hilfssignals über die Adressenleitung die Eingangstransistoren leitend gesteuert werden. Static read / write memory cells that can be integrated, made up of insulating-layer field effect transistors of the same conduction and steamer type, for information memories consisting of several jointly controlled and operated memory cells with two inverter stages each consisting of a switching transistor in series with a load transistor, in which the connection point of the load transistor and switching transistor of one inverter stage with the control terminal of the switching transistor of the other inverter stage and the connection point of the load transistor and switching transistor of the other inverter stage are cross-coupled to the control terminal of the switching transistor of one inverter stage and in which per inverter stage the controlled current path of an input transistor vrd Switching transistor each connects to an information line and the control connections of the input transistors are jointly connected to an address line g, characterized in that the controlled current path of a decoupling transistor (7, 8) is arranged in each cross-coupling, that the control connections of the two decoupling transistors are controlled jointly by a first auxiliary signal (HSX) , that each information line (IX, 12 ) is connected to a DC voltage source (Ub ) via the controlled current path of a charging transistor (9, 10) controlled by a two auxiliary signal (HS2) so that on the one hand, during the write cycle, the first auxiliary signal continuously controls the coupling transistors and the second auxiliary signal .al controls the charging transistors to be conductive for a short time, shortly before the input transistors (5, 6) are made conductive via the address line (A) , and that on the other hand, the first auxiliary signal blocks the decoupling transistors during the read cycle after the second auxiliary signal has made the charging transistors conductive, and during the blocking phase of the second auxiliary signal via the address line the input transistors are controlled to be conductive. Aus dem Buch von W. N. C a r r und J. W. M i ζ e »MOS/LSI Design and Application«, New York 1972. Seiten 209 bis 212 mit Fig. 7.12 auf Seite 211, ist eine statische Schreib/Lese-Speicherzelle aus Isolierschicht-Feldeffekttransistoren gleicher Leitungs- und S::euerungsart bekannt, die aus sechs Transistoren besteht. Derartige Schreib/Lese-Speicherzellen werden in der englischen Literatur als »Random Access Memories (RAM)« bezeichnet und sind in der deutschen Literatur auch unter der Bezeichnung »Speicher mit wahlfreiem Zugriff« bekannt.From the book by W. N. C a r r and J. W. M i ζ e "MOS / LSI Design and Application", New York 1972. Pages 209 to 212 with Fig. 7.12 on page 211, is one Static read / write memory cell made of insulating-layer field effect transistors of the same conduction and control type known, which consists of six transistors. Such read / write memory cells are in the English literature as "Random Access Memories (RAM)" and are in German literature also known as "random access memory". Bei Isolierschicht-Feldeffekttransistoren, die abgekürzt oft auch einfach als MOS-FETs bezeichnet werden, wobei dies eine Abkürzung der englischen Bezeichnung »Metal Oxide Semiconductor Field-Effect Transistor« ist, die jedoch nicht mehr ausschließlich auf Feldeffekttransistoren mit einer Oxydschicht als unter dem .Slcucranschluß liegender Isolierschicht wiegen inzwischen anderer bekannter Materialien für diese Isolierschicht beschränkt ist, gibt es aufgrund der beiden möglichen Kanal-Leitungsarten, nämlich p- oder n-leitend, und der beiden möglichen Steiierungsarten, nämlich Anreicherungssteuerung (im englischen »enhancement mode«) und Verarmungssteuerung (im englischen »depletion mode«), vier Grundtypen, aus denen die bekannte statische Schreib/Lese-Speicherzelle jeweils aufgebaut werden kann. In insulating-layer field-effect transistors, which are often abbreviated as MOS-FETs, this being an abbreviation of the English term "Metal Oxide Semiconductor Field-Effect Transistor", which is no longer exclusively based on field effect transistors with an oxide layer than under the .Slcu connection lying insulating layer weigh in the meantime other known materials for this insulating layer is limited, there are due to the two possible types of channel conduction, namely p- or n-conduction, and the two possible types of increase, namely enrichment control (in the English "enhancement mode") and depletion control ( in “depletion mode”), four basic types from which the known static read / write memory cell can be constructed. Die bekannte Speicherzelle weist zwei jeweils aus einem zu einem Lasttransistor in Reihe liegenden Schalttransistor bestehende Inverterstufen auf, bei denen der Verbindungspunkt von Lasttransistor und Schalttransistor der einen Inverterstufe mit dem Steueranschluß des Schalttransistors der anderen !nverterstufe sowie der Verbindungspunkt von Lasttransistor und Schalttransistor der anderen Inverterstufe mit dem Steueranschluß des Schalttransistors der einen Inverterstufe kreuzweise galvanisch verbunden sind. The known memory cell has two inverter stages, each consisting of a switching transistor in series with a load transistor, in which the connection point of the load transistor and switching transistor of one inverter stage with the control connection of the switching transistor of the other inverter stage and the connection point of the load transistor and switching transistor of the other inverter stage the control terminal of the switching transistor of the one inverter stage are galvanically connected crosswise . Die bekannte Speicherzelle enthält ferner pro Invertcrstufe einen Eingangstransisior, dessen gesteuerter Strompfad den jeweiligen Verbindungspunkt von Lasttransistor und Schalttransistor mit je einer Informationsleitung verbindet, über die die zu speichernde Information in die Speicherzelle eingeschrieben bzw. aus ihr ausgelesen wird. Die Steueranschlüsse der Eingangstransistoreii liegen gemeinsam an einer Adressenleitung, über die in einem Speicher mit einer Vielzahl solcher Speicherzellen eine gewünschte Speicherzelle zum Einschreiben bzw. zum Auslesen angewählt, d. h. ausgesucht werden kann.The known memory cell also contains an input transistor, the controlled one, for each inverter stage Current path the respective connection point of load transistor and switching transistor, each with an information line connects via which the information to be stored is written or stored in the memory cell. is read from it. The control connections of the input transistor are jointly on an address line, via a desired memory cell in a memory with a plurality of such memory cells selected for writing or reading, d. H. can be selected. Speicher, die aus vielen der erwähnten bekannten Speicherzellen bestehen und monolithisch integriert sind, sind im allgemeinen matrixartig aufgebaut, d. h. der Speicher ist in Zeilen und Spalten unterteilt, wobei alle Speicherzellen einer Spalte gemeinsame Informationsleitungen haben. Insbesondere bei großer Zeilenzahl einer solchen Speichermatrix ergeben sich daher lange Informationsleitungen und dadurch Kapazitäten zwischen ihnen und dem Halbleitergrundmaterial, die im Verhältnis zur Eingangskapazität der Schalttransistoren groß sind. Somit tritt beim Ansteuern der Eingangstransistoren eine Ladungsaufteilung zwischen den Eingangskapazitäten der Schalttransistoren und der Kapazität der langen Informationsleitungen auf, wodurch das Potential der auch als Ausgänge benutzten Verbindungspunkte von Schalt- und Lasttransistor jeder Inverterstufe auf das Potential des Schaltungsnullpunktes gezogen wird, so daß die Speicherzelle in einen Undefinierten Zustand gerät.Memories which consist of many of the known memory cells mentioned and are monolithically integrated are generally constructed like a matrix, i. H. the memory is divided into rows and columns, with all Memory cells of a column have common information lines. Especially with a large number of lines Such a memory matrix therefore results in long information lines and, as a result, capacities between them and the semiconductor base material in relation to the input capacitance of the switching transistors are great. Thus, when the input transistors are activated, the charge is divided between the input capacitances of the switching transistors and the capacitance of the long information lines, whereby the potential of the connection points, which are also used as outputs of switching and load transistors of each inverter stage to the potential of the circuit zero point is pulled so that the memory cell goes into an undefined state. Als Gegenmaßnahme gegen diesen Nachteil bietet si^h zwar an, die Lasttransistoren niederohmig auszubilden, dies hat jedoch zur Folge, daß aufgrund des dadurch bedingten großen Stromverbrauchs eine Speicherung in Geräten mit Batteriebetrieb über längere Zeit nicht möglich ist. Die Forderung nach einem Batteriebetrieb des Speichers erzwingt daher die Beibehaltung hochohmiger L;>sttransistoren. Unter hoch- bzw. niederohmig wird dabei eine solche Dimensionierung des Kanalbereichs des Transistors, nämlich seines Längen-Breiten-Verhältnisses, verstanden, daß im leitenden Zustand der Source-Drain-Widerstand groß bzw. klein ist.As a countermeasure against this disadvantage it offers to design the load transistors with low resistance, However, this has the consequence that due to the resulting large power consumption a Storage in devices with battery operation is not possible for a long time. The demand of Battery operation of the memory therefore forces the retention of high-resistance L;> transistor transistors. Under Such a dimensioning of the channel area of the transistor becomes high or low resistance, namely its length-to-width ratio, understood that in the conductive state the source-drain resistance is large or small. Die Aufgabe der Erfindung besteht bei einer statischen Schreib/Lese-Speicherzelle entsprechend dem Oberbegriff des Patentanspruchs somit darin, die bekannte Speicherzelle so auszubilden, daß eine langfristige Speicherung in Geräten mit Batteriebetrieb trotz der großen Kapazitäten der Informationslcitun-The object of the invention is accordingly in the case of a static read / write memory cell the preamble of the claim is thus to design the known memory cell so that a long-term storage in devices with battery operation despite the large capacities of the information
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