DE2754987C2 - Semiconductor storage device - Google Patents

Semiconductor storage device

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DE2754987C2
DE2754987C2 DE19772754987 DE2754987A DE2754987C2 DE 2754987 C2 DE2754987 C2 DE 2754987C2 DE 19772754987 DE19772754987 DE 19772754987 DE 2754987 A DE2754987 A DE 2754987A DE 2754987 C2 DE2754987 C2 DE 2754987C2
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control signal
capacitor
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voltage
threshold voltage
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DE19772754987
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Shozo Yokohama Saito
Yukimasa Uchida
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Toshiba Corp
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Tokyo Shibaura Electric Co Ltd
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    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K3/00Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356Bistable circuits
    • H03K3/356008Bistable circuits ensuring a predetermined initial state when the supply voltage has been applied; storing the actual state when the supply voltage fails
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C14/00Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down

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  • Static Random-Access Memory (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Description

dadurch gekennzeichnet,characterized,

daß die Speicherelemente binäre Kondensatoren CMCl), MC2) sind, die bei einer Schwellwertspannung von einem ersten Kapazitätswert auf einen zweiten Kapazitätswert umschalten und von denen mindestens einer ein binärer Kondensator mit variabler Schwellwertspannung ist, der einerseits eine auf einem Teil der Oberfläche des Halbleitersubstrats (1) des ersten Leitfähigkeitstyps angeordnete Halbleiterschicht (2) des zweiten Leitfähigkeitstyps, mehrere übereinanderlicgendc isolierende Schichten (3, 4), die auf einem Teil der Überfläche der Halbleiterschicht (2) und auf einem Teil der Obcrflä- 4« ehe des Halbleitersubstrats (1) unter Bildung eines Ladungs-Fangstellenbereichs ausgebildet sind, und eine auf der obersten isolierenden Schicht (4) ausgebildete leitende Schicht (5) aufweist, und der andererseits über die Halbleiterschicht (2) mit dem Knotenpunkt (Nu N^) und über die leitende Schicht (5) mit der Steuersignalleitung (MG) verbunden ist,that the storage elements are binary capacitors CMCl), MC2) , which switch from a first capacitance value to a second capacitance value at a threshold voltage and at least one of which is a binary capacitor with a variable threshold voltage, which is on the one hand a part of the surface of the semiconductor substrate (1 ) of the first conductivity type arranged semiconductor layer (2) of the second conductivity type, several superimposed insulating layers (3, 4), which are on part of the surface of the semiconductor layer (2) and on part of the surface before the semiconductor substrate (1) Formation of a charge trapping area are formed, and has a conductive layer (5) formed on the uppermost insulating layer (4), and the other hand over the semiconductor layer (2) with the node (Nu N ^) and over the conductive layer (5 ) is connected to the control signal line (MG) ,

daß die beiden ersten Feldeffekttransistoren (QW, Q\2) mit ihren Drain-Elektroden an die Source-Elektroden der beiden zweiten Feldeffekttransistoren (Q 13, Q14) angeschlossen sind, und daß die Gate-Elektroden der beiden zweiten Feldeffekttransistoren (Q 13, Q14) mit einer zweiten Steuersignalleitung (CLK) verbunden sind (F i g. 3).that the first two field effect transistors (QW, Q \ 2) are connected with their drain electrodes to the source electrodes of the two second field effect transistors (Q 13, Q 14), and that the gate electrodes of the two second field effect transistors (Q 13, Q 14) are connected to a second control signal line (CLK) (FIG . 3).

2. Halbleiter-Speichervorrichtung zur energieunabhängigen (nicht-flüchtigen) Speicherung von Informationen, mit einer bistabilen Schaltung in Form zweier erster Isolierschicht-Feldeffekttransistoren (Q21, Q22) zur Speicherung von Informationen an bo zwei Knotenpunkten (N\, N2), die jeweils durch Verbindung der Gate-Elektrode des einen mit der Drain-Elektrode des anderen Feldeffekttransistors CQ21. Q22) in einem Halbleitersubstrat (J) gebildet sind, b52. Semiconductor memory device for energy-independent (non-volatile) storage of information, with a bistable circuit in the form of two first insulating-layer field effect transistors (Q 21, Q 22) for storing information at bo two nodes (N \, N 2 ), each by connecting the gate electrode of one to the drain electrode of the other field effect transistor CQ21. Q 22) are formed in a semiconductor substrate (J), b5

mit einer Bezugspotentialleitung (Vss). die mit den Source-Elektroden beider erster Feldeffckttransistoren (Q2i,Q 22) verbunden ist,with a reference potential line (Vss). which is connected to the source electrodes of both first field transistor (Q2i, Q 22), mit zwei Ziffernleitungen (D, D), die über zwei weitere Feldeffekttransistoren (Q 23, <?24) mit den Knotenpunkten verbunden sind, mit einer Wortleitung (W), die mit den Gate-Elektroden der beiden weiteren Feldeffekttransistoren (Q 23, Q 24) verbunden ist, und mit mindestens zwei jeweils zwischen den Knotenpunkten (Nu N2) und eine Steuersignalleitung (MG) eingeschalteten nicht-flüchtigen Speicherelementen, die in Abhängigkeit von einem ihnen von der Steuersignalleitung (MG) zugeführten Steuersignal die Information in Form relativer Schwellwertspannungen der Speicherelemente speichern,with two digit lines (D, D) that are connected to the nodes via two further field effect transistors (Q 23, <? 24), with a word line (W) that connects to the gate electrodes of the two further field effect transistors (Q 23, Q 24), and with at least two non-volatile memory elements connected between the nodes (Nu N 2 ) and a control signal line (MG) , which store the information in the form of relative threshold voltages as a function of a control signal fed to them from the control signal line (MG) save the storage elements,

dadurch gekennzeichnet,characterized,

daß die Speicherelemente binäre Kondensatoren (MC 11. MC 12) sind, die bei einer Schwellwertspannung von einem ersten Kapazitätswert auf einen zweiten Kapazitätswert umschalten und von denen mindestens einer ein binärer Kondensator mit variabler Schwellwcrtspannung ist, der einerseits eine auf einem Teil der Oberfläche de.; Halbleitersubstrats (1) des ersten Leitfähigkeitstyps angeordnete Halbleiterschicht (2) des zweiten Leitfähigkeitstyps.that the storage elements are binary capacitors (MC 11. MC 12) which switch from a first capacitance value to a second capacitance value at a threshold voltage and at least one of which is a binary capacitor with a variable threshold voltage, one on a part of the surface. ; Semiconductor substrate (1) of the first conductivity type arranged semiconductor layer (2) of the second conductivity type.

mehrere übereinander liegende isolierende Schichten (3, 4), die auf einem Teil der Oberfläche der Halbleiterschicht (2) und auf einem Teil der Oberfläche des Halbleitersubstrats (1) unter Bildung eines Ladungs-Fangstellcnbereichs ausgebildet sind, und eine auf der obersten isolierenden Schicht (4) ausgebildete leitende Schicht (5) aufweist und der andererseits über die Halbleiterschicht (2) mit dem Knotenpunkt (Nu N2) und über die leitende Schicht (5) mit der Steuersignalleitung (MG) verbunden ist (F ig. 6).a plurality of superposed insulating layers (3, 4) which are formed on a part of the surface of the semiconductor layer (2) and on a part of the surface of the semiconductor substrate (1) to form a charge trapping region, and one on the uppermost insulating layer ( 4) has formed conductive layer (5) and which on the other hand is connected via the semiconductor layer (2) to the node (Nu N 2 ) and via the conductive layer (5) to the control signal line (MG) (Fig. 6).

Die F.rfindung betrifft eine Halbleiter-Speichervorrichiung nach dem Oberbegriff des Patentanspruches 1 bzw. 2.The invention relates to a semiconductor storage device according to the preamble of claim 1 or 2.

Bisherige Speichervorrichtungen mit Isolierschicht-Feldeffekttransistoren (auch als MOS-Transistoren bezeichnet) sind mit dem Nachteil behaftet, daß beim Abschalten der Stromversorgung die gespeicherte Information verloren ist. Zur Ausschaltung dieses Nachteils ist eine energieunabhängige Halbleiter-Spcichervorrichtung mit einer bistabilen Schaltung entwickelt worden (vgl. Proceedings of the 7th Conference on Solid State Devices, Tokyo, 1975, Seiten 185-190), die mehrere MOS-Transistoren und cine Anzahl von an die bistabile Schaltung angeschlossenen, energieunabhängigen Halblciter-Speicherelementen aufweist. Bei dieser Speichervorrichtung wird Information in normalem Zustand in der bistabilen Schaltung gespeichert und bei Unterbrechung der Stromversorgung in die energieunabhängigen Halbleiter-Speicherelemcnte geladen.Previous memory devices with insulating-layer field effect transistors (also referred to as MOS transistors) suffer from the disadvantage that the stored information is lost when the power supply is switched off. To eliminate this disadvantage an energy-independent semiconductor storage device with a bistable circuit has been developed (see Proceedings of the 7th Conference on Solid State Devices, Tokyo, 1975, pages 185-190), which has a plurality of MOS transistors and a number of energy-independent half-liter storage elements connected to the bistable circuit. At this Storage device, information is stored in normal state in the bistable circuit and at Interruption of the power supply loaded into the energy-independent semiconductor storage elements.

Diese bereits vorgeschlagene energieunabhängige Halbleiter-Speichervorrichtung ist in Fig. 1 dargestellt und weist Anreichcrungs-MOS-Transisioren QX-QA, Verarmungs-MOS-Transistoren Q5 und <?6 sowie mit MOS-Transistoren Q 3 und Q 4 parallelgeschaltetc, energieunabhängige Speicherelemente, /.. B. Metall-Nitrid-Oxid-Halbleitertransistoren (MNOS-) MT\ und MT2, auf. Eine Reihe aus den MOS-Transisloren Qi, This already proposed energy-independent semiconductor memory device is shown in Fig. 1 and has enrichment MOS transistors QX-QA, depletion MOS transistors Q5 and <? 6 as well as with MOS transistors Q 3 and Q 4 connected in parallel, energy-independent memory elements, / .. B. Metal-Nitride-Oxide-Semiconductor Transistors (MNOS-) MT \ and MT2, on. A series of MOS transistors Qi,

Q 3 und Q 5 sowie eine weitere Reihe aus den MOS-Transistoren Q 2, Q 4 und (? 6 sind jeweils zwischen eine Bczugsspannungsquelle Kw und eine Hauptspannungsquelle Kw geschaltet Die MNOS-Transistorcn MTi und MT2 sind an den Gate-Elektroden mit einer Steuersignalleitung MG verbunden. Die Gate-Elektroden der MOS-Transistoren <?3 und ζ) 4 sind an eine Steuersignalleitung K angeschlossen. Die MOS-Transistoren Q i,Q2,Q5 und <?6 bilden ein normales Flip-Flop. An Knoten- oder Verzweigungspunkien Nl und N 2 sind Signale Q und Q anlegbar bzw. abnehmbar. Wenn die Hauptspannungsquelle Ko0 eingeschaltet ist, d. h. sich in einem stabilen Zustand befindet, schaltet ein Steuersignal K die MOS-Transistoren (?3 und <?4 durch. Auf diese Weise wird die bistabile Schaltung als gewöhnliches Flip-Flop betrieben. Wenn sich die Hauptspannungsquelle Von im AUS-Übergangszustand befindet bewirkt das Steuersignal K ein Sperren der MOS-Transistoren Q3 und QA, wobei gleichzeitig ein Einschreibsignal über die Steuersignalleitung MG an die Gate-Elektroden der MNOS-Transistoren MTi und MTI angelegt wird. Infolgedessen wird die an den Knotenpunkten N1 und N 2 gespeicherte Information energieunabhängig in die Transistoren MTi und MTI eingegeben. Q 3 and Q 5 as well as a further row of the MOS transistors Q 2, Q 4 and (? 6 are each connected between a reference voltage source Kw and a main voltage source Kw. The MNOS transistors MTi and MT2 are connected to the gate electrodes with a control signal line MG respectively. the gates of the MOS transistors <? 3 and ζ) 4 are connected to a control signal line K. The MOS transistors Q i, Q2, Q5 and <? 6 form a normal flip-flop. At node or Verzweigungspunkien Nl and N2 signals Q and Q can be applied or removed. When the main voltage source Ko 0 is switched on, ie is in a stable state, a control signal K switches on the MOS transistors (? 3 and <? 4. In this way, the bistable circuit is operated as a normal flip-flop. When the Main voltage source Von is in the OFF transitional state, the control signal K causes the MOS transistors Q3 and QA to be blocked, and at the same time a write-in signal is applied to the gates of the MNOS transistors MTi and MTI via the control signal line MG N 1 and N 2 stored information entered into the transistors MTi and MTI independently of energy.

F i g. 2 veranschaulicht die Kennlinie von p-Kanal-MNOS-Transistoren bzw. energieunabhängigen Speicherelementen MTi und MT2. Genauer gesagt, in F i g. 2 ist eine Hystereseschleife der Schwellwertspannung V,h der Transistoren MTi und MT2 in bezug auf die Gate-Spannung Vc dargestellt Wenn an die Steuersignalleitung MG ein positiver Impuls, z. B. von +25 V und 1 ms, angelegt wird, verschiebt sich die Schwcllwertspannung V1/, in positiver Richtung auf +2 V. Wird dagegen ein negativer Impuls von z. B. —25 V und 1 ms an diese Steuersignalleitung MG angelegt, so verschiebt sich die Schwellwertspannung V,h in negativer Richtung auf —6 V. Die so aufgestellten Schwellwertspannungcn von +2 V und —6 V werden in den MNOS-Transisloren MTi und MT2 festgehalten, solange nicht an deren Gate-Elektroden eine Spannung angelegt wird, die gegenüber dem Halbleitersubstrat oder den Kanalpotentialen (Potentiale an den Knotenpunkten N 1 und /V 2) der bistabilen Schaltung einen größeren als einen vorgegebenen Wert besitzt.F i g. 2 illustrates the characteristic curve of p-channel MNOS transistors or energy-independent storage elements MTi and MT2. More specifically, in FIG. 2 is a hysteresis loop of the threshold voltage, the transistors MTi and illustrated with respect to the gate voltage Vc MT2 h When the control signal line, a positive pulse MG z. B. of +25 V and 1 ms, is applied, the threshold voltage V 1 / shifts in the positive direction to +2 V. If, on the other hand, a negative pulse of z. B. -25 V and 1 ms applied to this control signal line MG , the threshold voltage V, h shifts in the negative direction to -6 V. The threshold voltage cn of +2 V and -6 V established in this way are in the MNOS transistors MTi and MT2 recorded as long as a voltage is not applied to their gate electrodes, which has a value greater than a predetermined value compared to the semiconductor substrate or the channel potentials (potentials at the nodes N 1 and / V 2) of the bistable circuit.

Die Informationen in der bistabilen Schaltung werden dahingehend geprüft, ob das Potential an einem der Knotenpunkte N I und Λ/2 höher oder niedriger ist als das jeweils andere Potential. Zwischen den Potentialen ar. den Knotenpunkten N 1 und N 2 besteht dabei stets ein relativer Unterschied. Wenn die Information der bistabilen Schaltung zu den MNOS-Transistoren MTi und MT2 übertragen wird, wird diese Information aufgrund des Spannungsunterschieds zwischen dem Potential eines an die Gate-Elektrode des einen MNOS-Transistors anzulegenden Einschreibimpulses und dem Kanalpotential (Potential des betreffenden Knotenpunkts) in einen der MNOS-Transistoren MTi und MT2 eingeschrieben (nämlich durch Änderung der Schwellwertspannung), während die Einschreibung der Information in den anderen MNOS-Transistor durch den Potentialunterschied zwischen dem Potential des an die Gate-Elektrode des anderen MNOS-Transistors anzulegenden Einschreibimpulses und dem Kanalpolcntial (Potential am Knotenpunkt entsprechend dem anderen MNOS-Transistor) verhindert wird (d. h., es wird eine Änderung der Schwellwertspannung verhindert). Wenn die Srjannunesauelle dann wieder auf den Einschallzu-The information in the bistable circuit is checked to determine whether the potential at one of the nodes N I and Λ / 2 is higher or lower than the other potential. Between the potentials ar. there is always a relative difference between the nodes N 1 and N 2. When the information of the bistable circuit is transmitted to the MNOS transistors MTi and MT2 , this information is due to the voltage difference between the potential of a write pulse to be applied to the gate electrode of a MNOS transistor and the channel potential (potential of the relevant node) in a of the MNOS transistors MTi and MT2 (namely by changing the threshold voltage), while the information is written into the other MNOS transistor by the potential difference between the potential of the write pulse to be applied to the gate electrode of the other MNOS transistor and the channel pole ( Potential at the node corresponding to the other MNOS transistor) is prevented (ie, a change in the threshold voltage is prevented). When the Srjannunesauelle then reacts to the sound input

stand übergeht, wird ein Leseimpuls an die Steuersignalleitung MG angelegt, so daß die Potentiale an den Knotenpunkten /Vl und /V 2 wieder auf die Potentiale zurückgeführt werden, die unmittelbar vor dem Einschreibvorgang anlagen.status passes, a read pulse is applied to the control signal line MG , so that the potentials at the nodes / Vl and / V 2 are returned to the potentials that were applied immediately before the writing process.

Weiterhin ist aus der US-PS 36 62 351 eine Speichervorrichtung bekannt, bei der in einem statischen Direktzugriffspeicher Kondensatoren verwendet '.yerden, bei denen es sich um parasitäre Kapazitäten handelt Beim Einschalten der Stromversorgung ohne Spannungsimpuls liefern diese parasitären Kapazitäten einen definierten Speicherinhalt Diese bekannte Speichervorrichtung benötigt aber zusätzlich zu den beiden parasitären Kapazitäten noch mindestens sechs Feldeffekttransistoren, also insgesamt acht Bauelemente, so daß der Aufwand noch beträchtlich istFurthermore, from US-PS 36 62 351 a memory device is known in which in a static random access memory Capacitors are used, which are parasitic capacitances When the power supply is switched on without a voltage pulse, these parasitic capacitances provide a defined Memory content However, this known memory device requires in addition to the two parasitic ones Capacities at least six field effect transistors, so a total of eight components, so that the effort is still considerable

Es ist daher Aufgabe der Erfindung eine zur energieunabhängigen Speicherung geeignete Halbleiter-Speichervorrichiung zu schaffen, die bei nur einer Spannungsquelle und einer niedrigen Versorgungsspannung eine möglichst geringe Anzahl an Bauelementen benötigt. It is therefore the object of the invention to provide a semiconductor storage device suitable for energy-independent storage to create that with only one voltage source and a low supply voltage requires the smallest possible number of components.

Diese Aufgabe wird bei einer Halbleiter-Speichervorrichtung nach dem Oberbegriff des Patentanspruches 1 bzw. 2 erfindungsgemäß durch die in dessen jeweiligem kennzeichnenden Teil enthaltenen Merkmale gelöst.This object is achieved with a semiconductor memory device according to the preamble of the patent claim 1 or 2 according to the invention by the features contained in the respective characterizing part solved.

Bei der bisherigen energieunabhängigen Speichervorrichtung gemäß F i g. 1 bleiben jedoch noch einigeIn the previous energy-independent storage device according to FIG. 1, however, there are still a few

jo Probleine zu lösen. Wie aus F i g. 2 hervorgeht, muß zur Verhinderung der Einschreibung von Informationen in den MNOS-Transistor in einem gelöschten oder Rückstellzustand (V,h = +2 V) die effektive Gate-Spannung Vc, unter —15 V liegen. Da bei der Einschreiboperationjo solving problems. As shown in FIG. 2, in order to prevent information being written into the MNOS transistor in an erased or reset state (V, h = +2 V), the effective gate voltage Vc, must be below -15V. As during the enrollment operation

j5 eine Spannung von —25 V an die Gate-Elektroden angelegt wird, muß das Kanal- bzw. Knotenpunktpotential des MNOS-Transistors zur Verhinderung der Einschreibung unter —10 V liegen, um die effektive Gate-Spannung Va auf unter —15 V zu senken. Infolgedessen muß die Spannung der Hauptspannungsquelle VOo unter —10 V liegen. Dies setzt voraus, daß bei der Herstellung eines statischen p-Kanal-Direktzugriffspeichers(RAM), der gegenüber der Schnittstelle (interface) mit einer Transistor-Transistor-Logikschaltung (TTL) kompati-j5 a voltage of -25 V is applied to the gate electrodes, the channel or node potential of the MNOS transistor must be below -10 V in order to prevent writing in order to reduce the effective gate voltage Va to below -15 V . As a result, the voltage of the main voltage source VOo must be below -10V. This assumes that in the manufacture of a static p-channel random access memory (RAM), which is compatible with a transistor-transistor logic circuit (TTL) with respect to the interface.

4Λ> bei ist, die zu verwendende Stromquelle vom Doppel-Stronwersorgungstyp sein muß, so daß sie —15 V für die Hauptspannungsquelle und +5V für die Bezugsspannungsquelle liefert. Diese Art einer Stromversorgung ist jedoch unvorteilhaft, während die Verwendung4 Λ > at is, the power source to be used must be of the dual power supply type so that it supplies -15 V for the main voltage source and + 5V for the reference voltage source. However, this type of power supply is disadvantageous while in use

so einer hohen Spannung vom Standpunkt der Stromeinsparung her ebenfalls unvorteilhaft ist. Ein wesentlicher Nachteil besteht aber darin, daß die Zahl der die Speichervorrichtung gemäß F i g. 1 bildenden Bauelemente groß ist. Diese Speichervorrichtung benötigt nämlich vier Elemente mehr als das übliche Flip-Flop, nämlich die MNOS-Transistoren MTi und MT2 sowie die MOS-Transistoren Q 3 und QA. Wenn man die nicht dargestellten, an die Knotenpunkte Ni und N2 angeschlossenen Übertragungs-Torschaltungen bzw. Trans-such a high voltage is also disadvantageous from the standpoint of power saving. A major disadvantage, however, is that the number of storage devices according to FIG. 1 forming components is large. This memory device namely requires four elements more than the usual flip-flop, namely the MNOS transistors MTi and MT2 and the MOS transistors Q 3 and QA. If one is not shown that to which nodes Ni and N2 connected transfer gates or trans-

bo fer-Gatter in Betracht zieht, benötigt diese Speichervorrichtung zehn Bauelemente. Dies stellt im Hinblick auf eine Verbesserung der Bitdichte einen entscheidenden Nachteil dar.bo fer gates is required, this memory device is required ten components. This is a crucial one in terms of improving bit density Disadvantage.

Unter einem binären Kondensator ist ein Kondensate tor zu verstehen, der bei einer Schwellwertspannung von einem ersten Kapa/.itätswert auf einen zweiten Kapa/.itätswert schaltet. Diese Schwellwertspannung kann fest oder variabel sein.A binary capacitor is to be understood as a capacitor that operates at a threshold voltage switches from a first capacity value to a second capacity value. This threshold voltage can be fixed or variable.

Durch die Erfindung kann die Zahl der die Speichervorrichtung bildenden Bauelemente auf sechs verringert werden, so daß ein höherer Integrationsgrad erzielbar ist. Auch die Zahl der Verbindungsleitungen kann vermindert werden, so daß ohne großen Aufwand energieunabhängige Halbleiter-Direktzugriffspeicher mit großer Kapazität realisierbar sind. Die Speichervorrichtung kann durch eine einzige Stromversorgung mit niedriger Spannung angesteuert bzw. gespeist werden, woraus sich eine Herabsetzung des Strombedarfs ergibt. Es wird also eine mit TTL-(Transistor-Transistor-Logik)-Stromquelle und Schnittstelle dafür kompatible Speichervorrichtung ermöglicht.As a result of the invention, the number of components forming the memory device can be reduced to six, so that a higher degree of integration can be achieved. The number of connecting lines can also be be reduced, so that energy-independent semiconductor random access memory with little effort large capacity can be realized. The storage device can be powered by a single power supply low voltage can be controlled or fed, which results in a reduction in the power requirement. So it becomes a TTL (transistor-transistor-logic) power source and interface compatible for it Storage device allows.

Im folgenden sind bevorzugte Ausführungsformell der Erfindung im Vergleich zum Stand der Technik anhand der Zeichnung näher erläutert. Es zeigtIn the following, preferred embodiments of the invention are explained in more detail in comparison to the prior art with reference to the drawing. It shows

F i g. 1 ein Schaltbild einer bisherigen cnergieunabhängigen Halbleiter-Speichervorrichtung,F i g. 1 is a circuit diagram of a previous energy-independent semiconductor memory device.

Fig.2 eine graphische Darstellung der Beziehung zwischen der Schwellwertspannung und der effektiven Gate-Spannung eines bei der Speichervorrichtung gemäß Fig. 1 vorgesehenen Metall-Nitrid-Oxid-Halbleiter- bzw. MNOS-Transistors oder des binären Kondensators gemäß den F i g. 3 und 6,Fig. 2 is a graph showing the relationship between the threshold voltage and the effective one Gate voltage of a metal-nitride-oxide-semiconductor or MNOS transistor provided in the memory device according to FIG. 1 or of the binary capacitor according to FIGS. 3 and 6,

Fig.3 ein Schaltbild einer Ausführungsform der Halbleiter-Speichervorrichtung nach der Erfindung,3 is a circuit diagram of an embodiment of the semiconductor memory device according to the invention,

Fig.4 einen in vergrößertem Maßstab gehaltenen Schnitt durch den bei der Speichervorrichtung gemäß F i g. 3 vorgesehenen binären Kondensator,4 shows an enlarged scale Section through the in the memory device according to FIG. 3 provided binary capacitor,

Fig.5 eine graphische Darstellung der Beziehung zwischen den Kapazitätswerten und den Schwellspannungswerten des binären Kondensators nach Fig.4 undFig. 5 is a graph showing the relationship between the capacitance values and the threshold voltage values of the binary capacitor of Fig. 4 and

F i g. 6 ein Schaltbild einer abgewandelten Ausführungsform der Halbleiter-Speichervorrichtung gemäß der Erfindung.F i g. 6 shows a circuit diagram of a modified embodiment of the semiconductor memory device according to FIG the invention.

Die Fi g. 1 und 2 sind eingangs bereits erläutert worden.The Fi g. 1 and 2 have already been explained at the beginning.

Die den Teilen von F i g. 1 entsprechenden Teile nach F i g. 3 sind mit denselben Bezugsziffern wie dort bezeichnet und daher nicht näher erläutert Ein Paar von in Reihe geschalteten Transistoren ζ) 11 und Q 13 sowie ein weiteres Paar in Reihe geschalteter Transistoren Q 12 und Q14 sind gemäß F i g. 3 zwischen die Hauptspannungsquelle VDO und die Bezugsspannungsquelle Vss so geschaltet, daß sie ein gewöhnliches Flip-Flop bilden. Im Gegensatz zu F i g. 1 besitzen die Spannungsquellen Vdd und Vss gemäß Fig.3 jeweils —5 V bzw. 0 V. Dies bedeutet, daß es sich hier um eine Einzclstrom- oder -spannungsversorgung handelt. Ein mit der Drain-Eiektrode des MOS-Transistors Qw verbundener Knotenpunkt N1 ist unmittelbar an die Gate-Elektrode des MOS-Transistors Q12 und weiterhin über einen Kondensator C 2 an die Bezugsspannungsquelle V« angeschlossen. Ein an der Drain-Elektrode des MOS-Transistors Qi2 liegender Knotenpunkt N 2 ist unmittelbar mit der Gate-Elektrode des MOS-Transistors Q 11 und weiterhin über einen Kondensator C1 mit der Bezugsspannungsquelle Vss verbunden. Außerdem sind binäre p-Kanal-Kondensatoren AiCl und MC2 mit variabler Schwellwertspannung vorgesehen. Diese Kondensatoren sind jeweils mit der einen Seite mit dem betreffenden Knotenpunkt N1 bzw. N 2 verbunden und an der anderen Seite gemeinsam an die Steuersignallcitung MG angeschlossen. Die Gate-Elektroden der MOS-Transistoren Q13 und Q14 sind gemeinsam an eine zweite Steuersignalleitung CLK angeschlossen. Die Potentiale an den Knotenpunkten N1 und N2 sind mitThe parts of FIG. 1 corresponding parts according to FIG. 3 are denoted by the same reference numerals as there and are therefore not explained in more detail. A pair of series-connected transistors ζ) 11 and Q 13 and a further pair of series-connected transistors Q 12 and Q 14 are shown in FIG. 3 connected between the main voltage source V DO and the reference voltage source Vss so that they form an ordinary flip-flop. In contrast to FIG. 1, the voltage sources Vdd and Vss according to FIG. 3 each have -5 V and 0 V. This means that this is a single current or voltage supply. A node N 1 connected to the drain electrode of the MOS transistor Qw is connected directly to the gate electrode of the MOS transistor Q 12 and furthermore via a capacitor C 2 to the reference voltage source V «. A node N 2 at the drain electrode of the MOS transistor Qi2 is connected directly to the gate electrode of the MOS transistor Q 11 and furthermore via a capacitor C1 to the reference voltage source Vss. In addition, binary p-channel capacitors AiCl and MC2 with variable threshold voltage are provided. These capacitors are each connected on one side to the relevant node N 1 or N 2 , and on the other side jointly connected to the control signal line MG . The gate electrodes of the MOS transistors Q 13 and Q 14 are connected in common to a second control signal line CLK . The potentials at the nodes N 1 and N2 are with

Vl bzw. V 2 bezeichnet.Vl and V 2 respectively.

Fig.4 veranschaulicht im Querschnitt den Aufbau des binären Kondensators. Gemäß Fig.4 ist eine p-Typ-Halbleiterschicht 2 nach einem Dotierungsverfah-4 illustrates the structure in cross section of the binary capacitor. According to Figure 4, a p-type semiconductor layer 2 according to a doping method ren teilweise auf einem n-Typ-Silizium-Halbleitersubstrat 1 ausgebildet. Auf einen Teil der Oberfläche der Halbleitcrschicht 2 und des Halbleitersubstrats 1 ist ein SiOrFiIm 3 mit einer Dicke von 2 nm (20 A) aufgetragen. Über dem Film bzw. der Schicht 3 ist weiterhin eineRen partially formed on an n-type silicon semiconductor substrate 1. On part of the surface of the Semiconductor layer 2 and the semiconductor substrate 1 a SiOrFiIm 3 with a thickness of 2 nm (20 Å) is applied. Above the film or the layer 3 is still one

ίο SI iNU-Schicht 4 mit einer Dicke von etwa 60 nm (600 A) angeordnet. Die Laminatkonstruktion der Isolierschichten 3 und 4 ist ähnlich wie bei einem gewöhnlichen MNOS-Speichertransistor, wobei ein I.adungs-Fangstellenbereich in der Nähe der Grenzfläche zwischenίο SI iNU layer 4 with a thickness of about 60 nm (600 A) arranged. The laminate construction of the insulating layers 3 and 4 is similar to an ordinary one MNOS memory transistor, with a charge trapping area near the interface between den Schichten 3 und 4 vorhanden ist. Auf die Schicht 4 ist eine leitende Schicht 5, z. B. eine Aluminiumschicht, aufgetragen. Die p-Typ-Halbleiterschicht 2 ist mit einer nicht dargestellten Klemme verschen, die als einer der Anschlüsse des binären Kondensators mit dem Knotenlayers 3 and 4 is present. On layer 4 is a conductive layer 5, e.g. B. an aluminum layer applied. The p-type semiconductor layer 2 is provided with a give away terminal, not shown, as one of the connections of the binary capacitor to the node piinkt N 1 oder N 2 verbunden ist. Die leitende Schicht 5 ist als die andere Klemme bzw. der andere Anschluß an die Steucrsignalleitung MG angeschlossen. Die Kennlinie des einen variablen Schwellwert besitzenden binären Kondensators des MNOS-Transistors ist in Fig.5Pin N 1 or N 2 is connected. The conductive layer 5 is connected to the control signal line MG as the other terminal. The characteristic curve of the binary capacitor of the MNOS transistor, which has a variable threshold value, is shown in FIG

2r> veranschaulicht2 r > illustrates

Die Schwellwertspannung des MNOS-Bauelements mit dem Aufbau gemäß F i g. 4 zeigt gemäß F i g. 5 die in Verbindung mit F i g. 2 erwähnte Hysteresecharakteristik. Der Kondensator CAf besitzt zwischen der leiten-The threshold voltage of the MNOS device with the structure according to FIG. 4 shows according to FIG. 5 which in connection with F i g. 2 mentioned hysteresis characteristic. The capacitor CAf has between the conductive

jo den Schicht 5 und der p-Schicht 2 einen kleinen (ersten) Wert in Abhängigkeit von der Fläche, auf welcher die SiO2-Schicht 3 und die p-Schicht 2 übereinander angeordnet sind, wenn auf der Oberfläche des Substrats 1 keine Inversionsschicht bzw. kein Inversionskanal gebiljo the layer 5 and the p-layer 2 have a small (first) value depending on the area on which the SiO 2 layer 3 and the p-layer 2 are arranged one above the other if there is no inversion layer or on the surface of the substrate 1 no inversion channel formed det ist, d. h. in einem ersten Zustand. Wenn die Inver sionsschicht gebildet ist, d. h. in einem zweiten Zustand, bcsiizt der Kondensator CM einen großen (zweiten) Wen in Abhängigkeit von der Summe aus den eben genannten, übereinander liegenden Flächen und derdet, ie in a first state. When the inversion layer is formed, that is to say in a second state, the capacitor CM bcsiizt a large (second) value depending on the sum of the above-mentioned, superimposed areas and the Fläche des Kanals. Je nach der von der Steuersignalleitung MG an die leitende Schicht 5 angelegten Spannung wird daher der Kondensator CAi vom ersten Wert auf den zweiten Wert und umgekehrt umgeschaltet. In F i g. 5 ist die Schwellwertspannung im einen ZustandArea of the channel. Depending on the voltage applied to the conductive layer 5 by the control signal line MG , the capacitor CAi is therefore switched from the first value to the second value and vice versa. In Fig. 5 is the threshold voltage in one state mit Vian und im anderen Zustand mit V7//1 bezeichnet. Genauer gesagt: wenn über die Steuersignalleitung MG ein großer positiver Impuls an die leitende Schicht 5 angelegt wird, werden Elektronen in der Grenzfläche zwischen den isolierenden Schichten 3 und 4 eingefanwith via n and in the other state with V7 // 1. More specifically, when a large positive pulse is applied to the conductive layer 5 through the control signal line MG , electrons are trapped in the interface between the insulating layers 3 and 4 gen, so daß sich die Schwellwertspannung, wie aus der Kennlinie gemäß F i g. 2 hervorgeht, in posiiiver Richtung auf den Wert Vr//0 verschiebt Es sei angenommen, daß sich der binäre Kondensator mit der Schwellwertspannung V77/0 in einem Löschzustand befindet Wenngen, so that the threshold voltage, as from the Characteristic curve according to FIG. 2, shifts in the positive direction to the value Vr // 0 It is assumed that that the binary capacitor with the threshold voltage V77 / 0 is in an erased state von der Steuersignalleitung AiG ein großer negativer Impuls an die p-Schicht 2 angelegt wird, werden die eingefangenen Elektronen aus dem Trap- bzw. Fangstellenbereich zwischen den isolierenden Schichten 3 und 4 ausgetrieben, so daß sich die Schwellwertspanfrom the control signal line AiG a large negative one Pulse is applied to the p-layer 2, the trapped electrons are released from the trap area between the insulating layers 3 and 4 driven out, so that the threshold value span nung in negativer Richtung auf den Wert Vthi ver schiebt Wenn der binäre Kondensator die Schwellwertspannung V77/1 besitzt bedeutet dies, daß Informationen in den Kondensator geladen worden sind. Die Schwellwertspannung des binären Kondensators ist sovoltage in the negative direction to the value Vthi ver pushes If the binary threshold voltage capacitor, the V77 / 1 has, this means that information is loaded into the capacitor. The threshold voltage of the binary capacitor is like this mit variabel, ebenso wie die Hystcrcsekennlinie gemäß Fi g. 2. Auf diese Weise wird die Schwellwertspannung V77/0 oder Vn/1, die durch den über die Steuersignalleitung AiC gelieferten positiven oder negativen Impulswith variable, as well as the hysteresis curve according to Fi g. 2. In this way, the threshold voltage becomes V77 / 0 or Vn / 1 caused by the positive or negative pulse supplied via the control signal line AiC

bestimmt wird, solange festgehalten, wie keine über einem vorbestimmten Wert liegende hohe Spannung an die Schicht 5 gegenüber der p-Schicht 2 oder dem Substrat 1 angelegt wird.is determined as long as there is no high voltage above a predetermined value the layer 5 is applied opposite the p-layer 2 or the substrate 1.

Im folgenden sei angenommen, daß die Schwellwcrtspannungen der MOS-Transistoren Q11 — Q 14 jeweils — 1,0 V und die Schwellwertspannungen VW ι und V/WC2 der binären Kondensatoren MCI und MC2 jeweils Vm η — +2V im Löschzustand und VY//1 = — 6 V im Einschreibzustand betragen. Wenn unter dieser Voraussetzung gilt: VMi-| = Vmο - +2V und V/UC2 Viii ι « —6 V, speichern die binären Kondensatoren die Information »1«. Im Fall von Vmc\ = VrHi = -6 V und VW2 - V77/0 - +2V speichern diese Kondensatoren die Information »0«. Die in der bistubilen Schaltung gespeicherten Informationen lassen sich weiterhin wie folgt definieren: Die Schaltung speichert eine »1«, wenn Vi = —4 V und V2 — 0 V, und sie speichert eine »0«, wenn Vt = 0 V und V; =* —4 V. Weiterhin sind die Kapazitäten an den Knotenpunkten N1 und N2 mit Cl bzw. Cl bezeichnet.In the following it is assumed that the threshold voltages of the MOS transistors Q 11 - Q 14 each - 1.0 V and the threshold voltages VW ι and V / WC2 of the binary capacitors MCI and MC2 each Vm η - + 2V in the quenched state and VY // 1 = - 6 V in the write-in state. If, under this condition, the following applies: V Mi - | = Vmο - + 2V and V / UC2 - Viii ι «- 6 V, the binary capacitors store the information» 1 «. In the case of Vmc \ = VrHi = -6 V and VW2 - V77 / 0 - + 2V, these capacitors store the information "0". The information stored in the bistable circuit can be further defined as follows: The circuit stores a "1" when Vi = -4 V and V2-0 V, and it stores a "0" when V t = 0 V and V ; = * -4 V. Furthermore, the capacities at the nodes N 1 and N2 are designated with Cl and Cl, respectively.

In F i g. 3 ist vorausgesetzt, daß sich die binären Kondensatoren MC\ und MC2 im Löschzustand befinden, d.h. es gilt VWi - V7,/0 « +2 V und Vmc 2 = V77/0 = +2 V. Im Einschaltzustand der Stromquelle Vim wird zu einem festgelegten Zeitpunkt ein negativer Impuls von z. B. —25 V und 1 ms (Einschreibimpuls) über die Steuersignalleitung MG angelegt. Hierdurch werden die in der bistabilen Schaltung enthaltenen Informationen in diese binären Kondensatoren MCl und MC2 eingeschrieben. Wenn die Information der bistabilen Schaltung eine »1« ist, gilt dabei Vi » —4 V und V2 — 0 V. Bei dem sich bisher im Löschzustand befindenden binären Kondensator MC 2 werden —25 V zwischen die leitende Schicht 5 und die p-Schicht 2 angelegt, so daß die im Kondensator MC 2 gespeicherten, eingefangenen Elektronen ausgetrieben werden und die Schwellwertspannung den Wert Vm 1 annimmt, wie dies in Verbindung mit F i g. 2 erläutert worden ist. Dies bedeutet, daß die am Knotenpunkt N 2 anliegende Information in den binären Kondensator MC 2 geladen worden ist. Beim binären Kondensator MC 1 ist der MOS-Transistor Q 11 im Sperrzustand, so daß Vi = —4 V erhalten bleibt. Wenn unter diesen Bedingungen über die Stcuersignalleitung MG —25 V an den Kondensator MCl angelegt werden, ändert sich das Potential V, am Knotenpunkt N1 wie folgt:In Fig. 3 it is assumed that the binary capacitors MC \ and MC2 are in the quenching state, ie VWi - V 7 , / 0 «+2 V and Vmc 2 = V77 / 0 = +2 V. When the power source is switched on, Vim becomes at a specified point in time a negative pulse of z. B. -25 V and 1 ms (write pulse) applied via the control signal line MG . As a result, the information contained in the bistable circuit is written into these binary capacitors MCl and MC2 . If the information of the bistable circuit is a "1", then Vi "-4 V and V2 - 0 V. In the case of the binary capacitor MC 2, which was previously in the erased state, -25 V between the conductive layer 5 and the p-layer 2 is applied so that the trapped electrons stored in the capacitor MC 2 are driven out and the threshold voltage assumes the value Vm 1, as described in connection with FIG. 2 has been explained. This means that the information present at the node N 2 has been loaded into the binary capacitor MC 2. In the case of the binary capacitor MC 1, the MOS transistor Q 11 is in the blocking state, so that Vi = -4 V is maintained. If under these conditions -25 V are applied to the capacitor MCl via the control signal line MG , the potential V, at the node N 1 changes as follows:

= -4 V + (-25 V) X= -4 V + (-25 V) X

CMCM

CM+CZCM + CZ

wobei CM die Kapazität des binären Kondensators AiCl bedeutet Dies bedeutet, daß —25 V durch die Kondensatoren CAi und C 2 geteilt bzw. dividiert und dann an den Knotenpunkt N1 angelegt werden, so daß die Spannung an diesem Knotenpunkt N1 die Summe aus —4 V und der geteilten bzw. dividierten Spannung ist Wenn das Verhältnis von CM zu C 2 ungefähr 1 beträgt, ist das Potential V1 gleich —16,5 V. In diesem Fall werden nur —8,5 V über den binären Kondensator AfCl angelegt, so daß die Schwellwertspannung des Kondensators MCl auf Vm 0 gehalten wird. Hierdurch wird eine Einschreibung in den Kondensator MC 1 verhindert. Genauer gesagt: die Schwellwertspannung des Kondensators MCl wird auf +2 V gehalten, während diejenige des Kondensators MCl auf —6 V geändert wird Infolgedessen wird die binäre »1« der bistabilenwhere CM means the capacitance of the binary capacitor AiCl. This means that -25 V is divided or divided by the capacitors CAi and C 2 and then applied to the node N 1, so that the voltage at this node N 1 is the sum of - If the ratio of CM to C 2 is approximately 1, the potential V 1 is equal to -16.5 V. In this case, only -8.5 V is applied across the binary capacitor AfCl so that the threshold voltage of the capacitor MCl is kept at Vm 0 . This prevents an inscription in the capacitor MC 1. More precisely: the threshold voltage of the capacitor MCl is kept at +2 V, while that of the capacitor MCl is changed to -6 V. As a result, the binary "1" becomes the bistable Schaltung als »1« in den (die) binären Kondensatoren) geladen.Circuit as »1« in the binary capacitor (s) loaded.

Wenn die Information in der bistabilen Schaltung eine »0« ist und somit Vi - 0 V und V2 = —4 V gilt, wird auf ähnliche Weise der negative Einschreibimpuls an die binären Kondensatoren MC I und MC2 angelegt, während die Schwellwertspannung VMi\ des binären Kondensators MVl auf —6 V geändert und die Schwellwertspannung Vmc-2 des binären Kondensators MC2 auf + 2 V gehalten wird. Auf diese Weise wird die Information »0« fest geladen bzw. eingegeben.If the information in the bistable circuit is a "0" and thus Vi - 0 V and V2 = -4 V, the negative write pulse is applied to the binary capacitors MC I and MC2 while the threshold voltage V Mi \ des binary capacitor MVl changed to -6 V and the threshold voltage Vmc-2 of the binary capacitor MC2 is kept at + 2 V. In this way, the information »0« is permanently loaded or entered.

Anschließend werden die in den binären Kondensatoren MCl und MC 2 gespeicherten energieunabhängigen Informationen zur bistabilen Schaltung zurückgeführt. Zu diesem Zweck werden die Potentiale Vi und V2 an den Knotenpunkten N1 und Nl durch nicht dargestellte Einrichtungen auf 0 V eingestellt, und die Spannung an der Steuersignalleitung CLK wird ebenfalls auf 0 V eingestellt, während die Transistoren Q13 und Q14 gesperrt werden. Unter diesen Bedingungen wird das von 0 V auf —5 V übergehende Lesesignal an die binären Kondensatoren MCl und MC 2 angelegt. Wenn die binären Kondensatoren, wie erwähnt, die Information »!« speichern, entsprechen die Schwellwertspannungen Vmc\ = +2 V und Vmc2 = —6 V. Wenn in diesem Zustand das Lescsignal angelegt wird, bilden sich im binären Kondensator MCl Kanäle unter Einführung einer großen Kapazität. Im binären Kondensator MC2 bilden sich andererseits keine Kanäle, so daß dieser eine kleine Kapazität besitzt. Aufgrund der Spannungsteilung durch die große Kapazität des Kondensators AfC 1 und die Kapazität des Kondensators C2 sowie die kleine Kapazität des Kondensators MCl und die Kapazität des Kondensators C1 ist die Gate-Spannung des MOS-Transistors Q12 höher als diejenige des MOS-Transi stors QW. Infolgedessen ist der MOS-Transistor Q12 durchgeschaltet, während der MOS-Transistor QW infolge seiner Rückkopplungswirkung gesperrt ist. Dies bedeutet, daß V, » — 4 V und V2 = 0 V gelten und die Information »1« in die bistabile Schaltung zurückgeleitet wird. Sodann werden an die Steuersignalleitung CLK —5 V angelegt, um die MOS-Transistoren Q13 und Q14 durchzuschalten. Infolge dieses Durchschaltens liefert die Stromquelle Vo0 Strom an die Knotenpunkte Nl und /V 2, um die bistabile Schaltung in den statischen Betrieb zu versetzen, worauf die Spannung der Steuersignalleitung MG auf Null reduziert wird.The energy-independent information stored in the binary capacitors MCl and MC 2 is then fed back to the bistable circuit. For this purpose, the potentials Vi and V2 at the nodes N 1 and Nl are set to 0 V by means not shown, and the voltage on the control signal line CLK is also set to 0 V, while the transistors Q 13 and Q 14 are blocked. Under these conditions, the read signal going from 0 V to -5 V is applied to the binary capacitors MCl and MC 2. If the binary capacitors, as mentioned, store the information "!", The threshold voltages correspond to Vmc \ = +2 V and Vmc2 = -6 V. If the read signal is applied in this state, channels are formed in the binary capacitor MCl with the introduction of a large capacity. On the other hand, no channels are formed in the binary capacitor MC2, so that it has a small capacitance. Due to the voltage division by the large capacitance of the capacitor AfC 1 and the capacitance of the capacitor C2 and the small capacitance of the capacitor MCl and the capacitance of the capacitor C1, the gate voltage of the MOS transistor Q 12 is higher than that of the MOS transistor QW . As a result, the MOS transistor Q 12 is switched on, while the MOS transistor QW is blocked due to its feedback effect. This means that V, "- 4 V and V 2 = 0 V and the information" 1 "is fed back into the bistable circuit. Then -5 V are applied to the control signal line CLK in order to turn on the MOS transistors Q 13 and Q 14. As a result of this switching through, the current source Vo 0 supplies current to the nodes Nl and / V 2 in order to put the bistable circuit into static operation, whereupon the voltage of the control signal line MG is reduced to zero.

Wenn die binären Kondensatoren MCl und MC2 die Information »0« speichern, wird auf ähnliche Weise so diese Information »0« zur bistabilen Schaltung ausgelesen.If the binary capacitors MCl and MC2 store the information "0", it is done in a similar way so this information "0" is read out for the bistable circuit.

Auch wenn bei der Ausleseoperation die Schwellwertspannungs-Differenz zwischen den binären Kondensatoren AfC 1 und MC2, d. h. die Differenz zwischen Vtoo und Vm 1, vergleichsweise klein ist, erfolgt das Auslesen in zufriedenstellender Weise, wenn die Differenz der Spannungen, die an den Knotenpunkten N i und N 2 durch die von den Kondensatoren bewirkte Spannungsteilung bestimmt werden, festgestellt bzw. gemessen wird.Even if the threshold voltage difference between the binary capacitors AfC 1 and MC2, ie the difference between Vtoo and Vm 1, is comparatively small during the readout operation, the readout takes place in a satisfactory manner if the difference in the voltages at the nodes N i and N 2 can be determined or measured by the voltage division effected by the capacitors.

Die Konstruktion des binären Kondensators ist nicht auf diejenige gemäß Fig.4 beschränkt Äquivalente hierfür sind beispielsweise Kondensatoren des MlOS- bzw. Metall-Isolatoroxid-Halbleiter- oder des MIS- bzw. Metall- Isolator-Halbleiter-Typs der Art gemäß der JA-OS 51-16 265, des Typs mit Fangstellen im Gate-Isolator oder des Typs, bei dem der Gate-Isolator bzw. -Nichtleiter aus einem ferroelektrischen Isolator be-The construction of the binary capacitor is not limited to that of Fig. 4 equivalents for this purpose, for example, capacitors of the MlOS or metal-insulator-oxide-semiconductor or the MIS- or metal-insulator-semiconductor type of the type according to JA-OS 51-16 265, of the type with traps in the gate insulator or of the type in which the gate insulator or -Non-conductor from a ferroelectric insulator loading

steht.stands.

In F i g. 6 ist eine abgewandelte Ausführungsform der erfindungsgemäßen Halbleiter-Speichervorrichtung dargestellt, bei welcher eine Reihenschaltung aus einem Anreicherungs-MOS-Transistor ζ) 21 und einem biniiren Kondensator AfCIl mit variabler Schweilwertspannung sowie eine weitere Reihenschaltung aus einem Anreicherungs-MOS-Transistor Q22 und einem binären Kondensator MC 12 mit variabler Schwellwertspannung zwischen die Bezugsspannungsquelle Vw — 0 und die Steuersignalleitung MG eingeschaltet sind. Der Knotenpunkt N i ist mit der Gate-Elektrode des MOS-Transistors Q 22 und über einen Kondensator C2 mit der Spannungsqueile V« verbunden. Der Knotenpunkt Λ/2 ist an die Gate-Elektrode des MOS-Transistors ζ) 21 und über einen Kondensator Cl an die Spannungsquelle Vss angeschlossen. Die Ausführungsform nach Fig.6 unterscheidet sich von derjenigen gemäß Fig.3 in folgenden Punkten: Der Knotenpunkt N 1 ist mit einer Ziffernleitung D über ein Übertragungstor bzw. Transfer-Gatter Q23 verbunden, während der Knotenpunkt N2 über ein Übertragungstor (?24 mit einer weiteren Ziffernleitung D verbunden ist. Diese Übertragungstore ζ) 23 und Q 24 sind an den Gate-Anschlüssen an eine Signalwortleitung W angeschlossen. Während der Einschreib- oder Leseoperation der bistabilen Schaltung sind die Übertragungstore Q 23 und Q 24 durchgeschaltet, wobei über die Ziffernleitungen D und Ö Strom an das Flip-Flop bzw. die bistabile Schaltung angelegt wird. Wenn die in der bistabilen Schaltung enthaltene Information in die binären Kondensatoren MCIl und MC\2 geladen wird und umgekehrt, befinden sich die Übertragungstore Q 23 und Q 24 im Sperrzustand. Diese Ausführungsform arbeitet mit einer noch kleineren Zahl von MOS-Transistoren r> als die Ausführungsform nach F i g. 3.In Fig. 6 shows a modified embodiment of the semiconductor memory device according to the invention, in which a series connection of an enhancement MOS transistor) 21 and a binary capacitor AfCIl with a variable threshold voltage and a further series connection of an enhancement MOS transistor Q22 and a binary capacitor MC 12 with variable threshold voltage between the reference voltage source Vw-0 and the control signal line MG are connected. The node N i is connected to the gate electrode of the MOS transistor Q 22 and via a capacitor C2 to the voltage source V «. The node Λ / 2 is connected to the gate electrode of the MOS transistor ζ) 21 and via a capacitor Cl to the voltage source Vss. The embodiment according to FIG. 6 differs from that according to FIG. 3 in the following points: The node N 1 is connected to a digit line D via a transmission gate or transfer gate Q23 , while the node N 2 via a transmission gate (? 24 with a further digit line D. These transmission gates ζ) 23 and Q 24 are connected to a signal word line W at the gate connections. During the writing or reading operation of the bistable circuit, the transmission gates Q 23 and Q 24 are switched through, with current being applied to the flip-flop or the bistable circuit via the digit lines D and Ö. When the information contained in the bistable circuit is loaded into the binary capacitors MCIl and MC \ 2 and vice versa, the transmission gates Q 23 and Q 24 are in the blocking state. This embodiment works with an even smaller number of MOS transistors than the embodiment according to FIG. 3.

Bei den beschriebenen Ausführungsformen sind zwei binäre Kondensatoren an zwei Knotenpunkte und eine einzige Steuersignalleitung MG angekoppelt. Es können jedoch auch zwei Knotenpunkte mit mehreren Paaren von binären Kondensatoren verbunden sein, und jedes Paar der binären Kondensatoren kann an eine eigene Steuersignalleitung MG angeschlossen sein.In the described embodiments, two binary capacitors are coupled to two nodes and a single control signal line MG. However, two nodes can also be connected to a plurality of pairs of binary capacitors, and each pair of the binary capacitors can be connected to its own control signal line MG .

Bei den beschriebenen Ausführungsformen besitzen die beiden binären Kondensatoren eine variable Schwellwertspannung. Bekannt sind zwei Arten von binären Kondensatoren: Der Typ mit fester Schwellwertspannung und der Typ mit variabler Schwellwertspannung. Beim erstgenannten Kondensator-Typ wird ein erster Kapazitätswert bei einer einzigen, vorgegebenen so Schwellwertspannung auf einen zweiten Kapazitätswert umgeschahet. Bei der erfindungsgemäßen Vorrichtung bestimmt die relative Schwellwertspannung vom einen zum anderen binären Kondensator die zu speichernde Information als »1« oder »0«. Aus diesem Grund kann der eine binäre Kondensator als solcher mit fester Schwellwertspannung und der andere als solcher mit variabler Schwellwertspannung ausgelegt sein. Wahlweise kann eine Kombination aus einem eine variable Schwellwertspannung besitzenden binären Kondensator mit einem ersten und einem zweiten Schwellwert sowie einem binären Festspannungs-Kondensator mit einer zwischen erstem und zweitem Schwellwert liegenden Schwellwertspannung bei der Speichervorrichtung gemäß der Erfindung verwendet werden.In the embodiments described, the two binary capacitors have a variable one Threshold voltage. Two types of binary capacitors are known: The fixed threshold voltage type and the variable threshold voltage type. In the first-mentioned type of capacitor, a first capacitance value changed to a second capacitance value in the case of a single, predetermined threshold voltage. In the device according to the invention determines the relative threshold voltage from one to the other binary capacitor to be stored Information as "1" or "0". For this reason, one binary capacitor can be used as such fixed threshold voltage and the other be designed as such with a variable threshold voltage. Optionally, a combination of a binary capacitor having a variable threshold voltage can be used with a first and a second threshold value and a binary fixed voltage capacitor with a threshold voltage lying between the first and second threshold value in the memory device can be used according to the invention.

Die Einschreib- und Leseoperationen werden bei den beschriebenen Ausführungsformen in Abhängigkeit vom Ein- oder Ausschaltzustand der Strom- bzw. Spannungsquelle durchgeführt. Dieselben Operationen können auch im Ausschaltzustand der Stromquelle durch Regelung oder Steuerung des an die Stcuersignalleitung MG abgegebenen Steuersignals auf vorbestimmte Weise realisiert werden.In the embodiments described, the write and read operations are carried out as a function of the switched-on or switched-off state of the current or voltage source. The same operations can also be implemented in the switched-off state of the power source by regulating or controlling the control signal output to the control signal line MG in a predetermined manner.

Hei den beschriebenen Ausführungsformen sind die MOS-Transistoren und die binären Kondensatoren sämtlich vom p-Kanal-Typ. Bei umgekehrter Polarität der Speisespannung können diese Elemente jedoch auch durch solche vom n-Kanal-Typ ersetzt werden. In diesem Fall entsprechen die Stromquellen beispielsweise Vn,, - +5 V und Vss -OV.In the described embodiments, the MOS transistors and the binary capacitors are all of the p-channel type. If the polarity of the supply voltage is reversed, however, these elements can also be replaced by those of the n-channel type. In this case, the current sources correspond to V n 1, - +5 V and Vss -OV, for example.

Hierzu 2 Blatt ZeichnungenFor this purpose 2 sheets of drawings

Claims (1)

Patentansprüche:Patent claims: 1. Halbleiter-Speichervorrichuing zur energieunabhängigen (nicht-flüchtigen) Speicherung von In- Formationen, mit einer bistabilen Schaltung in Form zweier erster Isolierschicht-Feldeffekttransistoren (Q 11, Q12) zur Speicherung von Informationen an zwei Knotenpunkten (Nl, N 2), die jeweils durch Verbindung der Gate-Elektrode des einen mit der Drain-Elektrode des anderen Feldeffekttransistors (Q 11, <?12) in einem Halbleitersubstrat (1) gebildet sind, mit einer Bezugspotentialleitung (Vss). die mit den Source-Elektroden beider erster Feldeffekttransistoren (Q 11, Q12) verbunden ist, mit einer Hauptspannungsquellenleilung (Vdd). die mit den Drain-Elektroden zweier zweiter Feldeffekttransistoren (Q 13, <? 14) verbunden ist, und mit mindestens zwei jeweils zwischen den Knotenpunkten (Ni, N 2) und eine erste Steuersignallei- tung (MG) eingeschalteten nicht-flüchtigen Speicherelementen, die in Abhängigkeit von einem ihnen von der ersten Steuersignalleitung (MG) zugeführten Steuersignal die Information in Form relativer Schwellwertspannungen speichern,1. Semiconductor storage device for energy-independent (non-volatile) storage of information, with a bistable circuit in the form of two first insulating-layer field effect transistors (Q 11, Q 12) for storing information at two nodes (Nl, N 2), which are each formed by connecting the gate electrode of one to the drain electrode of the other field effect transistor (Q 11, <? 12) in a semiconductor substrate (1), with a reference potential line (Vss). which is connected to the source electrodes of both first field effect transistors (Q 11, Q 12), with a main voltage source line (Vdd). which is connected to the drain electrodes of two second field effect transistors (Q 13, <? 14), and to at least two non-volatile memory elements connected between the nodes (Ni, N 2) and a first control signal line (MG), which store the information in the form of relative threshold voltages as a function of a control signal fed to them by the first control signal line (MG),
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