DE2441385B2 - Method for increasing the read signal in a single-transistor memory element - Google Patents
Method for increasing the read signal in a single-transistor memory elementInfo
- Publication number
- DE2441385B2 DE2441385B2 DE2441385A DE2441385A DE2441385B2 DE 2441385 B2 DE2441385 B2 DE 2441385B2 DE 2441385 A DE2441385 A DE 2441385A DE 2441385 A DE2441385 A DE 2441385A DE 2441385 B2 DE2441385 B2 DE 2441385B2
- Authority
- DE
- Germany
- Prior art keywords
- gate electrode
- storage capacitor
- inversion layer
- electrode
- doped
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims description 12
- 239000003990 capacitor Substances 0.000 claims description 30
- 239000000758 substrate Substances 0.000 claims description 15
- 230000005669 field effect Effects 0.000 claims description 12
- 230000006870 function Effects 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 claims description 2
- 239000000463 material Substances 0.000 claims 1
- 230000008929 regeneration Effects 0.000 description 3
- 238000011069 regeneration method Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 239000003351 stiffener Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Description
Die vorliegende Erfindung betrifft ein Verfahren zum Vergrößern des Lesesignals bei einem Ein-Transistor-Speicherelement nach dem Oberbegriff des Patentanspruchs.The present invention relates to a method for increasing the read signal in a single-transistor memory element according to the preamble of the patent claim.
Ein-Transistor-Speicherelemente sind bekannt. Ein solches Element wird beispielsweise in der Veröffentlichung »Sense Amplifier Design is Key to One-Transistor Cell in 4096 Bit RAM" von Kuo. Kitayawa, Ward und Drayer in »Electronics«, Sept. 13(1973), S. 116-121 beschrieben. Beim Ein-Transistor-Speicherelement wird die Information in Form von elektrischen Ladungen in einem Kondensator gespeichert, der über einen von der Decodierschaltung ausgewählten Transistor geladen bzw. entladen werden kann. Das Speichern und Auslesen der Information stellt einen Umladevorgang zwischen dem Speicherkondensator und dem parasitären Bitleitungskondensator dar. In einem solchen Speicherelement entlädt sich der Speicherkondensator durch Sperr- und Leckströme in das Substrat und die Information geht verloren. Es muß die Information in gewissen Zeitabständen wieder erneuert werden.One-transistor memory elements are known. A Such an element is described, for example, in the publication "Sense Amplifier Design is Key to One-Transistor Cell in 4096 Bit RAM" by Kuo. Kitayawa, Ward and Drayer in Electronics, Sept. 13 (1973), pp. 116-121 described. In the case of the one-transistor memory element, the information is in the form of electrical charges in a capacitor is stored, which is charged through a transistor selected by the decoding circuit or can be discharged. Saving and reading out the information represents a reloading process between the storage capacitor and the parasitic bit line capacitor. In such a The storage capacitor discharges through reverse and leakage currents in the substrate and the storage element Information is lost. The information must be renewed at certain time intervals.
Beim Auslesevorgang ist die Größe des Lesesignals u. a. eine Funktion der umgeladenen Ladungsmenge und daher relativ klein. Dies gilt auch für Ein-Transisior-Speicherelemente, bei denen der Speicherkondensator ein Inversionsschichtkondensator ist (DE-OS 21 48 948). Zur Bewertung der Information sind daher aufwendige Leseverstärker notwendig.During the readout process, the size of the read signal is, among other things. a function of the amount of cargo transferred and therefore relatively small. This also applies to single-transistor storage elements in which the storage capacitor is an inversion layer capacitor (DE-OS 21 48 948). It is therefore time-consuming to evaluate the information Sense amplifier necessary.
Aufgabe der vorliegenden Erfindung ist es, für ein Ein-Transistor-Speicherelement mit Inversionsschichtkondensator ein Verfahren anzugebrn. das demgegen- über ein vergrößertes Lesesignal ergibt. The object of the present invention is to develop a method for a one-transistor memory element with an inversion layer capacitor. which, on the other hand, results in an enlarged read signal.
Die Aufgabe wird durch ein Verfahren gelöst, das sich
durch die im kennzeichnenden Teil des Patentanspruchs
enthaltenen Merkmale auszeichnet,
1S Der Vorteil dieses Verfahrens liegt darin, daß durch
Anlegen eines Taktes an das mit dem 'nvcrsionsschichtkondensator verbundene dotierte kontaktierte Gebiet
ein größeres Lesesignal erzeugt werden kann. Es genügen dann einfache Regenerierschaltungei zur The object is achieved by a method which is characterized by the features contained in the characterizing part of the claim,
1 S The advantage of this method is that a larger read signal can be generated by applying a clock pulse to the 'nvcrsionsschicht with the capacitor connected doped contacted area. Simple regeneration circuits are then sufficient
in Lesesignalverstärkung oder es können eine größere Anzahl von Speicherelementen an eine Bitleitung geschaltet werden.in read signal amplification or it can be a larger one Number of memory elements can be connected to a bit line.
Die Erfindung wird anhand nachstehender Figuren erläutert.The invention is explained with reference to the following figures.
r> Fig. 1 zeigt das Schaltbild eines Ein-Transistor-Speicherelements, mit einem MIS-Kondensator,r> Fig. 1 shows the circuit diagram of a one-transistor memory element, with an MIS capacitor,
F i g. 2 zeigt den schematischen Aufbau eines solchen Speicherelementes, bei dem der MIS-Kondensator ein Inversionsschichtkondensator ist,F i g. 2 shows the schematic structure of such a memory element in which the MIS capacitor is on Is an inversion layer capacitor,
jo F i g. 3 zeigt schematisch einen Querschnitt durch eine Anordnung zweier solcher Speicherelemente undjo F i g. 3 shows schematically a cross section through a Arrangement of two such storage elements and
Fig.4 zeigt einen Querschnitt durch ein solches Speicherelement in n-Silizium-Gate-Technologie. In Fig. 1 ist die Drain-Elektrode 11 des Feldeffekt-4 shows a cross section through such a Storage element in n-silicon gate technology. In Fig. 1, the drain electrode 11 of the field effect
2ί transistors 1 mit der Gateelektrode 12 des MIS-Kondensators 2 verbunden. Die Source-Elektrode 13 des Feldeffekttransistors ist mit einer Bitleitung 3, seine Gate-Elektrode 14 mit einer Wortleitung 4 verbunden. Die Gegenelektrode des MIS-Kondensators 2 ist2ί transistor 1 connected to the gate electrode 12 of the MIS capacitor 2. The source electrode 13 of the The field effect transistor is connected to a bit line 3, and its gate electrode 14 is connected to a word line 4. The counter electrode of the MIS capacitor 2 is
«ι beispielsweise mit einer elektrischen Leitung 5 verbunden. Diese Verbindung wird durch das zur Substratdotierung entgegengesetzt dotierte, kontaktierte Gebiet hergestellt. In F i g. 2 ist schematisch der Aufbau des in F i g. 1«Ι connected to an electrical line 5, for example. This connection is established by the contacted area doped in the opposite direction to the substrate doping manufactured. In Fig. 2 is a schematic of the structure of the device shown in FIG. 1
r> gezeigten Speicherelements dargestellt. Über dem dotierten Substrat 20 (beispielsweise p-Substrat) befindet sich eine elektrisch isolierende Schicht 21, auf die die Gate-Elektrode 24 des Feldeffekttransistors mit dem Anschluß für die Wortleitung und die Gate-Elektrode 26r> shown storage element. Above that doped substrate 20 (for example p-substrate) is an electrically insulating layer 21 on which the Gate electrode 24 of the field effect transistor with the connection for the word line and the gate electrode 26 des MIS-Kondensators aufgebracht sind. Die zum Substrat entgegengesetzt dotierten Gebiete 22 und 23 bilden die Source- und die Drain-Elektrode des Feldeffekttransistors. Die Gate-Elektrode 26 des Kondensators ist über ein Kontaktloch mit der Drain-Elek-of the MIS capacitor are applied. The regions 22 and 23 doped in the opposite direction to the substrate form the source and drain electrodes of the field effect transistor. The gate electrode 26 of the capacitor is connected to the drain elec-
■t> trode 23 leitend verbunden. Die durch das gestrichelt umrandete Gebiet 27 angedeutete Gegenelektrode unter der Elektrode 26 berührt das zum Substrat entgegengesetzt dotierte, kontaktierte Gebiet 25. Die Gegenelektrode ist dpmit nach außen anschließbar.■ t> trode 23 conductively connected. The dashed by the The counter-electrode under the electrode 26, indicated by the bordered area 27, touches the substrate oppositely doped, contacted region 25. The counterelectrode can be connected to the outside with dpmit.
V) Die Zeit zwischen den einzelnen Regeneriervorgängen wird im Speicherelement dadurch vergrößert, daß die Information, im Gegensatz zu herkömmlichen Speicherelementen, in der Gate-Elektrode 26 des Kondensators gespeichert wird. Das dotierte Gebiet 25 V) The time between the individual regeneration processes is increased in the memory element in that the information, in contrast to conventional memory elements, is stored in the gate electrode 26 of the capacitor. The doped area 25
·>·> wird über seinen Kontakt auf ein festes Potential, z. B. Masse, gelegt. Die die Information darstellende Ladung fließt über die Verbindungslcitung 28 nur durch die Source-Elektrode oder die Drain-Elektrode ab. Da sich bei entsprechendem Design das Verhältnis Speicherflä- ·>·> Is connected to a fixed potential, e.g. B. ground, placed. The charge representing the information flows through the connection line 28 only through the source electrode or the drain electrode. Since with a corresponding design the ratio of storage area
w) ehe : Drain-Gebietfläche wie z. B. 4 :1, das Verhältnis der Umfange wie z, B, 2 ; I verhalten, ist im aufgezeigten Beispiel eine Erhöhung der Zeit zwischen den einzelnen Regeneriervorgängen um mindestens den Faktor 2 bis 3 zu erwarten.w) before: drain area such. B. 4: 1, the ratio the extent such as z, B, 2; I behave is shown in the For example, increasing the time between the individual regeneration processes by at least a factor of 2 to 3 expected.
μ Das Speicherelement wird /um Einschreiben in bekannter Weise betrieben. Heim Einbringen von Ladungen in den Kondensate·" wird die Bitleitung auf ein gegenüber Masse positives (negatives) Potential beiμ The storage element is / to be written in operated in a known manner. Home introducing charges in the condensate · "is the bit line on a positive (negative) potential compared to ground
p(n)-Dotierung des Substrates gebracht und über die Wortleitung durch einen Gate-Impuls der Feldeffekttransistor geöffnet. Damit wird die Drain-Elektrode 23 (F i g. 2) und ebenfalls wegen der leitenden Verbindung 28 (Fig.2) die Kondensator-Elektrode 26 (Fig.2) auf positives (negatives) Potential gebracht. Nach dem Schließen des Feldeffekttransistors liegen die Gate-Elektrode des Kondensator!) und die Drain-Elektrode auf einem gegenüber Masse positiven (negativen) Potential. Entladen wird das Speicherelement durch öffnen des Feldeffekttransistors über die Wortleitung.brought p (n) doping of the substrate and over the Word line opened by a gate pulse of the field effect transistor. With this, the drain electrode 23 becomes (FIG. 2) and also because of the conductive connection 28 (FIG. 2) the capacitor electrode 26 (FIG. 2) brought positive (negative) potential. After the field effect transistor closes, the gate electrode is located of the capacitor!) and the drain electrode on a positive (negative) Potential. The storage element is discharged by opening the field effect transistor via the word line.
Das erfindungsgemäße Verfahren ergibt die Vergrößerung des Lesesignals. Die Vergrößerung wird dabei durch eine informationsabhängige kapazitive Kopplung erreicht. Die Inversionsschicht bildet sich in dem Inversionsschicht-Kondensator nur dann aus, wenn die Einsatzspannung ί/7-überschritten wird. Es ist darauf zu achten, daß die ausgebildete Inversionsschicht das dotierte Gebiet 25 (Fi g. 2) berührt Achtet man weiter darauf, daß jeweils eine der beiden die Digital werte repräsentierenden Spannungen unter- bzw. oberhalb von Ut liegen, so bildet sich bei einem Wert (z. B. »0«) keine, beim anderen Wert (z.B. »1«) eine Inversionsschicht auf. An das sonst an Masse liegende dotierte, kontaktierte Gebiet wird beim Auslesen ein positiver (negativer) Impuls bei p(n)-dotiertem Substrat angelegt. Bei ausgebildeter Inversionsschicht wird dadurch die Drain-Elektrode 23 (Fig.2) des Feldeffekttransistors auf eine dem Kapazitätsverhältnis und damit der Information entsprechende Spannung aufgeladen. Beim öffnen des Auswahltransistors findet dann ein Umladevorgang zwischen der zusätzlich aufgeladenen Drain-Kapazität und der parasitären Bitleitungs-Kapazität statt. Bei nicht ausgebildeter Inversionsschicht kann keine kapazitive Kopplung stattfinden.The method according to the invention results in the enlargement of the read signal. The enlargement is achieved through an information-dependent capacitive coupling. The inversion layer only forms in the inversion layer capacitor when the threshold voltage ί / 7-is exceeded. Care must be taken that the formed inversion layer touches the doped region 25 (FIG. 2). If one also makes sure that one of the two voltages representing the digital values is below or above Ut , then one develops Value (e.g. "0") none, the other value (e.g. "1") has an inversion layer. During reading, a positive (negative) pulse for p (n) -doped substrate is applied to the doped, contacted area, which is otherwise grounded. When the inversion layer is formed, the drain electrode 23 (FIG. 2) of the field effect transistor is charged to a voltage corresponding to the capacitance ratio and thus the information. When the selection transistor is opened, a charge reversal takes place between the additionally charged drain capacitance and the parasitic bit line capacitance. If the inversion layer is not formed, no capacitive coupling can take place.
In der Regel werden Speichermatrizen aus mehreren Speicherelementen auf dem Halbleitersubstrat realisiert, wobei alle Elemente an eine gemeinsame Bit- und Wortleitung angeschlossen sind. In diesem Fall werden auch zweckmäßig die dotierten, kontaktierten Gebiete aller Speicherelemente durch eine elektrische Leitung miteinander verbunden. Eine solche elektrische Leitung ist bereits in der F i g. 1 angedeutet und mit 5 bezeichnet. Die elektrische Leitung kann eine metallische Leitung sein, die die Kontakte der dotierten, kontaktierten Gebiete verbindet. Die elektrische Leitung kann auch die Wortleitung sein. Vorteilhaft ist es jedoch, sie als diffundierte Leitung auszubilden. Diese diffundierte Leitung wird dann zweckmäßig an den Gegenelektroden aller MiS-Kondensatoren so vorbeigeführt, daß eine leitende Verbindung zwischen ihr und den Gegenelektroden besteht. Die Leitung benötigt dann nur einen Anschlußkontakt und stellt ein für alle Speicherelemente gemeinsames dotiertes, kontaktiertes Gebiet dar. Die Speicherelemente können dabei zu beiden Seiten, beispielsweise paarweise, an der diffundienen Leitung angeordnet werden.As a rule, memory matrices are made up of several Storage elements realized on the semiconductor substrate, with all elements connected to a common bit and Word line are connected. In this case, the doped, contacted areas are also expedient of all storage elements connected to one another by an electrical line. Such an electrical line is already in FIG. 1 indicated and denoted by 5. The electrical line can be a metallic line be that connects the contacts of the doped, contacted areas. The electrical line can also be the word line. However, it is advantageous to design it as a diffused line. This diffused Line is then expediently led past the counter electrodes of all MiS capacitors in such a way that there is a conductive connection between it and the counter electrodes. The line then needs only one connection contact and provides a doped, contacted contact that is common to all memory elements Area. The storage elements can diffuse on both sides, for example in pairs, on the Line are arranged.
F i g. 3 zeigt schematisch den Querschnitt durch eine solche Anordnung. Zu beiden Seiten der in das Substrat 301 diffundierten Leitung 35 liegen die MIS-Kondensatoren mit den Gate-Elektroden 38 und 39. Werden dieF i g. 3 shows schematically the cross section through such an arrangement. The MIS capacitors with the gate electrodes 38 and 39 are located on both sides of the line 35 diffused into the substrate 301
is Gegenelektroden als diffundiertes Gebiet ausgeführt, so genügt ein einziger diffundierter Steifen (strichpunktiert gezeichnet). Bei Inversionsschicht-Kondensatoren sind die Gegenelektroden durch die ausgebildeien Inversionsschichten gegeben (gestrichelt gezeichnet). Die Gegenelektroden 36 und 37 sind mit den Drain-Elektroden (oder Source-Elektroden) 33 unu 34 der beiden Feldeffekttransistoren mit den Gate-Elektioden 31 und 32 und den einen Teil der diffundierten Bitleitung bildenden Source-Elektroden (oder Drain-Elektroden)If counter electrodes are designed as a diffused area, see above A single diffused stiffener is sufficient (shown in dash-dotted lines). In the case of inversion layer capacitors are the counter electrodes given by the formed inversion layers (shown in dashed lines). the Counter electrodes 36 and 37 are connected to the drain electrodes (or source electrodes) 33 and 34 of the two Field effect transistors with the gate electrodes 31 and 32 and the source electrodes (or drain electrodes) forming part of the diffused bit line
Jv 30 und 300 leitend verbunden. Die Isolierschicht, die die Gate-Elektrode vom Substrat trennt, ist mit 302 bezeichnet.Jv 30 and 300 conductively connected. The insulating layer that the Gate electrode separating from substrate is with 302 designated.
In Fig.4 ist ein Querschnitt durch ein Speicherelement in n-Silizium-Gate-Technologie dargestellt. In dasIn Figure 4 is a cross section through a storage element Shown in n-silicon gate technology. In the
«1 p-dotierte Siliziumsubstrat 41 sind die Bitleitung 42, die Drain-Elektrode 43 und die Leitung 44 eindiffundiert. Die diffundierte Lei'ung 44 ist dabei wiederum gleichbedeutend mit der Leitung 5 in Fig. 1. Die Gate-Elektrode 45 des Feldeffekttransistors und die«1 p-doped silicon substrate 41, the bit line 42, the drain electrode 43 and the line 44 are diffused in. The diffused line 44 is again synonymous with the line 5 in FIG. 1. The gate electrode 45 of the field effect transistor and the
)i Gate-Elektrode 46 des MIS-Kondensators sind aus Polysilizium und werden über den Dünnoxidschichten 47 und 48 aufgebracht. Die Gegenelektrode des MIS-Kondensators ist durch das gestrichelt umrandete Gebiet 410 dargestellt. Über die Dickoxidschicht 49 istThe gate electrodes 46 of the MIS capacitor are made of polysilicon and are applied over the thin oxide layers 47 and 48. The counter electrode of the MIS capacitor is shown by the area 410 outlined by dashed lines. Over the thick oxide layer 49 is
•111 die aus Polysjlizium bestehende, leitende Verbindung 401 gezogen. Über die Dickoxidschicht 402 liegt die aus Aluminium bestehende Wortleitung 403. Sie ist mit der Gate-Elektrode 45 verbunden. Rechis von der diffundierten Leitung 44 befindet sich die Gate-Elektrode 404 • 111 pulled the conductive connection 401 made of polysilicon. The word line 403 made of aluminum lies over the thick oxide layer 402. It is connected to the gate electrode 45. The gate electrode 404 is located right up from the diffused line 44
*r> des nächsten Kondensators. * r > of the next capacitor.
Zweckmäßigerweise werden die Speicherelemente mit Kompensationsspeicherelementen betrieben.The storage elements are expediently operated with compensation storage elements.
Hierzu 2 Blatt ZeichnungenFor this purpose 2 sheets of drawings
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE2441385A DE2441385C3 (en) | 1974-08-29 | 1974-08-29 | Method for increasing the read signal in a one-transistor memory element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE2441385A DE2441385C3 (en) | 1974-08-29 | 1974-08-29 | Method for increasing the read signal in a one-transistor memory element |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| DE2441385A1 DE2441385A1 (en) | 1976-03-11 |
| DE2441385B2 true DE2441385B2 (en) | 1980-06-26 |
| DE2441385C3 DE2441385C3 (en) | 1981-05-07 |
Family
ID=5924383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE2441385A Expired DE2441385C3 (en) | 1974-08-29 | 1974-08-29 | Method for increasing the read signal in a one-transistor memory element |
Country Status (1)
| Country | Link |
|---|---|
| DE (1) | DE2441385C3 (en) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2720533A1 (en) * | 1977-05-06 | 1978-11-09 | Siemens Ag | MONOLITHIC INTEGRATED CIRCUIT ARRANGEMENT WITH SINGLE TRANSISTOR STORAGE ELEMENTS |
| DE2740113A1 (en) * | 1977-09-06 | 1979-03-15 | Siemens Ag | MONOLITHICALLY INTEGRATED SEMI-CONDUCTOR MEMORY |
| JPS5982761A (en) * | 1982-11-04 | 1984-05-12 | Hitachi Ltd | Semiconductor memory |
| JPS60126861A (en) * | 1983-12-13 | 1985-07-06 | Fujitsu Ltd | Semiconductor memory device |
| US5600598A (en) * | 1994-12-14 | 1997-02-04 | Mosaid Technologies Incorporated | Memory cell and wordline driver for embedded DRAM in ASIC process |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1374009A (en) * | 1971-08-09 | 1974-11-13 | Ibm | Information storage |
| BE789501A (en) * | 1971-09-30 | 1973-03-29 | Siemens Ag | ELECTRIC CAPACITOR IN AN INTEGRATED CIRCUIT, USED IN PARTICULAR AS MEMORY FOR A SEMICONDUCTOR MEMORY |
| US3744037A (en) * | 1971-10-04 | 1973-07-03 | North American Rockwell | Two-clock memory cell |
-
1974
- 1974-08-29 DE DE2441385A patent/DE2441385C3/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE2441385A1 (en) | 1976-03-11 |
| DE2441385C3 (en) | 1981-05-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE19705001C2 (en) | Dynamic memory with random access without a capacitor | |
| DE2751592C2 (en) | Semiconductor memory circuit | |
| DE2332643C2 (en) | Data storage device | |
| DE2720533C2 (en) | ||
| DE2242332C3 (en) | Cell for an integrated memory circuit with random access | |
| DE2201028B2 (en) | Method for operating a field effect transistor and field effect transistor for carrying out this method | |
| DE2532594A1 (en) | SEMICONDUCTOR STORAGE | |
| DE2431079C3 (en) | Dynamic semiconductor memory with two-transistor memory elements | |
| DE2523683C2 (en) | Integrated circuit with a line for transporting charges between storage elements of a semiconductor memory and a read-write circuit | |
| DE2441385C3 (en) | Method for increasing the read signal in a one-transistor memory element | |
| DE2033260B2 (en) | Capacitive memory with field effect transistors | |
| DE1950695C3 (en) | Data memory with storage locations each made up of several semiconductor elements | |
| DE2539205A1 (en) | REGENERATING AMPLIFIER FOR CHARGE SHIFTING ARRANGEMENTS | |
| DE2728928A1 (en) | Integrated single transistor storage element - has storage capacitor consisting of two conducting layers separated by insulating layer | |
| DE3101101C2 (en) | Read circuit for a semiconductor memory cell | |
| DE2912439A1 (en) | INTEGRATED SEMICONDUCTOR CIRCUIT WITH INTEGRATED STORAGE CAPACITY | |
| DE2739086C2 (en) | Method for operating a dynamic semiconductor memory element and circuit arrangement for carrying out the method | |
| DE2105479A1 (en) | Circuit and structure of a semiconductor memory element | |
| DE2459023C3 (en) | Static read / write memory cell that can be integrated, made up of insulating-layer field effect transistors of the same type of conduction and control | |
| DE2418750C3 (en) | MI112 S memory transistor | |
| DE2223341C3 (en) | Storage element and dynamic random storage built up from it | |
| DE2728927A1 (en) | Integrated single transistor storage element - has strip-shaped zone leading to capacitor electrode and uses two reference voltages, one applied to capacitor and other to diffusion zone | |
| DE2642209A1 (en) | Capacitor read circuit for sensors - has several buried channel FET triggers and registers with capacitor and FET switch | |
| DE2543677C3 (en) | Dynamic semiconductor memory element and method for its operation | |
| EP0006975B1 (en) | Process for the non-destructive reading of an output signal coming from a ccd register and device therefor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C3 | Grant after two publication steps (3rd publication) | ||
| 8339 | Ceased/non-payment of the annual fee |