DE2430652A1

DE2430652A1 - Analog-digital-wandler

Info

Publication number: DE2430652A1
Application number: DE2430652A
Authority: DE
Inventors: Roger Lewis Raymond Tucker
Original assignee: Solartron Electronic Group Ltd
Current assignee: Gemalto Terminals Ltd
Priority date: 1973-06-29
Filing date: 1974-06-26
Publication date: 1975-01-16
Also published as: DE2430652C3; FR2235540B1; NL7408639A; US3942172A; NL187600C; DE2430652B2; JPS5637733B2; JPS5039457A; GB1434414A; NL187600B; FR2235540A1

Description

Beschreibung
zum Patentgesuch

der Firma The Solartron Electronic Group Ltd., Victoria Road, Farnborough, Hampshire / England

betreffend:
"Analog-Digital-Wandler"

Die Erfindung bezieht sich auf einen Analog-Digital-Wandler und insbesondere auf einen bipolaren Analog-Digital-Wandler, der nach dem Flankenabstandwandlungsprinzip arbeitet.

In einer bekannten Ausführungsform eines bipolaren Flankenabstands-Analog-Digital-Wandlers, wie beispielsweise in US-PS 3 500 109 beschrieben, wird das zu wandelnde analoge.EtLngangssignal kontinuierlich an einen Integrator angelegt, dessen Ausgang einem Eingang eines einzigen Zwei-Eingangs-Pegel-Detektors zugeführt wird. Der Pegeldetektor vergleicht dien Ausgang des Integrators mit einem Detektorpegel, der an seinem anderen Eingang anliegt und ein periodisches Signal wird entweder dem Ausgang des Integrators oder dem Detektorpegel überlagert. Immer dann, wenn die Höhe des Signals an einem Eingang des Pegeldetektors die Höhe des Signals an seinem anderen Eingang übersteigt, kigpt der Ausgang des Pegeldetektors von einem ersten Zustand in einen zweiten Zustand. Der Ausgang des Pegeldetektors

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steuert das Anlegen von zwei Bezugssignalen, deren Höhe gleich ist, deren Polarität jedoch entgegengerichtet ist an den Eingang des Integrators, wobei das positive Bezugssignal während des ersten Zustands angelegt ist, das negative Bezugssignal während des zweiten Zustands. Gleichgewicht wird erreicht, wenn der mittlere Eingang an den Integrator infolge des Analog-Signals und der beiden Bezugs-Signale Null ist. An diesem Punkt kann gezeigt werden, daß die Höhe eines stetigen Gleichspannungseingangsstromes I. gegeben ist durch

H H

τ + τ 1 - - τ =. — η

^Xin ref ^L T ref 2 T " ^ü/

worin I .. , und I _- ₂ die oben erwähnten Bezugssignale gleicher Höhe und entgegengesetzter Polarität sind,.T die Periodendauer des periodischen Signals ist, t, und t„ jeweils die Dauer des Anlaegens der beiden Bezugssignale kennzeichnen, und t, + t₂ = T ist. Da die Höhe der beiden.Bezugssignale gleich sein soll, vereinfacht sich diese Beziehung zu

I. = t₂ - t. I _ = (t„ - t,) χ einer Konstanten.

T "

Es ist dann möglich, digital den Zeitunterschied t„ - t, zu messen, um eine digitale Anzeige der Größe des analogen Eingangssignals zu erhalten.

Diese bekannte Form eines bipolaren Flankenabstands-Analog-Digital-Wandlers unterliegt dem Nachteil, daß es schwierig ist sicherzustellen, daß die beiden Bezugssignale genau gleich in ihrer Höhe sind. Wenn jedoch die jeweiligen Höhen der beiden Bezugssignale nicht genau gleich sind, hat der Wandler ein Null-Verschiebungs-Problem. Dies beruht auf der Tatsache, daß die beiden Bezugssignale alternierend an den Integrator für genau gleiche Dauern anzulegen sind bei einem analogen Eingangssignal der Höhe Null, damit die oben erwähnte Differenz zwischen den beiden Dauern Null ist.

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Wenn jedoch die jeweiligen Höhen der beiden Bezugssignale etwas unterschiedlich sind, ist es notwendig, daß das kleinere Signal an den Integrator für eine etwas längere Dauer als das größere angelegt wird, damit ihr Mittelwert und damit der mittlere Eingang des Integrators Null wird; wenn demgemäß auf Gleichgewicht eingestellt wird, erzeugt der Wandler keine korrekte Nullablesung.

Aufgabe der vorliegenden Erfindung ist es, einen bipolaren Flankenabstands-Analog-Digitral-Wandler zu schaffen, bei dem dieses Nullverschiebungsproblem im wesentlichen eliminiert wird.

Diese Aufgabe wird durch die im Patentanspruch 1 zusammengefaßten Merkmale gelöst. Weitere bevorzugte Merkmale ergeben sich aus den Unteransprüchen.

Die Erfindung wird nachstehend unter Bezugnahme auf die beigefügten Zeichnungen anhand eines Ausführungsbeispiels näher erläutert.

Fig. 1 ist ein vereinfachtes Blockschaltbild eines bipolaren Flankenabstands-Analog-Digital-Wandler s gemäß der Erfindung,

Fig. 2 ist ein Erläuterungs-Diagramm und zeigt die Signalwellenformen an verschiedenen Punkten der Schaltung des Wandlers nach Fig. 1,

Fig. 3 und 4 sind Schaltkreisdiagramme alternativer

Ausführungsformen von zwei verschiedenen Teilen des Wandlers nach Fig. 1, und

Fig. 5 ist ein Erläuterungsdiagramm und zeigt die

Signalweellenformen an verschiedenen Punkten des Schaltkreises nach Fig. 4.

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Der Wandler 10 nach Fig. 1 umfaßt ein Paar von Eingangsklemmen 12, 13, an denen das zu wandelnde analoge Eingangssignal angelegt wird. Die Eingangsklemme 12 bildet den Eingang eines Integrierverstärkers 14, der einen Differentialverstärker 16 mit hohem Verstärkungsfaktor und mit einem invertierenden Eingang 18 und einem nicht invertierenden Eingang 20 umfaßt. Ein Eingangswiderstand Rl ist zwischen die Eingangsklemme 12 und den invertierenden Eingang 18 geschaltet und ein Integrierkondensator Cl liegt in einer Rückkopplungsschleife vom Ausgang des Verstärkers 16 zum invertierenden Eingang 18. Die Eingangsklemme 13 und der nicht invertierende Eingang 20 des Verstärkers 16 liegen an Masse.

Der invertierende Eingang 18 des Verstärkers 16 bildet einen Summierpunkt, und der Ausgang eines Rechteckwellengenerators 22 ist wechselspannungsgeKppelt mit diesem Punkt über die Serienschaltung aus einem Kondensator 1 C2 und einem Widerstand R2. Der Rechteckwellengenerator erzeugt einen Rechteckwellenausgang mit einer typischen Frequenz von 10 kHz, und ist seinerseits gesteuert über einen Frequenzteiler 24 mit einem Teilungsverhältnis von lOOO mittels eines Taktimpulsgenerators 26 mit typischer Betriebsfrequenz von 10 MHz.

Ferner ist mit dem intervierenden Eingang 18 des Verstärkers 16 eine Klemme eines Widerstandes R3 verbunden, dessen andere Klemme selektiv über drei Transistorschalter FETl, FET2 bzw. FET3, die zueinander parallel liegen, anschließbar ist an eine positive Bezugsspannungsq3uelle 28, Masse bzw. eine negative Bezugsspannungsquelle 30. Zwar haben die Quellen 28, 30 entgegengesetzte Polarität, doch sind ihre jeweiligen Ausgangshöhen, - V^ , im wesentlichen gleich:

Typischerweise können die + 10 Volt bzw. - 10 Volt betragen. Normalerweise umfaßt eine der Quellen 28, 30 eine hochstabile temperaturgesteuerte Zehner-Diode (nicht dargestellt), und die andere Quelle wird von jener abgeleitet durch Inversion.

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Der Ausgang des Verstärkers 16, der sogleich den Ausgang des Integrierverstärkers 14 bildet, ist verbunden mit dem nicht invertierenden Eingang 32 eines Differentialverstärkers 34 und mit dem invertierenden Eingang 36 eines Differentialverstärkers 38. Die Differentialverstärker 34, 38 arbeiten beide als Pegeldetektoren und zu diesem iweck

34

ist der invertierende Eingang 40 des Verstärkers so angeschlossen, daß eine positive Detektorpegelspannung Vl anliegt, während der nicht invertierende Eingang 42 des Verstärkers 38 so angeschlossen ist, daß dort eine negative Detektorpegelspannung V2 anliegt. Die Spannungen Vl und V2 haben zwar entgegengesetzte Polarität, jedoch gleiche Höhe (typischerweise + 4 Volt) und werden von den Quellen 28 bzw. 30 abgeleitet mittels entsprechender einander ähnlicher Potentialteiler 44, 46.

Die Ausgänge der Pegeldetektoren 34, 38 sind jeweils verbunden mit zugeordneten D-Eingängen von zwei bistabilen Schaltkreisen 48, 50 vom D-Typ, deren jeweilige Takteingänge beide verbunden sind mit dem Ausgang des Taktpulsgenerators 26. Der Q-Ausgang des bistabilen Schaltkreises 48 ist verbunden mit dem Steuereingang (gate) des Schalters FETl und der Q-Ausgang des bistabilen Schaltkreises 50 ist verbunden mit dem Steuereingang (gate) des Schalters FET3. Die Q-Ausgänge beider bistabilen Schaltkreise 48, 50 sind verbunden jeweils mit zugeqrdneten Eingängen von Zwei-Eingangs-UND-Gatter 51, dessen Ausgang verbunden ist mit dem Steuereingang (gate) des Schalters FET2. Zusätzlich ist der Q-Ausgang des bistabilen Schaltkreises 48 verbunden mit einem Eingang 52 eines Zwei-Eingangs-UND-Gatters 54, während der Q-Ausgang des bistabilen Schaltkreises 50 verbunden ist mit einem Eingang 56 eines Zwei-Eingangs-UND-Gatters 58. Der andere Eingang 60 von jedem der UND-Gatter 54, 58 ist verbunden mit dem Ausgang des Taktpulsgenerators 26, während die Ausgänge der UND-Gatter 54, 58 jeweils

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verbunden sind mit dem Vorwärts- bzw. RückwärtsZähleingang 62 bzw. 64 eines reversiblen Multi-Dekaden-BCD-Zählers 66.

Der Zähler 66 hat einen Zählstandausgang 68, der über einen Satz von Transfergattern 69 mit einem Statistisier-Schaltkreis 70 verbunden ist. Der Statistisierschaltkreis 70 seinerseits ist über einen Dekoder 72 verbunden mit einer Anzeigeeinheit 74, die von bekannter Bauart sein kann, beispielsweise einer Sieben-Segment-Licht-emittierenden Diode oder einem Flüssigkristallanzeiger.

Ein Sequenzsteuerschaltkreis 76 besitzt drei Steuereingänge 78-80, die jeweils beaufschlagt sind mit Steuereingangssignalen vom Taktpulsgenerator 26, Rechteckwellengenerator 22 und einem Null-Ausgangs-Detektor des Zählers Der Sequenzsteuerschaltkreis 76 umfaßt einen Zähler 75, der typischerweise eine Zählkapazität von elf besitzt und angeschlossen ist für die Ansteuerung durch die Rechteckwelle, die am Steuereingang 79 des Sequenzsteuerschaltkreises 76 liegt. Ein bistabiler Schaltkreis 77 ist so angeschlossen, däß er alternierend gesetzt und rückgesetzt wird durch das Signal, das an den Steuereingang 82 des SequenzSteuerSchaltkreises 76 angelegt wird. Ferner sind weitere Logikschaltkreise (nicht dargestellt) vorgesehen, wie Gatter und bistabile Schaltkreise, die in konventioneller Q Weise angeordnet sind. Zusätzlich besitzt der Sequenzsteuerschaltkreis 76 drei Steuerausgänge 83 bis 85, jeweils b gebildet von den Ausgnängen "Zählung eins" und "Zählung elf" des Zählers 75 und den Setzausgang des bistabilen Schaltkreises 77, an welchen Steuerausgängen jeweils Steuersignale erzeugt werden, die noch zu beschreiben sind,füc das Anlegen an einen Rücksetzeingang des Zählers 66, die Transfergatter 69 bzw. den Dekoder 72. Der Steuerausgang 85 des Sequenzsteuerschaltkreises 76

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ist ferner b verbunden mit einem Polaritätsanzeigeeingang der Anzeigeeinheit 74, während der Steuerausgang 83 intern angeschlossen ist für das Rücksetzen des bistabilen Schaltkreises 77.

Im Betrieb sind unter der Annahme, daß die Q-Ausgänge der bistabilen Schaltkreise 48, 50 zunächst in ihrem logischen Null-Zustand sind, die Schalter FETl und FET3 offen (nicht leitend) und der Schalter FET2 wird geschlossen gehalten (leitend) üeber das UND-Gatter 51. Die vom Rechteckwellengenerator 22 erzeugte Rechteckwelle wird integriert durch den Integrierverstärker 14. Da die Rechteckwelle wechselspannungsgekoppelt ist mit dem Integrierverstärker 14 über den Kondensator 1Θ C2 ist ihr mittlerer Gleichspannungspegel am Eingang des Widerstandes R2 Null., und die Wellenform ist in Fig. 2 (a) dargestellt. Bei Nichtvorhandensein eines analogen Eingangssignals an den Eingangsklemmen 12, 13 und bei Nichtberücksichtigung der Effekte von Drift am Eingang des Verstärkers 16 erzeugt demgemäß der Ingtegrierverstärker 14 ein Ausgangssignal dreieckiger Wellenform, das symmetrisch zwischen den Spannungen Vl und V2 liegt, wie in Fig. 2(b) dargestellt. Der Abstand der Spannungen Vl und V2 wird vorzugsweise so gewählt, daß er etwas größer ist als die Spitze-Spitze-Amplitude dieser dreieckigen Wellenform.

Wenn ein analoges Eingangssignal in Form einer negativen Eingangsspannung -V_1n an die Eingangsklemmen 12, 13 angelegt wird, integriert der Verstärker 14 das Signal und erzeugt eine positive Komponente in dem Dreieckwellenform-Ausgangssingnal, das er abgibt. Diese positive Komponente vergrößert die Steigung der ins Positive gehenden Flanken

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des Dreieckvjä-lenformausgangssignals und verringert die Steilheit der ins Negative gehenden Flanken, womit sich positive Spitzen in dem Dreieckwellenformausgangssignal ergeben und die Spannung Vl überstiegen wird, wie Fig. 2(c) zeigt. Immer dann, wenn die Spannung Vl überschritten wird, erzeugt der Pegeldetektor 34 ein Logisch-1-Ausgangssignal, das angelegt wird an den D-Eingang des bistabilen Schaltkreises 48, so daß der erste Taktimpuls, der auftritt nachdem die Spannung Vl in positiver Richtung durchlaufen worden ist, den Q-Ausgang dieses bistabilen Schaltkreises in zu Zustand Logisch-1 "versetzt. Wenn in ähnlicher Weise die Ausgangsspannung, die vom Integrierverstärker 14 erzeugt wird, unter die Spannung Vl sinkt (d.h. während jeder ins Negative gehenden Flanke der Dreieckwellenform), kehrt das Ausgangssignal, das vom Pegeldetektor 34 erzeugt wird und an dem D-Eingang des bistabilen Schaltkreises 48 anliegt, diesen in seinen Zustand Logishch-0 um, so daß der erste Taktimpuls, der danach auftritt, den Q-Ausgang des bistabilen Schaltkreises auf den logischen Zustand rücksetzt.

Der Zustand Logisch-1 am Q-Ausgang des bistabilen Schaltkreises 48 hat die Wirkung, daß der Schalter FETl geschlossen wird und damit die positive Bezugsspannungsquelle 28 an den Integrierverstärker 14 entgegengesetzt der Eingangsspannung an den Klemmen 12, 13 angeschlossen wird. Gleichzeitig ist der Zustand Logisch-1 am Q-Ausgang des bistabilen Schaltkreises 48 wirksam dahingehend, daß das UND-Gatter 54 entsperrt wird, so daß Taktimpulse an den Zähler 66 angelegt und dort vorwärtsgezählt werden, während der Dauer der Anlegung der Spannungsquelle 28 an den Integrierverstärker 14.

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Gleichgewicht -wird erreicht, typischerweise nach einer geringen Zahl von Zyklen der Rechteckwelle vom Rechteckwellengenerator 26, wenn der mittlere Eingangsstrom ah den Integrierverstärker 14 Null ist. Jeder Zyklus des AusganBgssignals vom Integrierverstärker 14 kann unterteilt werden in vier aufeinanderfolgende Perioden, die mit den römischen Zahlen I bis IV in Fig. 2(c) gekennzeichnet sind, und während denen der Eingangsstrom I. . , an dem Integrierverstärker 14 durch die folgenden Beziehungen bestimmt ist:

^{(Periode X)} =Γ^ΙΝ -^S Rl R2

^N ' * \ ⁺ ^VREF Rl R2 R3

^otal. (triode III) = -V^ + Vg ₊

Rl R2 R3

Periode IV) = -V^ + Vg

Rl R2

worin 2V die Spitze-Spitze-Amplitude der Rechteckwelle vom Rechteckwellengenerator 26 bedeutet. Der mittlere Wert der Komponenten des Stromes infolge der Rechteckwelle ist Null, während die Komponenten infolge V_1n während der gesamten Periode T vorhanden sind, und T die Periode der Rechteckwelle bedeutet. Wenn demgemäß Gleichgewicht angenommen wird und Konstanz der Eingangsspannung -V_1n so gilt

V_ = Rl . V . t = Konstante χ t IN £5 HEF _ψ

worin t die Dauer des Anlegens der Quelle 28 an den Integrierverstärker 14 bedeutet.

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Um demgemäß die Höhe der Eingangsspannung "V^ zu messen, erzeugt der Sequenzsteuerschaltkreis 76 ein Startsignal an seinem Ausgang 83, das gebildet wird durch das "Zählstand 1"-Ausgangssignal vom Zähler 75 und deshalb konzident ist mit einem vorgegebenen Punkt in einem Zyklus der Rechteckwelle vom Rechteckwellengenerator 26. In der Ausführungsform der Erfindung gemäß Fig. 1 ist dieser vorbestimmte Punkt der Beginn eines Zyklus: Dies ist jedoch nicht zwingend erforderlich. Dieses Startsignal setzt den Zählstand im Zähler 66 auf Null und setzt den bistabilen Schaltkreis 77 zurück, falls dies erforderlich ist. Der Zähler 66 zählt dann Taktimpulse vom UND-Gatter 54 während der gesamten Dauer jedes Anlegens der Quelle 28 über ein Konversions(Wandlungs- oder Meß-)Intervall, dessen Dauer bestimmt wird durch den Zähler 75 im Sequenzsteuerschaltkreis 76. Das Ende des Wandlungsintervalles ist gegeben, wenn der Ausgang "Zählstand 11" des.Zählers 75 ein Ausgangssignal führt, das am Steuerausgang 84 des Sequenzsteuerschaltkreises 76 erscheint. Da dieses Ausgangssignal ebenfalls koinzident ist mit dem genannten vorgegebenen Punkt in einem Zyklus der Rechteckwelle, d.h. mit dem Beginn eines solchen Zyklus, ist die Dauer des Wandlungsintervalles gleich einer ganzzahligen Anzahl von Zyklen, zehn im beschriebenen Ausführungsbeispiel, der Rechteckwelle. Dieses Ausgangssignal entsperrt die Transfergatter 69 und wirkt deshalb dahingehend, daß der Zählstand im Zähler 66 abgetastet wird und in den Statistisierschaltkreis 70 übertragen wird.

Während des Wandlungsintervalls erhält der Sequenzsteuerschaltkreis 76 kein Signal vom Null-Ausgangs-Detektor des Zählers 66, da dieser Null-Zählstand-Ausgang so ausgebildet ist, daß ein Ausgangssignal dann erzeugt wird, wenn der Zählstand im Zähler 66 entweder von allen Nullen auf

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alle Neunen geht bei der Rückwärtszählrichtung oder von allen Neunen auf alle Nullen in der Vorwärtszählrichtung. Der bistabile Schaltkreis 77 im Sequenzsteuerschaltkreis 76 bleibt daher in seienem Rücksetzzustand, der so gewählt ist, daß der Dekoder 72 gesetzt wird für die Arbeitsweise als BCD-in-Siebensegment-Dezimal-Dekodierung. Der Dekoder 72 dekodiert demgemäß die im Statistisierschaltkreis 70 gehaltene Zählung und die dekodierte Zählung wird angezeigt von der Anzeigeeinheit 74. Das Signal am Steuerausgang 85 des Sequenzsteuerschaltkreises 76 verursacht zusätzlich, daß die Anzeigeeinheit 74 eine negative Polarität anzeigt.

Das nächste "Zählstand 1"-Ausgangssignal vom Zähler im Sequenzsteuerschaltkreis 76 bildet ein weiteres Startsignal, das dazu führt, daß der gesamte oben beschriebene Meßzyklus wiederholt wird. Die Anzeigeeinheit 74 fährt jedoch fort,den dekodierten Wert der im Statistisierschaltkreis 70 gehaltenen Zählung anzuzeigen, bis das Ende des nächsten Wandlungsintervalls erreicht wird, wenn der neue Wert der Zählung im Zähler 66 in den Statistisierschaltkreis abgetastet übertragen wird.

Wenn ein analoges Eingangssignal in Form einer positiven Eingangsspannung ⁺V_IN an die Eingangsklemme 12 angelegt wird, wird eine negative Komponente in das Dreieckwellenformausgangssignal eingeführt, das vom Integrierverstärker 14 erzeugt wird. Diese negative Komponente erhöht die Steigung der ins Negative gehenden Flanken des Dreieckwellenformausgangssignals und verringert die Steigung der ins Positive gehenden Flanken, was zur Folge hat, daß die negativen Spitzen des Dreieckwellenformausgangssignals unter die Spannung V2 absinken (d.h. mehr negativ werden als diese), wie man in Fig. 2(e) sehen kann. In analoger Weise, wie dies

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oben unter Bezugnahme auf negative analoge Eingangsspannungen erläutert wurde, wird der Pegeldetektor 38 ausgelöst, was zur Folge hat, daß der bistabile Schaltkreis 50 ein Logisch-1-Ausgangssignal an seinem Q-Ausgang erzeugt im Ansprechen auf einen unmittelbar folgenden Taktpuls. Der bistabile Schaltkreis 50 seinerseits schließt den Schalter FET3, um damit die negative Bezugsspannungsquelle 30 an den Integrierverstärker 14 anzulegen, entgegengesetzt der Eingangsspannung an den Klemmen 12, 13, und entsperrt das UND-Gatter 58, so daß Taktimpulse an den Zähler 66 angelegt werden: Die Taktimpulse werden jedoch rückwärts gezählt.

Gleichgewicht wird erreicht, wie bereits beschrieben, wenn der mittlere Eingangsstrom zum Integrierverstärker 14 Null ist und die Messung wird während des Wandlungsintervalls ebenfalls wie oben beschrieben durchgeführt. Diesmal liegt jedoch der Endzählstand im Zähler 66 in der Neunerkomplernen-tform vor. Wenn aber der Zählstand im Zähler 66 von allen Nullen auf alle Neunen geht, erhält der Sequenzsteuerschaltkreis 76 ein Signal vom Null-Detektorausgang des Zählers. Dieses Signal setzt den bistabilen Schaltkreis 77 im Sequenzsteuerschaltkreis 76,der seinerseits den Dekoder 72 so setzt, daß er als Neunerkomplement BCD-in-Siebensegment-Dezimalarbeitsweise dekodiert. Dies kann beispielsweise einfach dadurch bewirkt werden, daß das Signal am Eingang des Dekoders 72 komplementiert wird durch Schalterschaltkreismittel, bevor es an die Hauptdekodierschaltkreise angelegt wird. Der korrekt dekodierte Ausgang vom Dekoder wird dann mittels der Anzeigeeinheit 74 angezeigt, die zusätzlich eine Anzeige für positive Polarität wiedergibt im Ansprechen auf das Setzsignal vom bistabilen Schaltkreis 77, das am Steuerausgang 85 des Sequenzsteuerschaltkreises 76 erscheint.

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Der Grund für die Verwendung eines reversiblen Zählers (Vorwärts-RückwärtsZählers) als Zähler 66 ist der folgende. Es sei der Fall einer sehr kleinen Eingangsspannung angenommen mit einem überlagerten Ruauschsignal. Dieses Rauschsignal kann zufällige Polaritätsumkehr der Eingangsspannung hervorrufen während des Wandlungsintervalles, so daß das Dreieckwellenformausgangssignal,erzeugt von dem Integrierverstärker, tatsächlich auf- und abwärts wandert relativ zu den Spannungen Vl und V2 und daß aufeinanderfolgende Einschaltvorgänge beider Pegeldetektoren 34, 38 erzeugt werden. Immer dann, wenn der Pegeldetektor 34 ausgelöst wird, zählt der Zähler 66 vorwärts und immer dann, wenn der Pegeldetektor 38 ausgelöst wird, zählt der Zähler 66 rückwärts, und immer dann, wenn die Zählung im Zähler 66- von alle Null auf alle Neun oder umgekehrt kippt, wird ein Signal am Null-Ausgangsdetektorausgang erze.ugt. Die Signale an diesem Null-Ausgang des Zählers 66 setzen bzw. rücksetzen alternierend den bistabilen Schaltkreis 77 im Sequenzsteuerschaltkrexs 76, so daß der Status des bistabilen Schaltkreises 77 angibt, ob der Nettozählstand im Zähler 66 in jedem Augenblick während des Wandlungsintervalles oberhalb Null ist, und damit repräsentativ ist für eine analoge Eingangsspannung mit einem im Mittel negativen Wert, bis zu dem Augenblick oder unter Null liegt, und damit repräsentativ ist für eine analoge Eingangsspannung mit einem Miiteli positiven Wert bis zu diesem Augenblick. Man erkennt, daß der Schatltzustand des bistabilen Schaltkreises 77 am Ende des Wandlungsintervalles das Signal am Steuerausgang 85 des SequenzsteuerSchaltkreises 76 liefert.

Fig. 3 zeigt eine alternative Ausführungsform eines Teils des Wandlers 10, in welcher Ausführungsform die Notwendigkeit des Dekoders 72 entfällt mit der Möglichkeit,

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im Neunerkomplement-BCD-Dekodiermodus zu arbeiten. Elemente ähnlich den oben unter Bezugnahme auf Fig. 1 beschriebenen sind mit den gleichen Bezugszeichen versehen und nur die abweichenden Punkte sollen näher erläutert werden. Demgemäß sind die jeweiligen Ausgänge der UND-Gatter 54, 58 mit dem Zähler 66 über einen Schalter-Schaltkreis 86 verbunden, der aus zwei Wechselschaltern

87 und 88 besteht, jeweils mit einem ersten festen Kontakt 89, der verbunden ist mit dem Ausgang des UND-Gatters 54 und einem zweiten festen Kontakt 90, der verbunden ist mit dem Ausgang des UND-Gatters 58. Jeder der Schalter 87,

88 ist mit einem beweglichen Schleifer 91 versehen, wobei die Schleifer 91 mit-einander drehfest verbunden sind. Der Schleifer 91 des Schalters 87 ist normalerweise in Kontakt mit dem festen Kontakt 89 desselben und ist verbunden mit dem Vorwärtszähleingang 62 des Zählers 66, während der Schleifer 91 des Schalters 88 normalerweise in Kontakt steht mit dem festen Kontakt 90 desselben und verbunden ist mit dem Rückwärtszähieingang 64 des Zählers 66. Die gemeinsame Bewegung der Schleifer 91 tauscht demgemäß die Verbindung der UND-Gatter 54, 58 mit den Eingängen 62, 64 des Zählers 66 aus.

Die Schalter 87, 88 sind als mechanische Schalter nur aus Gründen der Vereinfachgung dargestellt: In der Praxis würden sie als Festkörperschalter ausgeführt werden.

Die Position der Schleifer 91 wird gesteuert durch das Steuersignal am Steuerausgang 85 des Sequenzsteuerschaltkreises 76, welches Steuersignal wie bereits beschrieben bestimmt wird durch das Signal vom Nullausgangsdetektor des Zählers 66. In der Ausführungsform nach Fig. 3 jedoch ist der Zähler 66 so ausgebildet, daß er ein Ausgangssignal an seinem Null-AusgangsdeSektor erzeugt, wenn der Zählstand im Zähler vom Zählstand 1 zum Zählstand Null wechselt.

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Wenn demgemäß der Zählstand im Zähler 66 ursprünglich von Null ausgehend angestiegen ist im Ansprechen auf Taktimpulse vom UND-Gatter 54 infolge eines kleinen negativen Eingangssignals und dann wieder auf Null absinkt im Ansprechen auf Taktimpulse vom UND-Gatter 58 infolge eines Polaritätswechsels der Eingangsspannung, wird, wenn der Zählstand Null erreicht, der Ausgang des UND-Gatters 58 umgeschaltet durch den Schalter-Schaltkreis 86 vom Rückwärts z-ähleingang 64 des Zählers 66 zum VorwärtsZähleingang 62, und der Ausgang des UND-Gatters 54 wird entsprechend umgeschaltet auf den Rückwärtszähleingang 64. Der Zähler 66 zählt weiter, jedoch nun vorwärts, entweder bis zum Ende des Wandlungszyklus oder bis zur nächsten Pd aritätsumkehr der Eingangsspannung, die dann dazu führt, daß die Zählung im Zähler 66 wieder abnimmt auf Null, und daß wiederum der Schalterschaltkreis 86 betätigt wird. Die Zählung im Zähler 66 kann demgemäß nicht unter Null fallen, d.h. nicht in eine Neunerkomplementform. Wie zuvor, ist der Zustand des bistabilen Schaltkreises 77 in jedem Augenblick repräsentativ für die Polarität des mittleren Wertes der analogen Eingangsspannung bis zu dem jeweiligen Augenblick.

Unter Bezugnahme auf Fig. 4 soll nun eine Modifikation der Schaltung nach Fig. 1 erläutert werden für die Ansteuerung der bistabilen Schaltkreise 48, 50 von den bistabilen Pegeldetektoren 34, 38, welche Modifikation sicherstellt, daß die Schalter FETl und FET3 jeweils geschlossen sind für eine kurze digital definierte Zeit einmal pro Zyklus der Rechteckwellen vom Rechteckwellengenerator 22, und zwar selbst dann, wenn ein Null-Amplituden-analoges Eingangssignal an die Eingangsklemmen 12, 13 des Wandlers IO angelegt wird, so daß keiner der Pegeldetektoren 34, 38 ausgelöst wird. Diese Modifikation verbessert die Einstellzeit

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des Wandlers 10 im Ansprechen auf sehr kleine analoge Eingangssignale. Wie zuvor sind Elemente entsprechend den bereits unter Bezugnahme auf Fig. 1 beschriebenen mit den gleichen Bezugszeichen versehen und nur die abweichenden Punkte sollen erläutert werden.

Demgemäß ist der Ausgang des Pegeldetektors 34 verbunden mit einem Eingang eines Vier-Eingangs-NICHT-UND-Gatters lOO und ferner verbunden über einen Inverter 102 mit einem Eingang eines Zwei-Eingangs-NICHT-ÜND-Gatters 104. Die anderen Eingänge des NICHT-UND-Gatters 100 sind jeweils verbunden für das Anlegen logischer Signale mit der Bezeichnung F₁ Nl und P2, während der andere Eingang des NICHT-UND-Gatters 104 verbunden ist für den Empfang eines mit F bezeichneten Logiksignals. Die entsprechenden Ausgänge der NICHT-üND-Gatter 100, 104 sind verbunden mit zugeordneten Eingängen von zwei weiteren NICHT-ÜND-Gattern 106 bzw. 108, deren jeweilige Ausgänge kreusweise gekoppelt sind mit einem anderen Eingang jeweils der Gatter 108, 106, um so eine Verriegelung zu schaffen. Das NICHT-üND-Gatter 108 benützt einenweiteren Eingang, der angeschlossen ist für den Empfang des mit P2 bezeichneten Logiksignals, während das NICHT-üND-Gatter 106 einen weiteren Eingang verbunden hat für den Empfang eines logischen Signals Pl und sein Ausgang ist verbunden mit dem D-Eingang des bistabilen Schaltkreises 48.

In ähnlicher Weise ist der Ausgang des Pegeldretektors 34 verbunden mit einem Eingang eines Vier-Eingangs-NICHT-ÜND-Gatters lOOa und ferner verbunden über einen Inverter 102a mit einem Eingang eines Zwei-Eingangs-NICHT-ÜND-Gatters 104a. Die anderen Eingänge des NICHT-UND-Gatters 100a sind jeweils verbunden für den Empfang von Logiksignalen mit der Bezeichnung F und Pl, und eines Logiksignals N2, während

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der andere Eingang des NICHT-UND-Gatters 104a verbunden ist für den Empfang des mit F bezeichneten Logiksignals. Die Ausgänge der NICHT-UND-Gatter 100a, 104a sind verbunden mit entsprechenden Eingängen von zwei weiteren NICHT-UND-Gattern 1063,108a , deren jeweilige Ausgänge kreuzweise gekoppelt sind mit einem anderen Eingang jeweils der Gatter 108a bzw. 106a, um so eine weitere Verriegelung auszubilden. Das NICHT-UND-Gatter 108a ist mit einem weiteren Eingang angeschlossen für den Empfang des mit N2 bezeichneten Logiksignals, während das NICHT-UND-Gatter 106a mit einem weiteren Eingang angeschlossen ist für den Empfang eines Logiksignals mit der Bezeichnung Na Nl und sein Ausgang ist verbunden mit dem D-Eingang des bistabilen Schaltkreise's 50.

Zusätzlich sind die jeweiligen Ausgänge der NICHT-UND-Gatter 108, 108a kreuzgekoppelt mit noch weiteren Eingängen der NICHT-UND-Gatter 108a bzw* 108.

Jedes NICHT-UND^Gatter ist so ausgebildet, daß es ein Logikpegei-Null-Ausgangssignal erzeugt dann und nur dann, wenn alle seine Eingänge ein Signal Logisch-1 erhalten .

Die Wellenformen der Logiksignale mit der Bezeichnung F, Pl, P2, Nl, N2 und deren zeitliche Beziehungen mit der vom Rechteckwellengenerator 22 erzeugten Rechteckwelle sind in Fig. 5 dargestellt, wobei die Rechteckwelle vom Generator 22 unter (a) dargestellt ist, die Wellenformen der Logiksignale F, Pl, P2, Nl, N2 bei (b), (c), (d), (e) bzw. (f) gezeigt sind. Diese Logiksignale werden abgeleitet von den Rechteckwellen, erzeugt vom

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Generator 22 im Sequenzsteuerschaltkreis 76. Demgemäß wird das Signal F direkt abgeleitet von der Rechteckwelle, während das Signal F abgeleitet wird vom Signal F durch Inversion. Die Signale Pl, P2, Nl, N2 werden typischerweise abgeleitet durch entsprechende Dekodierung der Ausgänge eines (nicht dargestellten) Zählers, der die hochfrequenten Taktimpulse am Eingang 81 des Sequenzsteuerschaltkreises 76 über jeden Zyklus der Rechteckwelle hinweg zählt. Beispielsweise ist diesem Zähler typischerweise ein zehn-zu-eins Frequenzuntersetzer (nicht dargestellt) vorgeschaltet, so daß er Impulse mit 1 MHz aufnimmt und eine Zählkapazitätivon einhundert erreicht η wird über genau einen Zyklus der Rechteckwelle. Die Zählausgänge des Zählers werden dann in konventioneller Weise dekodiert, um Verriegelungen zu setzen bzw. rückzusetzen und so die Signale Pl, P2, Nl, N2 zu erzeugen in Übereinstimmung mit der folgenden Tabelle:

Zählstand im Zähler

Signal Pl ist Logikpegel O Signal P2 ist Logikpegel 0 Signal Nl ist Logikpegel O Signal N2 ist Logikpegel O

Für den Rest der Zeit liegen diese Signale beim Logikpegel 1.

Wenn im Betrieb der Pegeldetektor 34 während einer ins Positive gehenden Flanke der Dreieckwellenform am Ausgang des Integrierverstärkers 14 ausgelöst wird, d.h. währen das Signal F beim.Logikpegel 1 ist, so geht das Ausgangssignal vom Nicht-UND-Gatter 100 auf den Logikpegel 0. Dies bringt das Ausgangssignal des NICHT-ÜND-Gatters 106 auf den Logikpegel 1, setzt damit den Q-Ausgang des bistabilen Schaltkreises 48 auf dessen Logikpegel 1, wie unter Bezugnahme auf Fig. 1 erläutert. Gleich-

409883/1062 ¹⁹ "

von	bis
0	10
49	50
50	51
99	0

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zeitig wird das Ausgangssignal des NICHT-UND-Gatters 108, das entsperrt worden war, über den Inverter 102 und das NICHT-UND-Gatter 104 auf den Logikpegel Έ 0 gebracht, womit das NICHT-UND-Gatter 106 verriegelt wird.

Am Ende der ins Positive gehenden Flanke geht das Signal F, das am NICHT-UND-Gatter 100 anliegt, auf den Logikpegel 0 und das Signal Pl, das anliegt am NICHT-UND-Gatter 106 geht ebenfalls auf den Logikpegel 0 gleichzeitig mit dem ersten. Das Ausgangssignal des NICHT-UND-Gatlers 106 bleibt deshalb auf dem Logikpegel 1 bis sowohl das Signal Pl wie auch der Ausgang des Pegeldetektors 34 2u deren Logikpegel-O-Zustand zurückkehren, da man erkennt, daß die Umkehr des Ausgangs vom Pegeldetektor 34 auf den Logikpegel-O-Zustand wirksam wird über den Inverter 102 und das NICHT-UND-Gatter 104 um das Ausgangssignal des NICHT-UND-Gatters 108 auf den Logikpegel 1 zu bringen.

Falls der Pegeldetektor 34 nicht ausgelöst wird am Ende der ins Positive gehenden Flanke der Dreieckwellenform, so sind die Ausgangssignale der NICHT-UND-Gatter 100 und 108 beide beim Logikpegel 1. Das Ausgangssignal des NICHT-UND-Gatters 106 wird deshalb auf den Logikpegel 1 gebracht, während des kurzen Intervalls, wenn das Signal Pl auf den Logikpegel O geht und betätigt damit den bistabilen Schaltkreis 48 für dieses Intervall, wie bereits erläutert.

Man kann der Fig. 4 deutlich entnehmen, daß die Anordnung und Zusammenschaltung der NICHT-UND-Gatter 100a, 104a, 106a und lO8a sowie des Inverters 102a zwischen dem Pegeldetektor 38 und dem bistabilen Schaltkreis 50 symmetrisch ist relativ zur Anordnung und Anschlußgestaltung der NICHT-UND-Gatter 100, 104, 106, 108 und des Inverters 102 zwischen dem Eögeldetektor 34 und dem bistabilen Schaltkreis 48. Ferner entnimmt man

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Fig. 5, daß die zeitliche Beziehung der Signale Nl, N2 zu den ins Negative gehenden Flanken der Dreieckwellenform identisch ist mit der zeitlichen Beziehung der Signale Pl, P2 mit den ins Positive gehenden Flanken der Dreieckwellenform. Man erkennt demgemäß, daß die Betätigung des bistabilen Schaltkreises 50 durch den Pegeldetektor 38 oder das Signal Nl in Beziehung zu den ins Negative gehenden Flanken exakt analog ist zu der Betätigung des bistabilen Schaltkreises 48, wie dies oben erläutert wurde.

Die Verwendung der Signale P2, N2 erzwingt einen zeitlichen Zwischenraum zwischen dem Rücksetzen eines der bistabilen Schaltkreise 48, 50 und dem Setzen des anderen dieser bistabilen Schaltkreise. Zusätzlich dient die Kreuzkpopplung zwischen den NICHT-ÜND-Gattern 108, 108a dazu, eine Verriegelung der Logikschaltkreise gemäß Fig. 4 im Ansprechen auf bestimmte Übergangs-Betriebsbedingungen des Wandlers 10 zu verhinern.

Zusammenfassend kann die Wirkung der Logikschaltung gemäß Fig. 4 auf die Betriebsweise des Wandlers 10 so beschrieben werden, daß diese Schaltung sicherstellt, daß die Schalter FETl und FET3 jeder aufeinanderfolgend einmal pro Zyklus der Rechteckwelle vom Rechteckwellengenerator 22 für gleiche Minimalperioden geschlossen werden, typischerweise 1 % der Dauer eines Zyklus der Rechteckwelle, und zwar selbst dann, wenn einer oder beide der Pegeldetektoren 34 oder 38 nicht ausgelöst wird. Wenn demgemäß einer der Pegeldetektoren 34, 38 ausgelöst wird, jedoch nicht der andere, bleibt der Schalter FETl oder FET3 entsprechend dem nicht ausgelösten Pegeldetektor immer noch geschlossen für die oben erwähnte Minimalperiode. Da die Minimalperioden, während denen die

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positive bzw. negative Bezugssignalquelle an den Integrierverstärker 14 angelegt werden, gleich sind, ist der Nettogleichstrom, der dem Integrierverstärker 14 während dieser Minimalperioden zugeführt wird, Null und die Genauigkeit der Messungen bleibt unbeeinflußt.

Die Wirkungsweise der Logikschaltung nach Fig. 4 führt zu einem sehr wichtigen Vorteil. Unabhängig von der Höhe des analogen Eingangssignals, das am Wandler 10 anliegt, wird jede der Bezugsspannungsquellen 28, 30 an den Integrierverstärker 14 die gleiche Zahl von Malen während des Messintervalls angelegt. Demgemäß werden alle Fehler, die auf der Zeit beruhen, die die Schalter FETl und FET3 benötigen, um Ein- und Auszuschalten, koanstant unabhängig von der Eingangssignalhöhe und können durch Eichung eliminiert werden. Es hat sich gezeigt, daß eine Wandlungslinearität von wenigen ppm über einen sehr weiten dynamischen Bereich von Eingangssignalhöhen erreicht werden kann als Ergebnis der Verwendung der Logikschaltung nach Fig. 4.

Es kann gezeigt werden, daß im allgemeinen die Dauer der Periode t proportional ist dem Integral der Eingangsspannung V_TN ÜBER jede fjanzzahlige Anzahl von Perioden T der Rechteckwelle. Man erkennt, daß die Höhe des Eingangsstromes zum Integrierverstärker 14 infolge V_c größer sein sollte als jene der jeweiligen Ströme infolge negativer Eingangsspannungen über Skalenvollausschlag.

Falls erwünscht, kann der Ausgang des Rechteckwellengenerators 22 phasenverriegelt werden mit einem Netzfrequenzsignal, typischerweise 50 oder 60 Hz. Die Dauer des Wandlungsintervalles kann dann sehr nahe gleich der Dauer eines ganzzahligen Vielfachen von Zyklen, z.B. einem, des Netzfrequenzsignals gemächt werden, um so eine ausgezeichnete Unterdrückung

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jeglicher Serienmodusstörungen mit Netzfrequenz zu erreichen, die der Eingangsspannung überlagert sein können. '

Man erkennt, daß infolge der Verwendung getrennter Bezugspannungsquellen, wie der Quellen 28, 30, für die Messung negativer und positiver analoger Eingangsspannungen der bipolare Analog-Digital-Wandler gemäß der Erfindung das oben erwähnte Nullverschiebungsproblem nicht aufweist. In der Praxis ist das Ergebnis irgendwelcher geringfügiger Differenzen zwischen den jeweiligen Bezugsströmen, die an den Integrierverstärker 14 von den Quellen 28 bzw. 30 angelegt werden, eher eine geringfügige Differenz im Skalenfaktor zwischen Messungen bei positiven und negativen Eingangsspannungen. Dies ist viel eher akzeptabel für den Verwender des Wandlers als eine Null-Punktverschiebung, die insbesondere störend ist, wenn man den Wandler bei Messungen verwenden will, die die Justage einiger Parameter erfordern, damit man ein Null-Ausgangssignal, gemessen vom Wandler, erreicht.

Viele Modifikationen können an der beschriebenen Ausführungsform der Erfindung vorgenommen werden. Insbesondere kann ein nicht umkehrbarer Zähler an Stelle des Zählers in der Grundausführung gemäß Fig. 1 verwendet werden für Messungen, wo der erwartete Rauschgehalt des analogen Eingangssignals, das zu messen ist, niedrig ist im Vergleich mit der gewünschten Auflösung der Messungen. Ferner kann man anstelle des Anschlusses des Rechteckwellengenerators 22 an den Eingang des Integrierverstärkers 14 einen Summierschaltkreis verwenden, um den Ausgang des Integrierverstärkers 14 aufzunehmen und diesen Ausgang zu addieren mit einem Dreieckwellenformsignal von einem entsprechenden Wellenformgenerator, wobei der Ausgang des Summierverstärkers

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an die Pegeldetektoren 34, 38 angelegt wird. Ferner kann wer Schalter FET2 weggelassen werden, falls dies erwünscht ist, infolge der Tatsache, daß der Eingang 20 des Verstärkers 16 an Masse liegt. Man erkennt, daß der Ausdruck "an Masse liegen" in dieser Beschreibung bedeutet, daß der betreffende Punkt an eine Linie mit niedrigem Signalpegel oder Null-Volt angeschlossen ist, da es möglich ist, dass der Hauptschaltkreis des Wandlers 10 vollständig "schwimmend" (symmetrisch) ausgebildet ist. Zusätzlich und falls erwünscht, kann der Abstand der Spannungen Vl und V2 kleiner gewählt werden als die Spitze-Spitze-Amplitude der Dreieckwellenform am Ausgang des Integrierverstärkers 14. Demgemäß werden die Pegeldetektoren 34, 38 jeder einmal pro Zyklus der Dreieckwellenform ausgelöst, so daß die Logikschaltung nach Fig. 4 weggelassen werden kann. Da schließlich das Wandlungsintervall solang wie nur erwünshcht gewählt werden kann, kann der Zähler 66 so ausgebildet werden, daß er mit Fließkomma arbeitet.

(P atentansprüche)

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Claims

P atentansprüche

Iy Bipolarer Flankenabstands-Analog-Digital-Wandler mit einem zu wandelnden analogen Eingangssignal gespeisten Integrator mit einer Schaltungsanordnung für das Überlagern des Ausgangssignals, das vom Integrator erzeugt wird, mit einem periodischen Signal mit einer Pegeldetektoranordnung, die anspricht auf das Signal am Ausgang des Integrators mit ersten und zweiten Bezugssignalquellen entgegengesetzter Polarität mit einer Schalteranordnung, die ansprechend ausgebildet ist auf die Pegeldetektoranordnung zum Anlegen einer der Bezugssignalquellen an den Integrator und in Gegenschaltung zum analogen Eingangssignal mit einer Schaltungsanordnung zum Definieren eines Wandlungsintervalls, dessen Dauer gleicher der Dauer eines ganzzahligen Vielfachen von Zyklen des periodischen Signals ist, mit einer Taktpulsquelle und mit einem Zähler für das Zählen von Taktimpulsen während des Anlegnens einer der Bezugssignalquellen an den Integrator, wobei der Zählstand im Zähler am Ende des Wandlungsintervalls eine digitale Darstellung der Höhe des Integrals des Analog-Signals über das Wandlungsintervall ist, dadurch gekennzeichnet, daß die Pegeldetektoranordnung einen ersten und einen zweiten Pegeldetektor (34, 38) umfaßt, die angeschlossen sind für den Vergleich des Signals am Ausgang des Integrators (14) mit ersten bzw. zvnten Detektorpegeln (Vl bzw. V2(, wobei analoge Eingangssignale einer Polarität veranlassen, daß die Höhe des Ausgangssignals vom Integrator den ersten Detektorpegel übersteigt, indem dieser in einer Richtung weg vom zweiten Pegel durchlaufen wird, während analoge Eingangssignale der ander8en Polarität die Höhe des Ausgangssignals vom Integrator unter den zweiten Pegel fallen lassen und diesen in einer Richtung weg vom ersten Pegel durchlaufen, wobei die ersten und zweiten Pegeldetektoren

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ausgebildet und angeordnet sind fürjdie Erzeugung erster
bzw. zweiter Steuersignale, wenn die Höhe des Ausgangssignals vom Integrator den ersten Pegel übersteigt bzw.
unter den zweiten Pegel fällt, und daß die Schalteranordnung (FETl, FET3) ansprechend ausgebildet ist auf das
erste Steuersignal zum Anlegen der einen der Bezugssignalquellen* deren Polarität entgegengesetzt der des analogen Eingangssignals am Integrator ist, und ansprechend ausgebildet ist auf das zweite Steuersignal zum Anlegen der
anderen Bezugssignalquelle an den Integrator.
2) Wandler nach Anspruch 1, dadurch gekennzeichnet, daß die erste und zweite Bezugssignalquelle (28, 30) gleiche
Bezugssignalhöhe erzeugen.
3) Wandler nach Anspruch 2, gkekennzeichnet durch eine Logikschaltung für die Betätigung der Schalter (FETl, FET3) unabhängig von den ersten bzw. zweiten Steuersignalen, um sukzessiv die positive und negative Bezugssignalquelle an den Integrator (14) einmal pro Zyklus des periodischen Signals während gleicher kurzer Zeitdauern anzulegen (Fig. 4).
4) Wandler nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die ersten und zweiten Detektorpegel (Vl, V2) außerdem gleiche Höhe besitzen, jedoch entgegengesetzte Polarität
aufweisen.
5) Wandler nach Anspruch 4, dadurch gekennzeichnet, daß die ersten und zweiten Detektorpegel (Vl, V2) von der ersten bzw. zweiten Bezugssignalquelle (28, 30) abgeleitet sind.
6) Wandler nach einem der vorangehenden Ansprühche, dadurch gekennzeichnet, daß der Abstand zwischen dem ersten und dem zweiten Detektorpegel so bemessen ist, daß die
Spitze-Spitze-Äusschläge des periodischen Signals bei Abwesenheit eines analogen Eingangssignals im wesentlichen

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vollständig zwischen den Pegeln liegen (Fig. 2(b)).
7) Wandler nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß das periodische Signal Dreieckwellenform besitzt (Fig. 2 (b)).
8) Wandler nach Anspruch.7, dadurch gekennzeichnet, daß die Überlagerungseinrichtung eines Rechteckwellengenerator (22) und Schaltungselemente (C2, R2) für das Anlegen der von dem Rechteckwellengenerator erzeugten Rechteckwelle an den Integraotor (14) umfaßt, um durch diesen integriert zu werden, wobei die Dreieckwellenform am Ausgang des Integrators erzeugt wird.
9) Wandler nach Anspruch 8, dadurch gekennzeichnet, daß die Schaltungselemente (C2, R2) für das Anlegen der Rechteckwelle an dem Integrator eine Wechselspannungskopplung (C2) umfassen.
10) Wandler nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß der Integrator (14) einen hochverstärkenden Invertierverstärker (16) umfaßt, der einen Eingang und einen Ausgang aufweist, wobei das analoge Eingangssignal über einen Eingangswiderstand (Rl) an den Eingang angeschlossen ist und ein Rückkopplungskondensator (Cl) zwischen den Ausgang und den Eingang geschaltet ist.
11) Wandler nach Anspruch 8 und 10, dadurch gekennzeichnet, daß die Schaltungselemente (C2, R2) für das Anlegen der Rechteckwelle an dem Integrator (14) einen zweiten Widerstand (R2) umfassen, der an den Eingang angelegt ist, und daß der Ausgang der Schalteranordnung an den Eingang über einen dritten Widerstand (R3) angeschlossen ist.

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12) Waiidler nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß der Zähler einen umkehrbaren Zähler (Vorwärts-Rückwärtszähler) (66) umfaßt sowie Schaltkreise (48, 50, 54, 58) für das Zählenlassen des Zählers zunächst in einer Richtung während des Anlegens der ersten Bezugssignalquelle (28) und in der anderen Richtung während des Anlegens der zweiten Bezugssignalquelle (30).
13) Wandler nach Anspruch 12, gekennzeichnet durch Schaltungselemente (86) für die Umkehr der Zählrichtung des Zählers (66) unabhängig davon, welche Bezugsquelle gerade an den Integrator angelegt ist, immer dann, wenn die Zählung im Zähler Null .erreicht, während in einer Richtung gezählt wird.
14) Wandler nach Anspruch 13, dadurch gekennzeichnet, daß diese eine Richtung die Rückwärtsrichtung ist.

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