DE2362245A1 - Rechenanordnung - Google Patents

Description

Unser Zeichen: T 1492

Texas Instruments Incorporated
13500 North Central Expressway-Dallas, Texas, V.St.A.

Rechenanordnung

Die Erfindung bezieht sich auf eine' erweiterungsfähige Rechenanordnung, die es ermöglicht, zusätzliche Datenspeicherregister in die Anordnung mit einzube ziehen,, und.■-.....

insbesondere bezieht sich die Erfindung auf eine auf einem Halbleiter-Chip untergebrachte Rechneranordnung, bei der mehrere weitere R.egister~Halbleiter-Ghips zur Erhöhung der Datenspeicherkapazität verwendet werden.

Der Aufbau elektronischer Tischrechner hat sich geändert, da jetzt ^K0S /LSI-Chips zur Verfügung stehen* die es ermöglichen, das gesamte System inaner einzigen oder in einer kleinen Zahl von Halbleitervorrichtungen unterzubringen* Diese Technologie ermöglicht große Einsparungen der Herstellungs-, Arbeits- und Materialkosten, und sie ermöglicht Rechner mit Arbeitsfunktionen_s die mit vernünftigen Kosten in Maschinen aus diskreten Bauelementen oder aus filraintegrierten Schaltkreisen nicht möglich sind.

Schv.'/Ba

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Wie im einzelnen in .der Patentanmeldung P 22 35 430.9

ausgeführt ist, sind bereits Rechneranordnungen unter Verwendung eines einzigen MOS/LSI-Chips ausgeführt worden, bei denen eine sequentielle Adressierung eines bestimmten Direktzugriffs-Speicherfeldes angewendet wird, •damit sich mehrere Schieberegister ergeben. Bei diesem sequentiell adressierten Speicher werden die Kauptdatenregister auf einer Fläche des Chips gebildet, die viel kleiner als die für herkömmlich ausgeführte Schieberegister benötigte Fläche ist.

Kompliziertere Rechner erfordern mehrere Halbleiter-Chips; einer dieser Rechner ist in der USA-Patentanmeldung Nr. 255 856 beechrieben. Dieser Rechner wird von einem Daten-Chip und von einem Festwertspeicher-Chip gebildet _ti und er ist ferner in der USA-Patentanmeldung Serial Number 360 984 vom 16.Mai 1973 beschrieben, die eine CIP-Anmeldung zu der davor genannten Patentanmeldung ist. Bei der darin beschriebenen Anordnung macht der mit zv/ei Chips ausgestattete Grundrechner von verschiedenen Kennzeichen- und externen Eingabe/Ausgabe-Steuerungen zusammen mit besonderen Zeitsteuer- und Adrsssierungseinrichtungen Gebrauch, so daß zusätzliche externe Funktionen gebildet werden, die ein erweiterungsfähiges System ermöglichen.

Mit Hilfe der Erfindung sollen die externen Register-Chips geschaffen werden, die mit dem oben erwähnten System aus zwei Chips verbindbar sind und mehrere eigene Register aufweisen, wobei die Wahlmöglichkeit besteht, jedes Chip und die Register getrennt oder gleichzeitig zu adressieren. Ferner soll mit Hilfe der Erfindung nur die Verwendung einer minimalen Zahl

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von Verbindungsklemmen erforderlich sein, und es soll im Gesamtbetrieb mit dem Gründsystem aus zwei Chips nur eine minimale Systemverzögerung auftreten.Das mit Hilfe· der Erfindung zu schaffende System soll durch Anwendung von Energieeinsparungsverfahren einen niedrigen Energieverbrauch aufweisen. · "

Nach der Erfindung ist bei dem Rechnergrundsystem mit zwei Chips wenigstens ein Zehn-Register-Chip zur Erhöhung,der Datenspeicherregisterkapazität des Grundsystems vorgesehen.Bei jedem Chip sind bis zu 16 Register-Chips vorgesehen, die bis zu zehn einzeln adressierbare Register bilden. Jedes Chip ist dadurch gekennzeichnet, daß e s Kennze ichene ingabe e inrichtungen enthält, mit deren Hilfe bestimmt werden kann, wenn die erfindungsgemäßen Zehn-Register-Chips vom Grundsystem adressiert sind; ferner enthält jedes Chip eine Eingangseinrichtung zum selektiven Speichern eines aus mehreren Bits bestehenden mehrstelligen Adressenworts, das nicht nur die auszuführende Funktion, sondern auch angibt, welches Chip und welches Register des Chips adressiert werden. Außerdem sind Chipauswähleihrichtungen zum Decodieren einer bestimmten Stelle des Adressenworts vorgesehen, damit bestimmt werden kann, welches Zehn-Registerchip adressiert ist. Weitere Einrichtungen decodieren eine weitere Stelle des Adressenworts zur Bestimmung des adressierten Registers in dem bestimmten Chip. Es sind außerdem Einrichtungen vorgesehen, mit denen eine weitere Stelle des Adreseenworts decodiert ■werden kann, damit bestimmt wird, ob die befohlene Punktion eine Eingabe- oder eine Ausgabefunktion ist. V/eitere Einrichtungen decodieren das Adressenwort, und sie bilden Befehle zum Löschen aller Register-Chips,

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zum Löschen eines Register-Chips oder zum Löschen eines Registers in einem bestimmten Register-Chip. Die Register sind unter Verwendung eines sequentiell adressierten Speichers gebildet, der von einem Zustandszeitzähler angesteuert wird, der auch interne Zeitsteuersignale liefert.

Daten werden den Registern auf Dateneingabe/Datenausgabeleitern zugeführt, nachdem die Datenleiter für die Übertragung der Registeradresse verwendet worden sind. Durch Verwendung von Energiesparschaltungen mit Decodierfeidern, die nur während der Zeitperiode des Zyklus betätigt werden, wenn eine Decodierung befohlen ist, wird der Energieverbrauch auf ein Minimum herabgesetzt. Die Erfindung wird nun an Hand der Zeichnung beispielshalber erläutert. Es zeigen:

Fig.1 ein vereinfachtes Blockschaltbild einer erweiterungsfähigen Rechenanordnung mit den externen Zehn-Register-Chips nach der Erfindung,

Fig.2 ein vereinfachtes Blockschaltbild einer Ausführungsform eines Zehn-Register-Chips nach der Erfindung,

Fig.3 das aus vier Bits bestehende sechzehnstellige Befehlswort, das zur Adressierung der Zehn-Register-Chips nach der Erfindung angewendet wird, und

Fig.4a bis 4p ein genaues Schaltbild einer bevorzugten Ausführungsform des Zehn-Register-Chips.

In Fig.1 ist ein Funktionsblockschaltbild eines erweiterungsfähigen Rechners dargestellt, v/ie er in der oben erwähnten Patentanmeldung P 22 35 430.9 beschrieben ist, auf die hier Bezug genommen wird; es ist das Daten-Chip und das Festwertspeicher-Chip dargestellt, die mit den

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peripheren Register-Chips nach der Erfindung verbunden sind, so daß sich eine erweiterte Registerkapazität des Rechners ergibt.Das Daten-Chip 5 erzeugt mehrere Steuersignale für das Festwertspeicher-Chip, für eine externe Gruppe aus Festwertspeicher-Register-Chips 7, die eine erhöhte Kapazität für die Speicherung von Datenwörtern und für die Speicherung von Befehlswörtern ergibt, für die externe Gruppe der Zehn-Register-Chips 8, die eine externe Datenwortspeichermöglichkeit ergeben, für das externe Programmier-Chip 10, das die externe Programmierung spezieller Unterprogramme im Rechner ermöglicht, und für externe Drucker-Chips 9 zur Steuerung von Ausgangsdatendruckern 11. Die Ausgangsdatendrucker 11 können mit Anpassung an das Drucker-Chip 9 herkömmlich ausgeführt sein, doch sind sie vorzugsweise thermische Drucker oder Trommeldrucker.

Das Daten-Chip 5 erzeugt folgende Steuersignale:

Bedingung A (CONA) oder "Erhöhungssperre":Dieses Signal zeigt an, daß eine Unterbrechung des normalen Weiterschaltens des Festwertspeichers erwünscht ist, damit zusätzliche Ausführungsvorgänge durch das System erfolgen können, ehe das nächste Befehlswort auszuführen ist;

Bedingung B (CONB) : Dieses Signal zeigt den Leerzustand des Daten-Chips an, d.h. ob sich das Daten-Chip im Rechenbetrieb (nicht leer) oder im Anzeigebetrieb (Leer) befindet;

Bedingung (COND): Dieses Signal zeigt an, daß ein Bedingungskennzeichen gesetzt worden ist, das einen Vergleich der bestimmten Kennzeichen oder bestimmter Stellen eines Befehlsworts angibt;

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Kennzeichen A (FLGA) : Dies ist ein serielles Ausgangssignal des Kennzeichenregisters im sequentiell adressierten .Speicher mit einer vom Signal COND bestimmten Ausgabegesehwindigkeit;

Zustandszeiten: (S-Zeiten) : Diese Signale geben die Zustandszeitsteuerung (die die Datenbearbeitung steuernde Zeitsteuerung) auf dem Daten-Chip an, wobei 16 Zuäbandszeitsignale ein D-Zeitsignal erzeugen;

Anzeigezeiten: (D-Zeiten): Diese Signale geben an, welche Gruppe von Zustandszeitsignalen des Programms der Rechner gerade, ausführt, wobei 16 S-Zeitsignale einen Befehlszyklus bilden, während die D--Zeitsignale in Zyklen zu 15 erzeugt werden, so daß die D-Zeitsignale gegenüber dem bestimmten D-Zeitsignal des vorangehenden Zyklus voreilen;

Tastatureingaben:(K-Leiter): Diese sind Eingangssignale von der Tastatur zum externen Eingeben von Befehlen in das Daten-Chip;

P Register (PREG) t Dieses Signal gibt an, daß das Patenchip denFestwertspeicher adressiert, und es gibt an, welcher Festwertspeicherbereich adressiert wird;

Befehlswörter (I_Q - I₁₂)ϊ Diese Befehlswörter bezeichnen das bestimmte Befehlswort , das in einer bestimmten Befehls-Festwertspeichereinheit gespeichert ist|

Extern (EXT): Dieses Signal gibt an,daß die Extern-Klemme des Daten-Chips entweder Daten aussendet oder empfängt;

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Abtastung (STBE): Dies ist ein programmierbares Signal, das die Periode der D-Zeitsignale angibt, die hier vorzugsweise mit 15 gewählt ist;

Besetzt (BUSY): Dieses Signal gibt dem vom Drucker-Chip 9 bestimmten Zustand des Druckers an; es zeigt, ob der Drucker besetzt ist oder nicht und einen weiteren Druckbefehl empfangen kann oder nicht,

Nach Fig.1 liefert das Daten-Chip 5 Ausgangsinformationen vom Register A und vom A-Kennzeichenregister zum Segmentdecodierer 14. Dabei werden folgende Informationen übertragen: Die Position des Kommas, die Position des Dezimalpunkts, die tatsächlich anzuzeigenden Daten aus dem Register A und die anzuzeigenden Daten aus dem Ä-Kennzeichen-Register. Der Segmentdecodierer 1'4 ist eine herkömmliche Decodierschaltung zum Decodieren der biriärcodierten Dezimalausgangsinformationen zur Betätigung der Segmentfcreiber 13. Die Segmenttreiber 13 enthalten herkömmliche Treiberschaltungen zur Betätigung der oben erwähnten Anzeige 3, die hier als eine Anzeige mit sieben Segmenten pro Stelle dargestellt ist.

Das Daten-Chip liefert auch D-Zeitsignale zu den Zifferntreibern 12 zum selektiven Abtasten der Stellen der Anzeige 5· Die Abtastung der Wiedergabematrix ist in der oben erwähnten Patentanmeldung P 22 35 430.9 genau beschrieben. In der bevorzugten Ausführungsform wird eine erste Gruppe von D-Zeitsignalen vom Daten-Chip geliefert, und eine zweite Gruppe von D-Zeitsignalen wird vom Festwertspeicher-Chip geliefert , wobei die Kombination der Gruppen einen Zyklus mit 15 D-Zeitsignalen ergibt.

Das Daten-Chip arbeitet in Abhängigkeit von der K-Information, die aus der Abtastung der Tastatureingänge mit Hilfe der

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D-Zeitsignale erzeugt wird. Dieses Abtastung der Tastatur wird unten noch genauer ausgeführt.

Das Festwertspeicher-Chip 6 erzeugt in Abhängigkeit von den COND-, CONA-,PREG-,STBE- und den S-Zeitsignalen aus dem Daten-Chip 5 das Befehlswort Iq-I-] 2>^die D-Zeitsignale und die IRGA-und IRGB-Signale für das Daten-Chipv

Die 10-Register-Chips 8 bilden eine weitere Gruppe peripherer Chips, die dem hier beschriebenen Rechner eine erweiterte Datenspeicherkapazität verleihen. Das 10-Register-Chip erzeugt in Abhängigkeit von de FLGA-und CONB-Signalen und von I/O-Informationen vom Daten-Chip Abrufdaten über die I/O-Leiter zur Rückführung zum Daten-Chip.

Das Drucker-Chip 9 druckt in Abhängigkeit von der 1/0-Information vom Daten-Chip , und von den EXT-, CONB-, FLGA- und STBE-Befehlen vom Daten-Chip die Daten auf den I/O-Leitern.

In Fig.2 ist die externe Datenregisteranordnung nach der Erfindung in Form eines Blockschaltbildes dargestellt. Allgemein besteht die Anordnung aus einem MOS/LSI-Chip (ein in großem Maßstab integriertes Chip mit MOS-Bauelementen), das zur Bildung eines Rechners für eine Anwendung mit anderen Chips, d.h. mit der Anordnung aus dem Daten-Chip und dem Festwertspeicher-Chip aus der obigen Beschreibung von Fig.1 ausgelegt ist. Das erfindungsgemäße Chip enthält 10 Register, die in einem sequentiell adressierten Speicher (SAM) 700 ausgebildet sind. Der sequentiell adressierte Speicher ist ein Speicher, wie er in der Patentanmeldung P 22 34 758.6 vom 19.JuIi 1971 beschrieben ist. In einer be-vorzugten

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Ausführungsform wird ein sequentiell adressierter Speicher verwendet, wie er in der USAJ-Patentanmeldung Serial Number 334 493 vom 21.Februar 1973 beschrieben ist. Der Speicher enthält 10 Register mit jeweils 16 Stellen, die im BCD-Code angeordnet sind, so daß jedes Register tatsächlich aus vier parallelen Registern besteht. Somit sind im Speicher 700 10 χ 16 χ 4 oder 640 Bits enthalten. Ein Zustandzähler 701 erzeugt Zustandszeitsignale SO bis S15, die den Zustandszeitsignalen im Daten-Chip entsprechen. Dieser Zustandszähler ist ein kontemporärer Ringzähler. An den sequentiell adressierten Speicher ist eine Zeitsteuermatrix 702 angeschlossen, die von den gleichen Zeitsteuersignalen betätigt wird, die den Speicher sequentiell adressieren! <ii^e Matrix 702 erzeugt mehrere Zeitsteuersignale zur Verwendung an verschiedenen Punkten des Chips. Unter der Steuerung durch Wählgatter 703 und 704 auf der linken bzw. auf der rechten Seite des sequentiell adressierten Speichers können Daten in diesem Speicher auf verschiedene Arten bearbeitet werden. Beispielsweise können Daten in den Speicher 7.00 eingegeben werden, oder sie können ausgegeben, in einen Datenumlauf eingeführt ,nach rechts verschoben oder gelöscht werden. Die Funktionen der Dateneingabe, des Datenumlaufs und der Löschung werden mit Hilfe der Wähl«· gatter 703 auf der linken Seite des Speichers erzielt, während die Datenausgabe und die Rechtsverschiebung mit ^% Hilfe der auf der rechten Seite liegenden Wählgattef erzielt werden. Die Dateneingabe erfolgt über Eingabe/Ausgabe-Anschlußstifte-1/01 bis 1/08, die über die Verbindung an das Daten-Chip angeschlossen sind. Die Datenausgabe erfolgt über die gleichen Eingabe/Ausgabe-Anschlußstifte über die Verbindung 706 und über Eingabe/Ausgabe-Puffer 707e Die Auswahl eines bestimmten Registers aus den 10 im Speicher 7Ö0 enthaltenen Registern zum Eingaben oder zum

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Schreiben ( oder Löschen )von Daten, wird mit Hilfe eines bestimmten Eingaberegisterwähldecodierers 708 erzielt, und die Auswahl eines bestimmten Registers, das gelesen werden soll, wird mit Hilfe eines Ausgabewähldecodierers 709 erzielt. Die Ausgänge 710 und 711 der Decodierer 708 und 709 öffnen und schliessen bestimmte Torschaltungen innerhalb der Gruppen von Wählgattern 703 und 704 zur Ausführung der gewünschten Funktion. Die Eingabe- und Ausgabe-Wähldecodierer 708 und 709 empfangen Ausgangssignale von einer Adressierungslogik 712, die ein wichtiges Merkmal der Erfindung darstellt.

Adressierung des 10-Register-Chips

Das lO-i-Register-Chip wird mit Hilfe eines selektiv ausgewählten Teils eines an den Eingabe/Ausgabe-Anschlußstiften erscheinenden Datenworts adressiert; dieser Teil wird entsprechend einem bestimmten Gateprogramm-Maskierungsschritt während der Herstellung festgelegt. In Fig.3 ist zu erkennen, daß das Format eines Datenworts 16 Stellen zu je 4 Bits aufweist; in dieser Ausführungsform werden nur die ersten vier verwendet. Die zur Zeit des Signals SO auftretende·niedrigstwertige Stelle wird in der üblichen Verarbeitung von Daten im Daten-Chip gewöhnlich dazu verwendet, die Position des Dezimalpunkts anzuzeigen; im 10-Register-Chip wird das Signal SO zur Bestimmung der auszuführenden Operation verwendet. In der niedrigstv/ertigen Stelle 713 (SO) gibt das niedrigstwertige Bit an, ob eine Eingabe- oder eine Ausgabefunktion vorliegt; das bedeutet, daß das "1^H-Bit bei SO mit einem Signalwert ?t^M eine Eingabefunktion und mit einem Signalwert "0^M eine Ausgabefunktion kennzeichnet. Die anderen drei Bits v/erden dazu verwendet, entweder die Dateneingabe oder eine zur Löschung der Register angewendete Eingabe von Nullen zu kennzeichnen«

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Die Löschfunktion ist ein besonderer Fall einer Eingabe, da hierbei Nullen eingegeben werden. Für einen Löschvorgang gibt es mehrere Möglichkeiten, nämlich (1) eine Löschung eines speziellen Registers in einem speziellen Chip, ■ (2) eine Löschung aller Register in einem speziellen . 1O*Register-Chip oder (3) eine Löschung aller 10-Register-Chips. Die "2"- und "4"-Bits in der niedrigstwertigen Stelle 713 ( SO) legen fest, welche dieser Löschfunktionen erfolgen soll; die speziellen Bits und ihre Codierung sind in der Adressierungslogik 712 mit Hilfe einer Gate-Maskierung während der Herstellung programmierbar. Die dem S1-Zeitsignal zugeordnete Stelle von Fig.1 wird nicht verwendet, während die nächsten zwei Stellen 714 und 715 zur Registerauswahl bzw. zur Chipauswahl verwendet werden^ Eine der zehn Register wird mit Hilfe einer aus vier Bits bestehenden Codegruppe angegeben, die während der Zeit des der Stelle 714 zugeordneten S2-Zeitsignals ausgesendet wird; diese Codegruppe ershheint an den Eingabe/Ausgabe-Anschlußstiften parallel , und sie wird an der richtigen Stelle in die Adressierungslögik über den Eingangsleiter 716 von Fig.2: eingespeichert und in den Registerwähldecodierern 708 und 709 decodiert. Wenn beispielsweise eine Ausgabeoperation aus dem Register Nr.7 erwünscht wird, -dann hat die erste Stelle 713 den Inhalt GOOD und die dem S2-Zeitsignal zugeordnete Stelle 714 hat als. Inhalt die binäre Zahl 7, also 0111. Der dritte Ausdruck im Adressenwort von Fig.3 ist die Chipwählstelle 71.5, die zur Zeit des S3-Zeitsignals auftritt. Eines der 16 möglichen 10-Register-Chips kann durch die zur Zeit des Signals S3 auftretende, aus vier Bits bestehende binäre Codegruppe ausgewählt werden. Der Inhalt der dem S3-Zeitsignal zugeordneten Stelle 715 wird von der Adressierungslogik 712 empfangen, gespeichert und an eine Chip-V.'ähllogik 717 angelegt., . Außerhalb der "Baugruppe stehen vier externe inschlußstifte 718 zur Verfügung, die dann, wenn die Baugruppe das 10-

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Register-Chip enthält, bei der Herstellung so an einer gedruckten Schaltungsplatte befestigt werden, daß zur Festlegung einer Codegruppe aus vier Bits entweder die Spannung V₅₃ ("1") oder die Spannung V_DD ("0") angelegt wird. Wenn der aus vier Bits bestehende Inhalt der Chipwählstelle 715 , der über die Verbindung 719 aus der Adressierungslogik 712 an die Chipwähllogik 717 angelegt wird, mit der durch die Verdrahtung an die Anschlußstifte 718 angelegten Codegruppe übereinstimmt, dann wird ein Wählsignal über die Verbindung 720 zur .Adressierungslogik zurückübertragen, damit das Chip die gewünschte Operation ausführen kann. Ein weiterer Eingang US" der Chipwähllogik 717 ermöglicht eine Chipauswahl höherer Ordnung, d.h. wenn mehr als sechzehn 10-Register-Chips benötigt werden, wie später noch beschrieben v/ird. Damit das 1O-Register-Chip veranlaßt wird, ein Datenwort als Adresse anzunehmen und die gewünschte Funktion auszuführen, wird im Daten-Chip ein Kennzeichen erzeugt und über den Anschlußstift FLGA ausgegeben, von wo aus dieses Kennzeichen am FLGA-Anschlußstift des 10-Register-Chips empfangen und an die Steuerlogik 221 angelegt wird. Wenn diese spezielle Freigabefunktion nicht vorgesehen wäre, würde das 10-Register-Chip normalerweise an den Eingabe/Ausgabe-Anschlußstiften erscheinende Daten mit einem in Fig.3 angegebenen Adressenwort verwechseln. Im Programm des Daten-Chips wird für die Angabe, daß die 10-Register-Chips adressiert werden sollen, ein für keine sonstigen Zwecke verwendetes besonders zugewiesenes Kennzeichen angewendet. Dies kann beispielsweise ein Kennzeichen im A-Kennzeichenregister zur Zeit des Si4-Zeitsignals sein. Da Kennzeichen zum Übertragen von Anmerkungen zur Anzeige, beispielsweise der Anmerkungen "Minuszeichen", "Fehler", "Überlauf", usw., verwendet wird, wird die in der oben

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erwähnten USA-Patentanmeldung Serial Number 36O 984 beschriebene CONB-Bezeichnung dazu verwendet, den Leerbetriebszustand des Daten-Chips vom Betriebszustand zu unterscheiden.Das GONB-Signal wird nach Fig«2 auch an die Steuerlogik 721 angelegt. Wenn das CONB-Signal den Wert Null hat, arbeitet das Daten-Chip im,Leerbetrieb oder im Anzeigebetrieb, und die Kennzeichen fallen zeitlich mit den D-Zeitsignalen zusammen ; bei diesem Zustand wird 'das 10-Register-Chip nie adressiert, so daß Kennzeichen an der Steuerlogik 721 nicht beachtet werden. Wenn das CONB-Signal den Wert 1 hat, befindet sich das Daten-Chip in einem Arbeitsbetrieb_s und die Kennzeichen fallen zeitlich mit den S-ZeitSignalen zusammen; in diesem Zustand veranlaßt ein Kennzeichen zur Zeit des Si4-Zeitsignals das 10-Register—Chip, eine Adresse anzunehmen., Die Steuerlogik erzeugt auch mehrere Steuersignale _s die im gesamten Chip angewendet werden, wie noch erläutert wird; zu diesem Zweck empfängt die Steuerlogik Zeitsteuersignale aus der Zeitsteuermatrix 702 über die Verbindung 722, sowie Signale zu und von der Adressierungslogik 712 über Verbindungen

723. . ; ;

Eine Eingabebefehlsfolge zum Betätigen des 10-Reglster-Chips nimmt vier Befehlszyklen im Daten-Chip in Anspruch (tatsächlich fünf Zyklen im 10-Register-Chip), Der erste

■i' Befehl ist der Befehl "Kennzeichen setzen"; während dieses Befehlszyklus wird im A-Kennzeichenregister bei einer bestimmten S-Zeit, beispielsweise bei S14 , der Signalwert "1" gesetzt. Dadurch wird die Steuerlogik 721 veranlaßt, das 10-Register-Chip und insbesondere die Adressierungslogik 712 für das Empfangen einer Adresse einzustellen. Der nächste Befehl ist der Befehl "Registerinhalt zu I/O"; während dieses Befehlszyklus wird der Inhalt eines Registers

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im Daten-Chip an den 3)ingabe/Ausgabeleitern gelesen, wobei das Register beispielsweise das Register B oder •das Register C ist. Das verwendete Register enthält die ■ in Fig.3 angegebene Adresse. DieAdresse wird in die Adressierungslogik 712 eingelesen und dort gespeichert. Der dritte Befehl ist der Befehl "Kennzeichen.auf Null", der bedeutet, daß die Si4-Stelle des A-Kennzeichenregisters im Daten-Chip durch ein entsprechendes Befehlswort auf Null gesetzt wird; dies dient dazu, das Si4-Kennzeichen an einer unbeabsichtigten erneuten Betätigung des 10-Register-Chips zu hindern. Der vierte Befehl ist der Befehl "A-Registerinhalt nach I/O", bei dem der Inhalt des Registers A im Daten-Chip an die Eingabe/Ausgabe-Anschlußstifte gegeben wird, von denen aus die .16 Informationestellen aus dem Register A in das gewählte Register im 10-Register-Chip geschrieben werden können. Eine Verzögerung um die Dauer eines Zustandszeitsignals im Rechenwerk des Daten-Chips auf den Ueg zwischen den Register A und den Eingabe/Ausgabe-Anschlußstiften bewirkt eine Verschiebung der Information im ausgewählten Register des Speichers 700 im 10-Register-Chip um eine Zustandszeit. Aus diesem Grund müssen die in das 10-Register-Chip eingegebenen Daten um' eine Zustandszeit nach rechts verschoben werden, so daß sie bei der Rückübertragung zimDaten-Chip für die Anwendung bei einer anschiiessenden Operation wieder an der richtigen zeitlichen Stelle sind. Somit bewirkt das 10-Register-Chip während des unmittelbar auf den Befehl "A-Registerinhalt nach I/O" folgenden Befehlszyklus eine automatische Rechtsverschiebung eines gerade eingegebenen Datenworts. Dies wird dadurch erzielt, daß in einer Verzögerungsschaltung 724 eine Verzögerung um einen Befehlszyklus erzeugt wird und daß an den Eingabe-Registerwähldecodierer 70S das verzögerte Signal angelegt wird. Die Rechtsverschiebungsfunktion wird ohne

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Befehlswort aus dem Daten-Chip erzeugt. Das Programm des Daten-Chips kann zu weiteren Operationen fortschreiten, während das 10-Register-Chip diese automatische Rechtsverschiebungsfunktion ausführt. Die Verzögerung für die Dauer eines Zustandszeitsignals zwischen dem Register A im Daten-Chip und dem ausgewählten Register im 10-Register-Chip führt zusätzlich zum Erfordernis der Rechtsverschiebung noch zu einem weiteren Problem.D.h., daß die sechzehnte Stelle, die zur Zeit des Zeitsignals S15 auftritt, bis zur Zeit des Zeitsignals SO des nächsten Zyklus, in dessen Verlauf eine automatische Rechtsverschiebung erfolgt, nicht ankommt. Zur Vermeidung einer Überlappung wird die sechzehnte Stelle bis zur Zeit des Zeitsignals S15 des nächsten automatischen Rechtsverschiebungszyklus in einer Abtast- und Speicherschaltung 725 festgehalten, und dann zur Zeit des Signals S15 eingefügt. Auf diese Weise werden nur fünfzehn Stellen nach rechts verschoben, während die sechzehnte Stelle festgehalten und dann zur Zeit des Zeitsignals S15 des folgenden Befehlszyklus eingefügt wird»

Eine Ausgabeoperation unter Anwendung von vier Befehlszyklen ist einfacher, da auf dem 10-Register-Chip keine Rechtsverschiebung erforderlich ist. Auch hier ist der erste Befehl auf dem Daten-Chip der Befehl "Ä-Kennzeichen bei S14 setzen". Das zweite Befehlswort erzeugt in serieller Weise ein Adressenwort an den Eingabe/Ausgabe-Anschlußstiftenj die erste Stelle des Adressenworts hat den Inhalt "0000", was eine Au§gabeoperätion bedeutet,die zweite Stelle wird nicht verwendet, und die dritte und vierte Stelle geben die Registerauswahl -bzw. die Chipauswahl an. Das dritte Befehlswort ist der Befehl "Α-Kennzeichen bei S14 auf Null setzen". Das vierte, ■ Befehlswort ist der Befehl "I/O zum Register A% in dessen Verlauf der Inhalt des ausgewählten Registers im Speicher über die Verbindung 706 und die Eingabe/Ausgabe-Puffer 707

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zu den Eingabe/Ausgabe-Anschlußstiften und von da aus in das Register A im Daten-Chip über das Rechenwerk ALU ausgegeben wird. Die Verzögerung im Rechenwerk ALU muß ebenfalls wieder berücksichtigt werden , so daß die erste Stelle aus dem 1O-Register-Chip eine Zustandszeit früherübertragen wird; die Ausgabe erfolgt beginnend zur Zeit des Signals S15 des dritten Zyklus, und sie endet zur Zeit des Signals S14 des vierten Zykluß.

Unter Bezugnahme auf Fig.4 wird nun die Schaltung des 10-Register-Chips im einzelnen genau beschrieben. Der Speicher 700 besteht aus vierzig Zeilen zu je 16 Zellen, von denen jede eine aus drei Transistoren gebildete Zelle der Art ist, wie sie in der USA-Patentanmeldung Serial Number 334 beschrieben ist, auf die hier Bezug genominen wird. Die Eingangs- und Ausgangstranszstoren sind an einen gemeinsamen · Eingab^Ausgabeleiter 726 angeschlossen.

Schaltung zur Eingabe und Ausgabe von Daten

Die Übertragung von Daten zu dem Daten-Chip und der Empfang von Daten durch das Daten-Chip erfolgt über vier Eingabe/Ausgabe-Anschlußstifte 1/01, 1/02, 1/04 und 1/08, die in Fig.2 zu erkennen sind. Die Daten liegen in einem Format vor, bei dem vier BCD-Bits parallel und 16 Stellen seriell liegen, wobei eine Stelle jeweils bei einer Zustandszeit liegt. Die Eingangsdaten werden invertiert, und sie erscheinen ai Eingangsleitern 740 einer Verknüpfungsschaltung 725, die die Daten entweder ohne Verzögerung direkt auf Dateneingangsleiter 705 überträgt oder eine Datenstelle bei S15 für einen Befehlszyklus verzögert, wenn aus einem später noch zu erklärenden Grund das Signal B auftritt.

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- TY -

In- den Wählgattern 703 werden ankommende Daten an vier Verknüpfungsschaltungen 742 für jedes der zehn Register im Speicher 700 angelegt. Jede dieser Verknüpfungsschaltungen empfängt über einen Leiter 743 einELngangsignal 02 sowie ein weiteres Eingangssignal von einer Gruppe von 40 Verknüpfungsschaltungen 744, die den Eingabevreg für neue Daten jährend eines Rechtsverschiebungsvorgangs pressen. Zu diesem Zweck wird an einen Eingangsleiter 745 dieser Verknüpfungsschaltungen ein RSDrSignal angelegt, das_von der Rechtsverschiebungs-Verzögerungsschaltung 724 hergeleitet wird. Für einen Schreibvorgang wird über einen der zehn Leiter 710 nur ein einziges der zehn Register im Speicher 700 ausgewählt, v/obei. diese zehn Leiter zu Eingängen der Verknüpfungsschaltungen 744 und der Verknüpfungsschaltungen 746 geführt sind. Die Verknüpfungsschaltungen 746 empfangen vom Leiter 747 auch ein Eingangssignal 02,und sie bewirken eine Wiedereingabe von EingangsSignalen aus den yerzögerungsschaltungen 748. Das Auslesen von Bits aus dem Speicher erfolgt beim Auftreten des Signals 01; dabei erfolgt eine Verzögerung in diesen Schaltungen 748 von diesem Signal über das (am Leiter 749A gelieferte) Signal 02 bis zur Zeit des Signals 01 der nächsten Zustandszeit, zu der die Bits an Eingängen der Verknüpfungsschaltungen 746 zur Verfügung stehen. Ein Wiedereingeben der Daten erfolgt ständig, außer wenn Daten über die Leiter 705 und die Verknüpfungsschaltungen 742 (was einen Löschvorgang mitumfaßt) in ein spezielles Register geschrieben werden, oder wenn Daten nach rechts verschoben werden. Bei einer Dateneingabe werden mit Hilfe der Verknüpfungsschaltungen 746 eineUmlaufeingabe der eingegebenen Daten ebenso wie eine Rechtsverschiebung abgestellt. Daten werden in die · Zellen des Speichers 700 nur zur Zeit des Signals 02 eingegeben _r wozu das Signal 02 in die Leiter 743 und 747

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gelangt. Die Dateneingabe von den Leiter 705 erfolgt über die Verknüpfungsschaltungen 742 und 749 und dann über die Leiter 750 zu den Eingabe/Ausgabe-Leitern 726 des Speichers. Eine Datenwiedereingabe erfolgt über die Verzögerungsschaltungen 748, die Verknüpfungsschaltungen 749 und die Leiter 750.

Auf der Ausgangsseite enthalten Wählgatter 704 die Ausgangsverknüpfungsschaltungen 751, die von Ausgaberegisterwählsignalen an Leitern 711 aus dem Decodierer 709 aktiviert werden.Die Verknüpfungsschaltungen 751 empfangen negierte Daten von den Eingabe/Ausgabe-Leitern 726 des Speichers über Leiter 752, die zur Zeit des Signals 01 am Leiter 753>A taktgesteuert ausgegeben werden. Die Ausgangssignale der Verknüpfungsschaltungen 751 werden an Ausgangsleiter 706 angelegt. Eine Rechtsverschiebung wird mit Hilfe der Verknüpfungsschaltungen¹ 753 erzielt, die zur Zeit des Taktsignals 01 ebenfalls negierte Daten von den Leitern 726 sowie Registerwählsignale von den Leitern 711 und einen Rechtsverschiebungs-"befehl vom Leiter 754 empfangen. Da Bits in den Speicher nur zur Zeit des Signals 02 eingegeben werden können, spricht eine Verknüpfungsschaltung 755 auf einen Rechtsverschiebungsbefehl am Leiter 756 und auf das Signal ψΣ an. In die nach rechts verschobene Stelle einzugebende Daten werden über Leiter 757 wieder zurückgeführt; zu diesem Zeitpunkt sind die Daten um eine halbe Zustandszeit^ d.h. von der Zeit des Signals 01 bis zur Zeit des Signals 02 verzögert und negiert worden. Die nichtnegierten Daten werden in den Speicher geschrieben und in direkter Logik gespeichert, jedoch im negierten Zustand nach rechts verschoben, damit nichtnegierte Daten ver» fügbar sind. Eine weitere genaue Betriebsbeschreibung der Zelle des sequentiell adressierten Speichers findet

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sich in der oben erwähnten USA-Patentanmeldung Serial Number 334 493. _:

Die Adressierungsschaltunp ·

Die Adressierungslogik 712 empfängt über die Leiter 705 von den Eingabe/Ausgabe-Ansehlußstiften Adressierungsdaten, und die Stellen dieser Daten werden taktgesteuert, bei"einem Befehl "Registerinhalt nach I/O" unter der Steuerung durch Impulse am Leiter 758 eingegeben. Wie zu erkennen ist, werden die Adressierungsdaten nur zur Zeit der Signale 5002,S202 und S303 eingetaktet. Diese drei Stellen werden in den drei Stufen der Adressierungslogik gespeichert; tatsächlich sind drei Schieberegisterstufen vorgesehen.-

Die erste Schieberegisterstufe enthält vier getaktete Negatoren 759 sowie das Seriengatter und den Negator 760. Zur Zeit des Signals SO02 werden die Daten an_; den Leitern 705 zu den Negatoren 759 übertragen, und beim nachfolgenden Taktsignal 01 werden sie zum Ausgang der Negatoren 760 geschoben. Beim nächfolgenden Taktsignal 01 v/erden sie zum Ausgang der Negatoren 7&0 geschoben. Beim nächsten Schaltimpuls vom Leiter 758 zur Zeit des Signals S202 wird die dritte Datenstelle in die erste Stufe eingegeben, und-die erste Datenstelle, die vorher in der ersten Stufe \var, wird zur zweiten Schieberegisterstufe übertragen, die aus geschalteten Negatoren 761 und aus einer Serienkombination eines mit dem Signal 01 gesteuerten Gatters und eines .Negators 762 besteht. Beim nächstfolgenden Taktsignal 01 wird die erste Stelle am Ausgang des Negators 762 gespeichert, und die dritte

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Datenstelle wird am Ausgang des Negators 760 gespeichert. Zur Zeit des Signals S302 wird die vierte Datenstelle an den Eingang des ersten Schieberegisters angelegt und in diesem Schieberegister mit dem nachfolgenden Taktsignal verschoben, wobei die zweite Stelle zum Ausgang der Negatoren 762 in der zweiten Stufe und die erste Stelle in die dritte Stufe verschoben und an die Eingänge des Negators 763 und der Verknüpfungsschaltungen 764 angelegt werden.

Demnach speichert die Adressierungslogik 712 zur Zeit eines internen Zustandszeitsignals S401 des Daten-.Chips (das Taktsignal 01 nach dem Signal S302) die ersten, dritten und vierten Stellen des Datenworts SO, S2, bzw. S3. Das erste Bit der ersten Stelle wird über den Negator -763 und den Leiter 723 als Eingangssignal zur Steuerlogik 721 übertragen.Wie oben bereits erläutert wurde, ist der Signalwert "1" im ersten Bit der ersten Stelle ein "Eingabe"-Befehl, während der Signalwert "0" des ersten Bits einen "Ausgabe"-Befehl angibt. Die "Eingabe"-und "Ausgabe"-Befehle werden in Abhängigkeit davon für eine anschiiessende Verwendung erzeugt, wie noch erläutert wird.

Die verbleibenden drei Bits der ersten Stelle zur Zeit des Signals SO werden zur Verknüpfungsanordnung 764 übertragen , in der nur die zweiten und dritten Bits, nämlich das "2"- und das "4"-Bit, eine Steuerwirkung haben. Dies läßt sich aus der Betrachtung des programmierbaren Logikfeldes (PLA) 765 erkennen, bei dem Kreise angegeben sind, die eine Verbindung zwischen der Spannung V^ und dem Leiter 765 mit den zwei am weitesten links liegenden ODER-Schaltungen angeben.

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Diese zwei Bits in der SO-Stelle geben an, ob ein bestimmtes Chip gelöscht werden soll (das "4" -Bit ) oder ob alle Chips im erweiterten Datensystem gelöscht v/erden sollen, (das "2"-Bit). Wenn eines der zwei Bits des adressierten Chips den Signalwert 0 hat, wird am Leiter 766 ein Ausgangssignal zur Steuerschaltung des Eingaberegisterwähldecodierers 708 erzeugt. Zu allen Registern in dem bestimmten 10-Register-Chip werden dann Steuerbefehle übertragen, damit in die Register über die Leiter 705 Nullen eingegeben werden, die Register also gelöscht werden, was auch die Betätigung des Ausgabeauswähldecodierers 709 während einer Rechtsverschiebung über Leiter 776 und 773 umfaßt.

Die vierte Stelle bei S3 am Ausgang der Negatoren 760 wird über die Leiter 767 zur Chipwähllogik 717 übertragen. Wie oben beschrieben wurde, wird die codierte BCD-Stelle dort mit einer extern an den Klemmen ADI bis AD8 eingegebenen Codegruppe verglichen. Bei Übereinstimmung gibt die Verknüpfungsschaltung 768 ein^Ausgangssignal ab, das wieder an die Adressierungslogik 712 über den Leiter 765 angelegt wird, nachdem es negiert worden ist, damit die SO-Stelle mit den »2»-und "4"-Bits zum Löschen der Übereinstimmung wieder zurückübertragen wird«Der Leiter 769 überträgt den Übereinstimmungszustand zur Steuer"-*·' logik 721, damit die «'■ INPUT «-und «OUTPUT ·«-Signale ; in den Verknüpfungsschaltungen770 und 771 als weitere Antwort auf das erste Bit in der ersten Datenstelle erzeugt werden»

Die dritte Stelle des Datenworts zur Zeit des Signals S2, die in der Adressierungslogik 712 am Ausgang der Negatoren 762 festgehalten ist_s wird über den Leiter 772" zum Eingabe-register Wähldecodierer 708 und über die Leiter 773 zum Ausgaberegister~¥ähldecodierer 709 übertragen« Die Leiter773

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werden sowohl beim "Eingabe"-Signal als auch beim " OUTPUT¹¹ Signal betätigt, doch nur bei einem " OUTPUT "-Signal oder einem Rechtsverschiebungssignal v/erden die von ihnen übertragenen Signale in dem Ausgabewähl-Steuerschaltung 782A eingegeben. Eine Verknüpfungsschaltung 775 bewirkt eine Decodierung einer "Gesamtlöschung" , die eine binäre "15" oder einen unzulässigen Zustand (da nur zehn Register im Chip vorhanden sind) für den Ausgaberegisterwähldecodierer 709 anzeigt, was einen Befehl "Gesamt-3öschung"angibt.

Wenn eine Eingabefunktion befohlen worden ist, wird die zweite Stelle über den Leiter 772 zum Eingaberegister Wähldecodierer 708 übertragen, damit angezeigt wird, in welches Register die folgenden Daten einzugeben sind. Die Matrix 774A ist ein programmierbares Logikfeld, das das bestimmte BCD-Format der zweiten Stelle so decodiert, daß ausschließlich das bestimmte Register über die Leiter 710 freigegeben wird.

Der Leiter 7743 spricht auf den Ausgangsbefehl "Gesamtlöschung" am Leiter 766 aus der Verknüpfungsanordnung 754 in der Adressierungslogik 712 s an, daß der Wert "15" im BCD-Code, also die Cödegruppe 1111 an die Verknüpfungsschaltungen 774 angelegt wird. Beim Anlegen der «15^M-Codegruppe liefert die Verknüpfungsschaltung 775 über den Leiter 776 einen Befehl zum Ausgaberegisterwähldecodierer 709, damit eine Rechtsverschiebung des Inhalts aller zehn Register des Chips freigegeben wird, wie es während der Ausführung des Programms zur Gesamtlöschung erforderlich ist» Der Löschvorgang wird dadurch erzielt, daß in die Zelle des sequentiell adressierten Speichers 700 der ¥ert O ge°* schrieben wird, und daß die Register dann um ein Bit nach rechts verschoben werden_s ¥ie in der oben -erwähnten

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USA-Patentanmeldung Serial Number 334 493 beschrieben ist, werden Daten in die Speicherzellen in negierter Logik geschrieben (oder vielmehr in negierter Logik gelesen), und sie werden dann bei der Rechtsverschiebung invertiert, so daß sie dann anschliessend wieder in nicht negierter Logik gelesen werden. Wenn somit zur Durchführung eines Löschvorgangs nur Signalwerte 1 geschrieben und anschliessend nach rechts verschoben werden, sind in jeder Speicherzelle Signalwerte 0 vorhanden, so daß der Loschvorgang bewerkstelligt worden ist. Der Befehl zum Gesamtlöschen und zur Freigabe der Rechtsverschiebung am Leiter 776 kann nur dann in den Ausgaberegisterwähldecodierer 709 gelangen, wenn die Verknüpfungsschaltungen 774 von einem RSD-Befehl aus der Rechtsverschiebungsverzögerungsschaltung 724 betätigt wird."-Wie oben erwähnt wurde, werden Daten, die in das 10-Register-Chip eingegeben werden, automatisch nach rechts verschoben, so daß Zeitsteuerschwierigkeiten mit dem Bit S15 vermieden Werden.

Die Steuerlogik 721 wird auch unmittelbar nach dem Befehl "Registerinhalt nach I/O" aus dem Daten-Chip ; betätigt. Wenn zur Zeit des Signals S14 ein A-Kennzeichenbefehl in Koinzidenz mit dem Signalwert 1 am Eingang COIiB ,der angibt, daß sich das Daten-Chip in einem Arbeitsbetriebszustand befindet, so daß die am A-Kennzeicheneingang erscheinenden Kennzeichen zeitlich mit den S-Zeitsignalen zusammenfallen, vorlag, dann weiß das 10_R.egister-Chip, daß es adressiert ist. Die Verknüpfungsschaltung 775 in der Steuerlogik 721 spricht auf ein in der Zeitsteuermatrix 702 zur Zeit des Signals S14 erzeugtes "programmierbares Kennzeichen" an. Die Zeitsteuermatrix 702 ist eine Push-Full-Matrix, die den Matrizen 280 und 310 in dem Daten-Chip gleicht, das in derUSA-Patentanmeldung Serial Number 255 876 vom 22.Hai 1972 genau beschrieben ist.

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Das von der Zeitsteuermatrix 702 erzeugte programmierbare Kennzeichen wird zur Zeit des Signals S1401 von einem vorübergehend angelegten Massesignal bis zur Zeit ^des Signals S1501 erzeugt, wenn es bis zur nächstfolgenden Si4-Zeit an die Spannung V_nri gekoppelt ist.

Eine Flankendetektorschaltung 776 spricht auf das A-Kennzeichen, das Signal CONB und auf den Zustand eines programmierbaren Kennzeichens an und eine in dieser Schaltung enthaltene Verknüpfungsschaltung 777 erzeugt ein RlT-Signal in Abhängigkeit vom Signal CONB ohne Anwesenheit des Α-Kennzeichens und des programmierbaren Kennzeichens. Das RS -Signal wird an den Zustandszähler 701 angelegt, der die Register im Speicher 700 in Koinzidenz mit den S-Zeitsignalen ansteuert. Das R"s"~Signal bewirkt die Synchronis ierung des Zustandszählers beim Einschalten, so daß die vom Zustandszähler 701 erzeugten S-Zeitsignale mit den S-Zeitsignalen auf dem Daten-Chip synchronisiert sind.

Der Flankendetektor 776 spricht auf das Ausgangssignal der Verknüpfungsschaltung 778 zur Zeit des Signals S14 an, das eine Koinzidenz der Kennzeichen und des Signals CONB angibt, und er setzt eine Flip-Flop-Schaltung 779, deren Ausgang zur Erzeugung eines Schaltsignals am Leiter 758 mit einer Verknüpfungsschaltung 780 verbunden 1st, so daß die Eingabe des Adresaenworts in die Adressierungslogik 712 erlaubt wird.

Das Ausgangssignal der Flip-Flop-Schaltung 779 wird außerdem an eine Verzögerungsanordnung 781A angelegt, die die oben erwähnten Signale »OUTPUT" und "INPUT" erzeugt. Zur Zeit des Signals SO01 betätigt das Ausgangssignal der Flip-Flop-Schaltung 779 die Verknüpfungsschaltung 782B, und zur Zeit des Signals S1401, also %S -Zeiten später, wird das negierte Ausgangssignal der Verknüpfungsschaltung 782B

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an die Verknüpfungsschaltung 77° angelegt, damit zusammen mit dem Anlegen des Ausgangssignals des Negators 763, das das erste Bit der ersten Stelle des Adressenworts angibt, das Signal "INPUT" erzeugt wird. Zur Zeit des Signals ST402 betätigt das Ausgangssignal der Verknüpfungsschaltung 782B die Verknüpfungsschaltung 771 zusammen mit dem Signal am Leiter 723 zur Erzeugung des Signals "OUTPUT". Das Signal "OUTPUT" wird in die Steuerschaltung 782 für den Ausgabewähldecodierer 709 eingegeben. Das Signal "OUTPUT" wird auch der den Ausgangspuffer 707 schaltenden Verzögerungsanordnung 783 zugeführt, die den Inhalt des bestimmten Registers über die Eingabe/Ausgabe-Klemmen 1/01 bis 1/08 in selektiver Weise zurücküberträgt.

MIe oben angegeben wurde, wird das an der Verknüpfungsschaltung 770 erzeugte "INPUT"-Signal zur Zeit des Signals S1401 während der oben beschriebenen dritten Befehlsgruppe erzeugt, wobei das Daten-Chip zu dieser Zeit das A-Kennzeichenbit, das in die Verknüpfungsschaltung 778 gelangt, auf Null stellt. Das Signal "INPUT", das zur Zeit des Signals SO01 am negierten Ausgang der Verknüpfungsschaltung 781 erzeugt wird, fällt somit zeitlich mit denr Beginn der Übertragung von Daten aus dem Daten-Chip zusammen, die während der vierten Befehlsgruppe in die Register einzugeben sind. Das Signal "INPUT" ist zur Zeit des Signals SO02 an die Verknüpfungsschaltung angekoppelt, damit die Verknüpfungsschaltungen 783 für die Eingabe der zweiten Stelle des Datenworts oder des bestimmten Registerauswählsignals in den Eingabe-Registerwähldecodierer 708 freigegeben v/ird. Das Signal "INPUT" betätigt auch die. Rechtsverschiebungsverzögerungsschaltung 724 zur Zeit des Signals S1501, wenn es negiert und zur Erzeugung des Signals RS (Rechtsverschiebung)an die Verknüpfungsschaltung 783 gekoppelt wird. Die Verknüpfungsschaltung 783 hängt auch von der Zeit'r" steuermatrix 707 ab, die für eine S-Zeit zur Zeit des Signals S1302 den Signalwert 1 liefert, der negiert und zur Zeit ST401 über den Leiter 784 zur Verknüpfungsschaltung 783 durchgeschaltet v/ird. Das Signal RS (Rechtsverschiebung)

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wird zur Zgit des Signals S1501 erzeugt, wenn das Signal INPUT den Spannungswert V_DD, also den Viert einer logischen "0" hat, der anzeigt, daß eine Eingabefunktion befohlen worden ist. Die RS-Verzögerung am Leiter 745 wird eine S-Zeit später bei SO erzeugt. Das RS-Verzögerungssignal wird in die Verknüpfungsschaltung 782 des Eingaberegisterwähldecodierers 708 eingegeben, und es wird zur Erzeugung des Signals B an die Zeitsteuerschaltung 785 und zur Erzeugung des Signals Ä an die Zeitsteuer schaltung 786 angelegt. Das RS-Verzögerungssignal ist auch an das Wählgatter 703 angelegt, wie oben beschrieben wurde, damit der Datenumlauf während der Rechtsverschiebung abgestellt, wird.

In der Rechtsverschiebungsverzögerungsschaltung 724 ist auch eine Verzögerungsanordnung 787 dargestellt, die in Abhängigkeit vom Zeitsignal S14 aus der Zeitsteuermatrix 702 . am Ausgang der Verknüpfungsschaltung 788 das Zeitsignal S1501 erzeugt.

Somit wird das RiS-Ve rzöge rungs signal im wesentlichen um einen Befehlszyklus vom Signal INPUT zur Zeit SO verzögert, damit der Eingaberegisterwähldecodierer betätigt wird, der von der Adressierungslogik 712 so gesteuert wird, daß nur das bestimmte ausgewählte Register betätigt wird. Nachdem alle Datenbits 0 bis 14 über die Leiter 705 in das bestimmte Register eingegeben worden sind, werden während des nächsten Befehlszyklus die Bits 0 bis 14 nach rechts verschoben, wobei das Bit S15 für eine Eingabe in die nunmehr leere Zelle, aus der das Bit S14 nach rechts verschoben worden ist,übrigbleibt.Die automatisch? Rechtsverschiebung wird entsprechend dem in der Rechtsverschiebungsverzögerungsschaltung 724 erzeugten Rechtsverschiebungssignal ausgeführt (wobei vielmehr das RS-Signal negiert und an die Steuerschaltung 782 angelegt wird). Das RS-Signal wird dabei zur Zeit des Signals SO01 an den Leiter 756 angekoppelt, so daß sich die automatische. Rechtsverschiebung ergibt.

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Während der vierten Befehlsgruppe, bei der die Datenbits O bis 14 in das bestimmte Register eingegeben werden, ermöglicht das von der Schaltung 786 aus dem RS-Verzögerungssignal erzeugte Signal A eine verzögerungsfreie Dateneingabe von den Eingabe/Ausgabe-Änschlußstiften 1 bis 8 über die Leiter 740. Die Verknüpfungsschaltungsanordnung 725 läßt die Stellen SO bis Si4 so durch, daß nichtnegierte Daten in die bestimmten Speicherzellen der Register im sequentiell adressierten Speicher des 10-Register-Chips eingegeben werden.Bei der Rechtsverschiebung werden die Daten dann gelesen und negiert und schließlich als negierte Daten gespeichert. Das Hs-Verzögerungssignal betätigtdie Verknüpfungsschaltung 789 so, daß das Signal A erzeugt wird, das die Verknüpfungsschaltungsanordnung 725 betätigt, damit die ersten 15 Datenbits über die Leiter 740 eingegeben werden können, wobei diese ersten 15 Bits nicht verzögert werden und über Leiter 705 in die bestimmte Zelle des sequentiell adressierten Speichers gelangen. ...--.-Beim sebhzehnten Bit S15 ändert sieh der Signalwert des Signals A jedoch auf den Wert ¹¹O" ,und der Wert des Signals B ändert sich auf den Wert "1". Wenn das Signal A auf den Signalwert ¹¹O" übergeht, nimmt die Verknüpfuhgsschaltungsanordnung 725 Daten nur über den ODER-Schaltungseingang an, und das Bit S15 wird über diesen Eingang beim nächsten Befehlszyklus eingegeben, wenn das Signal A" auf den Signalwert "Lⁿ übergeht. Dies ergibt die Ausführungszeit für die automatische Rechtsverschiebung, was bedeutet, daß eine Speicherzelle für das Bit SL5. zur Verfügung gestellt vird. Zur Zeit des Bits S15 des nachfolgenden Befehlszyklus wird das sechzehnte Bit nach einer Negierung in die letzte Speicherzelle des sequentiell adressierten Speichers 700 eingegeben.

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Die Ausgabeschaltung

Wenn das erste Bit der ersten Stelle des Steuersignalworts den Signalwert O hat, der eine Ausgabefunktion anzeigt, wird an der Verknüpfungsschaltung 771 ein Signal "OUTPUT" erzeugt und an die Steuerschaltung 782A angelegt. Die zweite Stelle des Datenworts wird über die Verknüpfungsschaltung 774 über Leiter 773 ebenfalls an die Steuerschaltung 7Ö2A angelegt, damit dem Ausgaberegister-V/ähldecodierer 709 angezeigt wird, v/elcher Registerinhalt ausgegeben werden soll. Das RS-Verzögerungssignal wird an die Verknüpfungsschaltung 774 angelegt, so daß die aweite Datenstelle zur Zeit SO zu dem von einem programmierbaren Logikfeld (PLA) gebildeten Ausgaberegisterwähldecodierer 709 durchgeschaltet wird. Das RS-Verzögerungssignal und das Signal OUTPUT werden auch an eine Energiesparschaltung 790angelegt, die selektiv Ausgangslasten für den Decodierer 709 nur dann zur Verfügung stellt, wenn sie benötigt werden. Diese Lasten werden während des AusgabeVorgangs nur zur Zeit des Taktsignals 01 oder während des Rechtsverschiebungsvorgangs mit dem Taktsignal 01 betätigt, wie früher bereits beschrieben wurde. Da die Daten in denZellen des 10-Register-Chips während des größten Teils des Arbeitszyklus wieder in einen Umlauf eingegeben und nicht nach rechts verschoben oder ausgegeben werden, muß der Ausgabedecodierer nicht ständig von der Spannung V™ aktiviert sein, so daß daher der Energieverbrauch reduziert werden kann. Das Signal RS und das Signal OUTPUT bewirken ein selektives Ankoppeln der Lasten an das programmierbare Logikfeld, in dem die Gate-Anschlüsse der entsprechenden Bauelemente richtig vorgespannt werden. Das Signal RS und das Signal OUTPUT betätigen ferner die Verknüpfungsschaltung 793, damit gewährleistet wird, daß der ausgewählte Leiter in dem Decodierer 709 auf den Signalwert "1" zurückkehrt, d.h. nach der zyklischen Betätigung wieder entladen wird. Dieses Merkmal trägt zu einer bedeutenden 3nergieein-

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sparung bei, und es kann ohne weiteres auf andere Decodierer oder programmierbare Logikfelder in der hier beschriebenen Re chneranordrung angewendet werden. Die grundsätzliche Arbeitsweise und der Aufbau programmierbarer Logikfelder sind in der US-PS 3 707 985 genau beschrieben.

Der Ausgaberegistrwähldecodierer 709 decodiert das Wort an den Leitern 773, und er adressiert das entsprechende Register selektiv über die Leiter 711. Nachdem der Inhalt des Registers gemäß der obigen Beschreibung über den Leiter 706 ausgegeben worden ist, werden die ausgegebenen Daten in die Aus^gabepuffer 707 eingegeben. Die Schaltvorrichtungen 791 sind Vorladungsvorrichtungen, die die Vorladung der Ausgangsleiter 706 während der P1-Phase des Zeitsteuerzyklus erlauben.

Die Ausgabepuffer 707 werden über das Signal OUTPUT betätigt, das an die Verzögerungsanordnung 783A angelegt ist, die das Eingeben der Ausgangsdaten in die drei Zustände aufweisenden Ausgabepuffer ermöglicht. Diese Ausgabepuffer weisen folgende drei Zustände auf: Einen Zustand 1, einen Zustand 0 und einen nichtbetätigten oder unbeteiligten Zustand. Das Ausgangswort wird über die Puffer 792 zu den Anschlüssen 1/01 bis 1/08 übertragen. Da die Signale Ά" und B während des Ausgabebefehls nicht betätigt sind, kann das Ausgangswort nicht als Eingangssignal über die Leiter 740 übertragen werden, die nur für eine . Rückübertragung zum Datenchip zugelassen sind.

Es ist somit offensichtlich, daß mit Hilfe deyrErfindung eine erhöhte Datenregisterkapazität für erweiterungsfähige Rechneranordnungen geschaffen worden ist, die bisher eine begrenzte Datenspeicherkapazität aufwiesen. Das

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'10-Register-Chip nach der Erfindung weist Merkmale auf wie eine Energieeinsparung durch Betätigen des Ausgabedecodierers nur während des entsprechenden Ausgabe- oder RS-Zyklus, Adressierungseinrichtungen, die so gesteuert sind, daß ein Zügriff auf die Register und den Datenabruf aus den Registern ohne ersichtliche Zeitverzögerung bezüglich des Daten-Chips ermöglicht werden, und eine automatische Rechtsverschiebung der Daten in den Speicherzellen mit einer nachfolgenden Eingabe des letzten Bits des Datenworts in die letzte Speicherzelle, damit eine zuver- " lässige Arbeitsweise ohne Zeitsteuerproblem gewährleistet wird. Ferner v/ird das 10-Register-Chip über eine minimale Anzahl von Anschlußstiften adressiert, wobei nur vier Anschlüsse zum Eingeben und Ausgeben von Daten und des Adressenworts erforderlich sind, wobei nur zwei zusätzliche Klemmen zum Empfangen von Kennzeichendaten vom Daten-Chip benötigt werden.

Ein weiteres Merkmal der Erfindung ermöglicht die Pest-Verdrahtung einer codierten Zahl zur Darstellung jedes einzelnen Chips, was die Verwendung bis zu 16 Chips in einer Registeranordnung ermöglicht, wobei die Möglichkeit besteht, eine fünfte fest verdrahtete Stelle zum Verdoppeln der Chipaufrufkapazität der Anordnung zu verwenden.

Ein weiteres Merkmal des 10-Register-Chips nach der Erfindung ist die Verwendung eines sequentiell adressierten Speichers anstelle herkömmlicher Schieberegister, was Einsparungen sowohl hinsichtlich des Energieverbrauchs als auch der Chipgrösse zur Verwirklichung der· Register- und Speicherfunktion des Chips mit sich bringt.

Ein weiterer Vorteil des 10-Register-Chips ist die Möglichkeit der selektiven Löschung (.1) aller 10-Register-Chips der Anordnung gleichzeitig , (2) ausgewählter 10-

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-- 31-

Register-Chips derAnordnung oder (3) nur ausgewählter Register im ausgev/ählten Chip.

Die Erfindung ist hier zwar nur im Zusammenhang mit einem speziellen 10-Re.gister-Chip in Kombination mit einem erweiterungsfähigen Rechner mit zwei Chips beschrieben worden,doch sind für den Fachmann Abänderungen der speziellen Ausführung im Rahmen der Erfindung ohne weiteres erkennbar.

Patentansprüche

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Claims (13)

1. Patentansprüche

   /11 Rechneranordnung gekennzeichnet durch erste Datenspeichervorrichtungen in einer integrierten Halbleitereinheit, zusätzliche Datenspeichervorrichtungen in einer zweiten integrierten Halbleitereinheit, Adressierungseinrichtungen zum Adressieren der zusätzlichen Datenspeichervorrichtungen durch Erzeugen von Angaben in der einen integrierten HaIbleitereinhei-t, die eine nachfolgende Adresse anzeigen,und durch Erzeugen einer Adresse in der ersten Datenspeichervorrichtung, und Einrichtungen in der zweiten Halbleitereinheit, die in Abhängigkeit von den Angaben die Adresse aus den Datenspeichervorrichtungen empfangen.
2. 2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß zwischen den Datenspeichervorrichtungen und den zusätzlichen Datenspeichervorrichtungen Daten auf dem gleichen Weg wie die Adresse übertragen werden.
3. 3. Anordnung nach Anspruch 2,dadurch gekennzeichnet, daß die Datenspeichervorrichtungen und die zusätzlichen Datenspeichervorrichtungen in'einem bitparallelen,ziffernseriellen Datenformat organisiert sind, daß die Datenspeichervorrichtung sequentiell adressierte Kennzeichenspeichervorrichtungen enthält, und daß die Angaben ein Kennzeichen -enthalten, das zu einer. vorgewähltenZeit innerhalb eines vollen Zyklus der sequentiellen Adressierung von den Kennzeichenspeichervorrichtungen übertragen wird.
4. 4. Anordnung nach Anspruch 3, dadurch gekennzeichnet, daß die auf die Angaben ansprechenden Einrichtungen in der zweiten Halbleitereinheit Auswähleinrichtungen enthalten, die in Abhängigkeit von der Adresse einen

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   bestimmten Speicherplatz zum Speichern von Daten mit der Länge eines Worts auswählen, das von der ersten Halbleitereinheit übertragen wird, und zum Auswählen eines bestimmten Speicherplatzes, von dem Daten mit der Länge eines Worts zur ersten Halbleitereinheit übertragen werden sollen.
5. 5..Anordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Wähleinrichtungen ein Speicherregister zum Empfangen und Zwischenspeichern mehrerer Stellen eines Datenworts enthalten, das kürzer als eine Wortlänge ist, daß Einrichtungen vorgesehen sind, die in Abhängigkeit von Steuersignalen aus der ersten Halbleitereinheit das Speicherregister auf das Empfangen der mehreren Stellen einstellen, und daß in der zweiten Halbleitereinheit Auslöseeinrichtungen enthalten sind, die in Abhängigkeit von der Vollendung eines Zeitsteuerzyklus mit der Länge eines Worts, in dessen Verlauf das Datenwort von""'der ersten Halbleitereinheit empfangen wird, eine Verschiebung des Datenworts · in dem bestimmten Speicherplatz um einen Teilzyklus mit der Länge einer Stelle auslösen.
6. 6. Anordnung nach Anspruch 5, dadurch gekennzeichnet, daß in der zweiten Halbleitereinheit Speichereinrichtungen enthalten sind, die die letzte Datenstelle, die während des letzten Teilzyklus in dem von der zweiten Halbleitereinheit empfangenen Datenwort auftritt, speichern und in den bestimmten Speicherplatz nach der Verschiebung um eine Stelle eingeben.
7. 7. Elektronische Anordnung mit einer Decodierschaltung, gekennzeichnet durch Einrichtungen zum Abschalten der Decodierschaltung zur Erniedrigung des Gesamtenergieverbrauchs.
8. 8. Anordnung nach Anspruch 7," dadurch gekennzeichnet, daß · die Einrichtungen zum Abschalten Vorrichtungen zum Abtrennen des Decodierers von einer Versorgungsquelle enthalten.

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9. 9. Anordnung nach Anspruch 8, dadurch gekennzeichnet, daß der Decodierer eine Matrix aus Zeilen und Spalten mit logischen Schaltungselementen enthält, daß an die Matrix Lastvorrichtungen zum Betätigen der Zeilen und Spalten aus logischen Schaltungselementen angekoppelt sind, daß die Abschalteinrichtungen Vorrichtungen enthalten, die Lastvorrichtungen so schalten, daß die Matrix nur beim Auftreten von zu decodierenden Eingangsdaten erregt
10. 10. Anordnung nach Anspruch 9» gekennzeichnet durch Einrichtungen zum selektiven Durchschalten der Daten zu der Matrix-.'
11. 11. Anordnung nach Anspruch 10, dadurch gekennzeichnet, daß bei der Betätigung der Matrix ein Ausgangssignal mit einem logischen Signalwert erzeugt wird, und daß Vorrichtungen vorgesehen sind, die den logischen Signalwert des Ausgangssignals in den anderen logischen Signalwert zurückführen.
12. 12. Anordnung nach Anspruch 11, dadurch gekennzeichnet, daß der Decodierer ein programmierbares Logikfeld ist.
13. 13. Anordnung nach Anspruch 12, dadurch gekennzeichnet, daß die Anordnung ein Rechner in Halbleiterausführung ist.

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