DE2217392B2

DE2217392B2 - DETECTOR TO DETECT A CERTAIN BINARY WORD IN A SIGNAL SEQUENCE

Info

Publication number: DE2217392B2
Application number: DE19722217392
Authority: DE
Inventors: William Victor Lauderhill; Bruckert Eugene Joseph Plantation; Fla. Braun (V.St.A.)
Original assignee: PrIWMJl USA 134932
Priority date: 1971-04-19
Filing date: 1972-04-11
Publication date: 1976-04-15
Also published as: CA971277A; NL7204978A; DK143628B; AU4123272A; BE782330A; AU444051B2; DE2217392A1; IL39207A0; IL39207A; GB1345486A; JPS5718379B1; SE382145B; NL158681B; DK143628C

Description

Die Erfindung betrifft einen Detektor gemäß dem Oberbegriff des Patentanspruchs 1.The invention relates to a detector according to the preamble of claim 1.

Ein solcher Detektor ist aus der CH-PS 439 391 bekannt. Der bekannte Detektor dient dazu, in einer Signalfolge ein bestimmtes, aus fünf Bit gleichen binären Zustands bestehendes Wort zu erkennen, das den Anfang oder das Ende einer Nachricht darstellt und eine Synchronisation der die Nachricht empfangenden Einrichtung auslösen soll. Zu diesem Zweck wird jeweils ein aus fünf Bit bestehendes Wort der empfangenen Signalfolge unter der Steuerung eines mit ihr synchronisierten Taktimpulses sequentiell in ein Schieberegister eingegeben.Such a detector is from CH-PS 439 391 known. The known detector is used to detect a certain binary binary consisting of five bits in a signal sequence Recognize the existing word that represents the beginning or the end of a message and to trigger a synchronization of the device receiving the message. To this end, each a five-bit word of the received burst under the control of one with her synchronized clock pulse sequentially entered into a shift register.

Die synchronisierten Taktimpulse werden von einem mit der Signalfolge nichtsynchronisierten Taktgenerator unter Verarbeitung ebenfalls übertragener Synchronimpulse abgeleitet. Das Schieberegister enthält entsprechend der Wortlänge fünf Stufen, die alle mit einer Koinzidenzschaltung verbunden sind. Diese untersucht die im Schieberegister enthaltenen Bits und liefert einen Impuls, wenn das aus fünf binären »Einsen« bestehende zu erkennende Wort im Schieberegister steht. Der bekannte Detektor arbeitet mit der sogenannten synchronen Abtastung, d.h. die empfangene Signaifolge wird mit synchronisierten Taktimpulsen abgetastet, die immer in der Mitte der einzelnen empfangenen Bit auftreten. Eine derartige Anordnung erfordert wegen der dem Detektor zusätzlich zu übertragenden Synchronsignale einen erhöhten Schaltungsaufwand sowohl auf der Sende- als auch auf der Empfangsseite und ist da^rüber hinaus äußersi störungsanfällig, da bereits ein einziges auf Grund eines Störsignals falsches Bit zu einer fehlerhaften Erkennung führt.The synchronized clock pulses are derived from a clock generator, which is not synchronized with the signal sequence, processing synchronous pulses that have also been transmitted. The shift register contains five stages corresponding to the word length, all of which are connected to a coincidence circuit. This examines the bits contained in the shift register and delivers a pulse when the word to be recognized, consisting of five binary "ones", is in the shift register. The known detector works with what is known as synchronous sampling, ie the received signal sequence is sampled with synchronized clock pulses which always occur in the middle of the individual received bits. Such an arrangement requires due to the detector in addition to transmitting synchronizing signals an increased circuit complexity, both on the transmitting and on the receiving side and since ^r beyond äußersi susceptible to interference, since even a single false due to a noise signal bit leads to an erroneous detection.

Bei bestimmten Kommunikationssystemen, z.B. bei mobilen, tragbaren oder selektiv rufenden Koinmunikationssystemen, bei denen binäre Wort zum selektiven Rufen eines Empfängers Verwendung finden, ict dieser Aufwand häufig nicht tragbar. Bei solchen Systemen verursacht außerdem das Einfügen von Synchronisationssignalen am Anfang und/oder Ende eines gewünschten binären Wortes zur Synchronisation von Sender und Empfänger eine lange Verzögerung für die Übertragung und den Empfang der Nach- *° rieht, was ebenfalls unerwünscht ist.With certain communication systems, e.g. with mobile, portable or selective calling communication systems, where binary words are used to selectively call a recipient, ict this effort is often not acceptable. In such Systems also causes synchronization signals to be inserted at the beginning and / or end of a desired binary word for the synchronization of transmitter and receiver a long delay for the transmission and reception of the post * ° reht, which is also undesirable.

Bei einem aus der DT-AS 1252727 bekannten Verfahren zum störungssicheren Empfang übertragener Daten wird eine Signalfolge mit einer über der Bitfrequenz dieser Signalfolge liegenden Frequenz *5 abgetastet. Die binären Werte einer bestimmten Anzahl von Abtastungen werden mit den binären Werten einer anderen Anzahl folgender Abtaclungen verglichen und ein der Majorität alJer binären Werte entsprechendes binäres Signal abgegeben. Dabei handelt =o es sich um eine sogenannte Majoritätslogik, mit der verhindert werden kann, daß in der Signalfolge enthaltene Störimpulse als Nachrichten-Bit mißdeutet werden. Das bekannte Verfahren dient nicht dazu, festzustellen, ob innerhalb der einlaufenden Signal- »5 folge ein bestimmtes gesuchtes binäres Wort enthalten ist und ermöglicht auch keine Synchronisation zwischen der empfangenen Nachricht und einer diese verarbeitenden Schaltung.In one known from DT-AS 1252727 Method for fail-safe reception of transmitted data is a signal sequence with a Bit frequency of this signal sequence lying frequency * 5 scanned. The binary values of a certain number of samples are matched with the binary values compared to another number of subsequent departments and a binary signal corresponding to the majority of all binary values is output. It acts = o it is a so-called majority logic, with which it can be prevented that contained in the signal sequence Interference pulses are misinterpreted as message bits. The known method does not serve to determine whether the incoming signal sequence contains a specific binary word being searched for is and also does not allow synchronization between the received message and one of these processing circuit.

Aufgabe der Erfindung ist es, einen Detektor der im Oberbegriff des neuen Anspruchs 1 angegebenen Art so auszugestalten, daß er ohne übertragene Synchronsignale auskommt.The object of the invention is to provide a detector as specified in the preamble of the new claim 1 Art to be designed in such a way that it can do without transmitted synchronous signals.

Diese Aufgabe wird erfindungsgemäß durch die Merkmale des Kennzeichenteils des Patentanspruchs 1 gelöst.According to the invention, this object is achieved by the features of the characterizing part of the patent claim 1 solved.

Durch das mehrfache Abtasten innerhalb der Zeitdauer eines EJits kann auf die Synchronisation zwischen der Signalfolge bzw. der sie erzeugenden und sendenden Einrichtung und dem Detektor verzichtet werden. Die erfindungsgemäße Lösung ermöglicht weiterhin, daß bei geeigneter Auswahl des gesuchten binären Worts in einer solchen Weise, daß es sich von anderen Worten in der Signalfolge und von seinen eigenen zyklischen Vertauschungen um ein bestimmtes Mindestmaß unterscheidet, ohne Notwendigkeit einer Wortsynchronisation das gesuchte Wort selbst dann mit ausreichender Sicherheit erkannt wird, wenn die Übereinstimmung zwischen dem Schieberegisterinhalt und dem gespeicherten Wort infolge von Störungscinflüssen nicht total ist.The synchronization between the signal sequence or the device generating and transmitting it and the detector are dispensed with will. The solution according to the invention also enables that with a suitable selection of the sought binary words in such a way that it differs from other words in the signal sequence and from its own cyclic interchanges are distinguished by a certain minimum, without the need for one Word synchronization the searched word is recognized with sufficient certainty even if the Correspondence between the contents of the shift register and the stored word as a result of interference is not total.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen enthalten.Advantageous further developments of the invention are contained in the subclaims.

Der Erfindung wird im folgenden an Hand von Ausführungsbeispielen und unter Bezug auf die Figuren erläutert. Es zeigtThe invention is described below on the basis of exemplary embodiments and with reference to the figures explained. It shows

Fig. 1 ein Blockschaltbild des asynchronen Detektors gemäß der Erfindung,Fig. 1 is a block diagram of the asynchronous detector according to the invention,

Fig. 2 ein Blockschallbild einer zweiten Ausführungsform eines asynchronen Detektors gemäß der Erfindung,Fig. 2 is a block diagram of a second embodiment an asynchronous detector according to the invention,

Fig. 3 eine binäre Signalfolge sowie die ersten vom Taktgeber erzeugten Taktimpulse,3 shows a binary signal sequence and the first clock pulses generated by the clock,

Fig. 4 das Blockschaltbild einer weiteren Ausführungsform einer Speicherschaltung gemäß Fig. 2. S54 shows the block diagram of a further embodiment of a memory circuit according to FIG. 2. S5

Die in den Fig. 1 und 2 dargestellten Detektoren arbeiten als binäre Detektoren und können ein binäres Wort in einer Signalfolge feststellen. Ein binäres Wort besteht aus einer bestimmten Folge binärer Ziffern oder Bits, wobei jedes Bit von einer bestimmten Dauer ist. Die Detektoren können das gewünschte binäre Wort ohne die Notwendigkeit einer Synchronisation des Empfängers auf das Zeitraster der Bit feststellen. In Fig. 3a ist eine binäre Signalfolge dargestellt, die von den Detektoren gemäß den Fi g. 1 und 2 abgetastet werden kann. Die Übergänge vom einen zum anderen Niveau lassen die Länge einer Bitperiode erkennen und kennzeichnen gleichzeitig eine binäre 1 und eine binäre ü. Jeder Übergang kennzeichnet das Ende einer Bitperiode und den Beginn der nächstfolgenden Bitperiode. Das eine Niveau kennzeichnet eine binäre 0, wogegen das andere Niveau die binäre 1 kennzeichnet. In Fig. 3 sind drei Bitperioden ohne Übergänge dargestellt und mit c bezeichnet, um zu zeigen, daß ein Übergang für das Anfangen und Enden einer Bitperiode nicht unbedingterforderlich ist. Obwohl Fig. 3a eine Folge von binären 1 und 0 zeigt, die als binäre Signalfolge betrachtet werden kann, bedeutet dies nicht, daß die Signalfolge ein bestimmtes binäres Wort repräsentiert, das von den Detektoren 1 und 2 erkannt werden kann. Selbstverständlich kann jedoch die bestimmte in Fig. 3a dargestellte Folge von Bits auch im speziellen Fall ein binäres Wort sein.The detectors shown in FIGS. 1 and 2 operate as binary detectors and can detect a binary word in a signal sequence. A binary word consists of a specific sequence of binary digits or bits, with each bit having a specific duration. The detectors can determine the desired binary word without the need to synchronize the receiver to the time grid of the bits. In Fig. 3a, a binary signal sequence is shown, which by the detectors according to Fi g. 1 and 2 can be scanned. The transitions from one level to the other reveal the length of a bit period and simultaneously identify a binary 1 and a binary ü. Each transition marks the end of a bit period and the beginning of the next following bit period. One level denotes a binary 0, while the other level denotes a binary 1. In Fig. 3 three bit periods are shown without transitions and denoted by c in order to show that a transition for the beginning and ending of a bit period is not absolutely necessary. Although FIG. 3a shows a sequence of binary 1 and 0 which can be viewed as a binary signal sequence, this does not mean that the signal sequence represents a particular binary word which can be recognized by detectors 1 and 2. Of course, however, the specific sequence of bits shown in FIG. 3a can also be a binary word in the special case.

Gemäß Fig. 1 werden Signale, z.B. die von einem Diskriminator eines Empfängers erzeugten Signale, die das gewünschte binäre Wort enthalten, über ein Tiefpaßfilter 10 an den Detektor angelegt. Das Tiefpaßfilter 10 dämpft alle Signale über einer bestimmten Frequenz, um unerwünschte hochfrequente Rauschsignale zu eliminieren, die das Erkennen des bestimmten binären Wortes beeinträchtigen können. Die Grenzfrequenz des Filters ist derart ausgewählt, daß sie annähernd der halben Abtastfrequenz entspricht. Auf die Abtastfrequenz wird nachfolgend noch näher eingegangen. Bei einer bevorzugten Ausführungsform beträgt die Grenzfrequenz des Tiefpaßfilters 10 200 Hz. Die über das Tiefpaßfilter 10 übertragenen Signale werden einem Begrenzer 11 zugeführt, der von der Amplitude 0 abweichende Signale verstärkt und begrenzt. Die am Begrenzer ausgangsseitig erscheinenden Signale stellen dann die binären Signale dar, d. h. daß diese Signale entweder die Amplitude 0 oder ein durch den Begrenzer festgelegtes Signalniveau haben. Diese ausgangsseitigen Signale des Begrenzers 11 können als eine binäre Signalfolge entsprechend der Darstellung gemäß Fig. 3a betrachtet werden.According to Fig. 1, signals, e.g. the signals generated by a discriminator of a receiver, which contain the desired binary word, applied via a low-pass filter 10 to the detector. The low-pass filter 10 attenuates all signals above a certain frequency to avoid unwanted high frequency noise signals that can interfere with the recognition of the particular binary word. the The cutoff frequency of the filter is selected such that it corresponds approximately to half the sampling frequency. The sampling frequency will be discussed in greater detail below. In a preferred embodiment the cutoff frequency of the low-pass filter 10 is 200 Hz. The signals transmitted via the low-pass filter 10 are fed to a limiter 11, which amplifies signals deviating from the amplitude 0 and limited. The signals appearing at the limiter on the output side then represent the binary signals, d. H. that these signals have either the amplitude 0 or a signal level determined by the limiter. These output-side signals of the limiter 11 can accordingly be used as a binary signal sequence the illustration according to FIG. 3a are considered.

Für die spezielle Ausführungsform des binären Wortes, welches von den Detektoren gemäß den Fig. 1 und 2 erkannt werden kann, sind 23 Bits vorgesehen. Es sind 178 verschiedene binäre Worte mit einer 23-Bitfolge möglich, wenn jedes der 178 binären Worte und die diesen zugeordnete zyklische Änderung der Bitfolge um mindestens 7 Bit von jedem anderen der 178 binären Worte, bzw. deren zyklischen Bitfolge verschieden ist. Diese Gruppe von binären Worten wird auch häufig als Teilnehmergruppe des zyklischen Kodes bezeichnet. Jedes Wort würde dann innerhalb dieser Tcilnchmergruppe ein Element darstellen. Wegen des großen Unterschieds zwischen jedem Wort und allen seinen zyklischen Variationen ist eine Wortsychronisation sowohl am Anfang als auch am Ende des Wortes nicht erforderlich. Ein solches binäres Wort ermöglicht dem Detekior ein Erkennungssignal bei einer Korrelation zwischen dem empfangenen Wort und dem gesuchten Wort von wenigerFor the specific embodiment of the binary word which is detected by the detectors according to FIGS 1 and 2, 23 bits are provided. There are 178 different binary words with a 23-bit sequence possible if each of the 178 binary words and the cyclical change assigned to them the bit sequence by at least 7 bits from every other of the 178 binary words or their cyclic words Bit sequence is different. This group of binary words is also often called the participant group of the cyclic codes. Each word would then represent an element within this subscriber group. Because of the huge difference between any word and all of its cyclical variations is word synchronization at both the beginning and the end of the word is not required. One such binary word enables the detector to provide a recognition signal in the event of a correlation between the received one Word and the searched word of less

als 100% zu liefern.than 100% deliver.

Die binäre Signalfolge gemäß Fig. 3a wird vom Begrenzer 11 gemäß Fig. 1 an ein Schieberegister 12 angelegt, das als mehrstufiges Schieberegister ausgebildet ist. Ein im folgenden als »Taktgeber« bezeichneter Taktgenerator 13 besitzt einen Teil 13a der mit dem Schieberegister 12 gekoppelt ist und eine Vielzahl von ersten Taktimpulsen gemäß Fig. 3b innerhalb der Dauer einer Bitperiode liefert. Die ersten Taktimpulse bewirken, daß das binäre Signal einer jeweiligen Stufe des Schieberegisters 12 in die nächste Stufe verschoben wird, womit es möglich ist, das binäre an die erste Stufe vom Begrenzer aus angelegte Signal abzutasten. Dabei wird das binäre an die erste Stufe angekoppelte Signal der Signalfolge beim ersten auftretenden Taktimpuls in die erste Stufe eingespeichert. Bei einer bevorzugten Ausführungsform des Taktgebers werden von dem Taktgeberteil 13a vier erste Taktimpulse innerhalb der Dauer einer Bitperiode geliefert. Auf Grund dieser vier ersten Taktimpulse kann das binäre an das Schieberegister 12 angelegte Signal während der Dauer einer Bitperiode viermal abgetastet werden. Wenn an das Schieberegister 100 Bits pro Sekunde angelegt werden, muß der Taktgeberteil 13a 400 Impulse pro Sekunde erzeugen, so daß die Abtastung mit einer Abtastfrequenz von 400 Hz erfolgt.The binary signal sequence according to FIG. 3 a is sent from the limiter 11 according to FIG. 1 to a shift register 12 created, which is designed as a multi-stage shift register. One referred to below as a "clock generator" Clock generator 13 has a part 13a which is coupled to the shift register 12 and a plurality of first clock pulses according to FIG. 3b within the duration of a bit period. The first Clock pulses cause the binary signal of a respective stage of the shift register 12 in the next Stage is shifted, which makes it possible to apply the binary to the first stage from the limiter To sample the signal. The binary signal coupled to the first stage becomes the signal sequence for the first occurring clock pulse is stored in the first stage. In a preferred embodiment of the Clock are four first clock pulses within the duration of a bit period from the clock part 13a delivered. On the basis of these four first clock pulses, the binary can be applied to the shift register 12 Signal can be sampled four times during the duration of a bit period. When to the shift register 100 bits per second are applied, the clock part 13a must generate 400 pulses per second, so that the sampling takes place with a sampling frequency of 400 Hz.

Das Schieberegister 12 muß die vierfache Anzahl von Stufen wie die Anzahl der Bits des gewünschten Wortes umfassen, um alle abgetasteten Signale in dem Wort aufnehmen zu können. Somit umfaßt das Schieberegister 12 92 Stufen, wenn ein Wort mit 23 Bit Verwendung findet. Mit dem Einspeichern des 93. binären Signals wird das erste abgetastete binäre Signal aus der letzten Stufe des Schieberegisters 12 verschoben und geht verloren.The shift register 12 must be four times the number of stages as the number of bits of the desired Include word to include all of the sampled signals in the word. Thus, the shift register comprises 12 92 levels if a word with 23 bits is used. With the saving of the 93rd binary Signal, the first sampled binary signal from the last stage of the shift register 12 is shifted and gets lost.

Der Detektor gemäß Fig. 1 umfaßt ferner einen Datenspeicher 14, der so viele Stufen wie das gewünschte binäre Wort Bits umfaßt. Das binäre in jeder Stufe des Schieberegisters 12 gespeicherte Signal wird einem Eingang einer Reihe von exklusiven NOR-Gattern 15 gemäß Fig. 1 zugeführt. Die Anzahl der NOR-Gatter entspricht der Anzahl der Stufen des Schieberegisters 12. Jede Stufe des Datenspeichers 14 ist mit einem zweiten Eingang von jeweils vier der exklusiven NOR-Gatter 15 verbunden. Der Datenspeicher 14 ist mit einem Eingang von vier der exklusiven NOR-Gatter 15 verbunden, da die binären, an diese vier exklusiven NOR-Gatter vom Schieberegister 12 angekoppelten Signale, den vier binären Signalen eines Bits in dem gewünschten binären Wort entsprechen sollen.The detector of FIG. 1 also includes a data memory 14 having as many stages as that desired binary word bits. The binary signal stored in each stage of the shift register 12 becomes fed to an input of a series of exclusive NOR gates 15 according to FIG. The number of The NOR gate corresponds to the number of stages in the shift register 12. Each stage in the data memory 14 is connected to a second input of four of the exclusive NOR gates 15. The data store 14 is connected to one input of four of the exclusive NOR gates 15, since the binary ones are on these four exclusive NOR gates coupled by the shift register 12 signals, the four binary signals of a bit in the desired binary word.

Der Taktgeber 13 hat einen Taktgeberteil 13 b, der zweite Taktimpulse erzeugt, die zwischen den ersten Taktimpulsen liegen. Diese zweiten Taktimpulse werden an den Datenspeicher 14 angelegt und bewirken, daß die Bits der einzelnen Stufen des Datenspeichers 14 an die zugeordneten Eingänge der exklusiven NOR-Gatter 15 übertragen werden. Wenn die beiden Eingangssignale für die exklusiven NOR-Gatter 15 einander entsprechen, wobei das eine Eingangssignal von einer Stufe des Schieberegisters 12, und das andere Eingangssignal von einer Stufe des Datenspeichers 14 geliefert wird, dann wird dieses spezielle exklusive NOR-Gatter 15 wirksam und liefert ein Ausgangssignal. An Stelle der exklusiven NOR-Gatter kann jegliche logische Schaltung verwendet werden, die ein Ausgangssignal in Abhängigkeit vom Übereinstimmender beiden an die Eingänge angelegten Signale liefert. Logische Schaltungen, die zur Ausführung dieser Betriebsfunktion in der Regel Verwendung finden, sind exklusive ODER- und exklusive NOR-Schaltungen. Das ausgangsseitige Signal der einzelnen exklusiven NOR-Gatter wird einem Zähler 16 zugeführt, an dem ebenfalls die zweiten Taktimpulse vom Taktgeberteil 13b wirksam sind. Diese Taktimpulse bewirken, daß die Anzahl der von den exklusiven NOR-Gattern aus angelegten Signale gezählt wird. Wenn die Anzahl dieser Signale einen bestimmten Prozentsatz der gesamten Zahl der möglichen, von den exklusiven NOR-Gattern aus angelegten Signale übersteigt, erzeugt der Zähler 16 einThe clock generator 13 has a clock generator part 13 b, which generates second clock pulses that lie between the first clock pulses. These second clock pulses are applied to the data memory 14 and have the effect that the bits of the individual stages of the data memory 14 are transferred to the assigned inputs of the exclusive NOR gates 15. If the two input signals for the exclusive NOR gate 15 correspond to one another, one input signal being supplied by one stage of the shift register 12 and the other input signal being supplied by a stage of the data memory 14, then this particular exclusive NOR gate 15 becomes operative and supplies an output signal. Instead of the exclusive NOR gates, any logic circuit can be used which supplies an output signal as a function of the coincidence of the two signals applied to the inputs. Logical circuits that are generally used to carry out this operational function are exclusive-OR and exclusive-NOR circuits. The output-side signal of the individual exclusive NOR gates is fed to a counter 16 at which the second clock pulses from the clock generator part 13b are also effective. These clock pulses cause the number of signals applied by the exclusive NOR gates to be counted. When the number of these signals exceeds a certain percentage of the total number of possible signals applied from the exclusive NOR gates, the counter 16 generates a

¹S Erkennungssignal, das andeutet, daß das gewünschte binäre Wort empfangen wurde. Bei einer bevorzugten Ausführungsform müssen dem Zähler 16 etwa 80% der exklusiven NOR-Gattersignale zugeführt werden, damit dieser das Erkennungssignal abgibt. Obwohl der Datenspeicher 14 gemäß Fig. 1 aus zwei Stufen besteht, und das Schieberegister 12 aus acht Stufen bestehend dargestellt ist, hat dies keine einschränkende Bedeutung, vielmehr sind für das vorausste-Hend erwähnte, bevorzugte Ausführungsbeispiel 92 Stufen für das Schieberegister 12 und 23 Stufen für den Datenspeicher 14 vorgesehen. Obwohl es nicht notwendig ist, können für den Datenspeicher 14 ebenfalls 92 Stufen oder 4 Stufen für jedes Bit des gewünschten binären Wortes vorgesehen sein, wobei jede Stufe mit einem zweiten Eingang eines exklusiven NOR-Gatters 15 verbunden ist. ¹ S Detection signal that indicates that the desired binary word has been received. In a preferred embodiment, about 80% of the exclusive NOR gate signals must be fed to the counter 16 so that it emits the identification signal. Although the data memory 14 according to FIG. 1 consists of two stages, and the shift register 12 is shown as consisting of eight stages, this is not of any restrictive significance; rather, 92 stages are for the shift register 12 and 23 stages for the preferred exemplary embodiment mentioned above provided for the data memory 14. Although not necessary, the data memory 14 can also have 92 levels or 4 levels for each bit of the desired binary word, each level being connected to a second input of an exclusive NOR gate 15.

Wie bereits vorausstehend erwähnt, können die gewünschten binären Worte aus einer Teilnehmergruppe eines zyklischen Kodes bestehen. Ein anderes Kennzeichen des gewünschten binären Wortes ist. daß eine maximale Anzahl von Pegeländerungen oder Pegelsprüngen vom einen binären Niveau zum anderen binären Niveau für ein bestimmtes Wort auftreten kann. Für den Fall eines 23-Bit-Wortes kann eine maximale Anzahl von 16 Pegelsprüngen auftreten. Wenn während der Dauer einer Bitperiode vier Abtastungen vorgenommen werden, ist eine exakte Synchronisation des Sender- und Empfängertaktes nicht notwendig. Dies ist deshalb der Fall, da die Wahrscheinlichkeit eines Fehlers auf Grund der Abtastung während der Dauer einer falschen Bitperiode oder beim Intervallsprung zwischen zwei Bits für den Fall des Fehlens einer exakten Synchronisation sehr klein ist im Vergleich mit der Anzahl der Fehler, die für die Anzeige eines fehlerhaften Wortes notwendig sind. Wenn z.B. eine Probe am Anfang oder am Ende einer Bitperiode entnommen wird, was dem ungünstigsten Fall entspricht, wenn nur 16 Intervallsprünge auftreten, dann können maximal alle 16 Abtastungen falsche Proben enthalten.As mentioned above, the desired binary words can be selected from a group of participants of a cyclic code. Another characteristic of the desired binary word is. that a maximum number of level changes or level jumps from one binary level to the other binary level for a specific word can occur. In the case of a 23-bit word, a maximum Number of 16 level jumps occur. If four samples during the duration of a bit period are carried out, an exact synchronization of the transmitter and receiver clock is not necessary. This is because of the likelihood of an error due to the sampling during the duration of an incorrect bit period or in the case of an interval jump between two bits in the event of a missing An exact synchronization is very small compared with the number of errors that are necessary for the display of an incorrect word are necessary. For example, if a sample is at the beginning or at the end of a bit period is taken, which corresponds to the worst case if only 16 interval jumps occur, then can contain incorrect samples at most every 16 scans.

Obwohl auf Grund der Wahrscheinlichkeitstheorie nur 50% der abgetasteten Niveausprünge falsch sein würden, soll für die beispielsweise Betrachtung die ungünstigste Situation zugrunde gelegt werden. Bei 16 fehlerhaften Niveausprüngen ergibt sich für 92 Abtastungen eine Fehlerquote von 17,4%. Da ein Korrelationsausfall nur bei einer Fehlerquote vor 20% und mehr auftritt, können 2,6% Fehlerquote systembedingt, z.B. durch Rauschen, zusätzlich auftreten, bevor das richtige binäre Wort nicht erkannt wird. Die mittlere Niveausprung-Fehlerquote liegt jedoch bei 8,7% wenn 50% der Niveausprünge fehlerhafl sind, so daß für systemeigene Fehler, wie z. B. System-Although only 50% of the sampled level changes are wrong due to the theory of probability the most unfavorable situation should be used as a basis for the consideration, for example. at 16 incorrect level jumps results in an error rate of 17.4% for 92 samples. There a Correlation failure only occurs with an error rate of 20% and more, 2.6% error rate can be system-related, e.g. due to noise, also occur before the correct binary word is not recognized. However, the mean level jump error rate is 8.7% if 50% of the level jumps are incorrect are, so that for native errors such as B. System

rauschen, noch cine Fehlerquote von 11,3% zur Verfugung steht. Die zuvor erwähnte Fehlerreserve von 2,6% reicht für systemeigene Einflüsse, wie Rauschen nicht mehr aus, jedoch ist die Fehlerreserve von 11,3% voll ausreichend.rushing, still cine error rate of 11.3% available stands. The previously mentioned error reserve of 2.6% is sufficient for system-specific influences such as noise no longer works out, but the error reserve of 11.3% is fully sufficient.

Wenn nur eine einzige Abtastung während der Dauer eines jeden Bits stattfinden würde, ergäbe sich für den ungünstigsten Fall die Möglichkeit von 16 fehlerhaften Niveausprüngen aus 23 Abtastungen. Dies entspricht einer Fehlerquote von 69,6%. Wenn man jedoch die mittlere Niveausprung-Fehlerquote an Stelle des ungünstigsten Falles betrachtet, ergibt sich eine Fehlerquote von 34,8%. Dies liegt über dem maximalen Korrelationsfehler, der bei einem solchen System zulässig ist.If only a single sample were to take place during the duration of each bit, the result would be in the worst case the possibility of 16 faulty ones Level jumps from 23 samples. This corresponds to an error rate of 69.6%. If however, if the mean level jump error rate is considered instead of the worst case, this results an error rate of 34.8%. This is above the maximum correlation error that can be found in such a system is permissible.

Obwohl die mittlere Fehlerquote bei drei Abtastungen pro Bitperiode anzeigen würde, daß drei Abtastungen pro Bit für ein 23-Bit-Wort ausreichen, um auf eine exakte Synchronisation zwischen dem Sender und dem Empfänger verzichten zu können, zeigt sich, daß vier Abtastungen pro Bitperiode eine genügend kleine, mittlere Nivcausprung-Fehlerquote ergibt, so daß weitere Systemfehler, wenn sie sich zu dem Synchronisationsfehler addieren, das Erkennen eines korrekten oder des gewünschten Wortes nicht verhindern. Ferner wird durch die Verwendung von vier Abtastungen pro Bitperiode das Auslösen eines Alarms auf Grund einer Fehlerquote in erwünschter Weise weiter abgesenkt. Diese Alarmfehlerquote ist als das Verhältnis des Ansprechens auf falsche oder fehlerhafte Wörter durch das System definiert.Although the mean error rate at three samples per bit period would indicate three samples per bit for a 23-bit word are sufficient to ensure exact synchronization between the transmitter and to be able to do without the receiver, it turns out that four samples per bit period are sufficient small, medium level jump error rate results, so that further system errors if they result in the synchronization error add, do not prevent the recognition of a correct or the desired word. Furthermore, the use of four samples per bit period triggers an alarm due to an error rate further reduced in the desired manner. This alarm failure rate is as that Ratio of response to wrong or erroneous words defined by the system.

In Fig. 2 ist eine weitere Ausführungsform eines asynchronen Detektors gemäß der Erfindung dargestellt. An das Tiefpaßfilter 10, das mit dem Tiefpaßfilter 10 gemäß Fig. 1 übereinstimmt, wird die Signalfolge angekoppelt. Ausgangsseitig ist an das Tiefpaßfilter ein entsprechend Fig. 1 ausgeführter Begrenzer angeschlossen, der eine binäre Signalfolge gemäß Fig. 3 a in Serie dem Gatter 25 zuführt. Ein TaktgeberIn Fig. 2, a further embodiment of an asynchronous detector according to the invention is shown. At the low-pass filter 10, which corresponds to the low-pass filter 10 according to FIG. 1, the signal sequence coupled. On the output side of the low-pass filter is a limiter designed according to FIG. 1 connected, which supplies a binary signal sequence according to FIG. 3 a in series to the gate 25. A clock

26 mit einem ersten Taktgeberteil 26a ist mit dem Gatter 25 verbunden und erzeugt vier erste Taktimpulse während der Dauer einer Bitperiode entsprechend dem ersten Taktgeberteil 13a gemäß Fig. 1. Die Taktimpulse sind in Fig. 3b dargestellt.26 with a first clock generator part 26a is connected to the gate 25 and generates four first clock pulses for the duration of a bit period corresponding to the first clock generator part 13a according to FIG. 1. The clock pulses are shown in Fig. 3b.

Jeder an das Gatter 25 angelegte Taktimpuls bewirkt, daß das binäre Signal der Signalfolge über das Gatter an das Schieberegister 27 angelegt wird. Dieses Schieberegister 27 ist als mehrstufiges Schieberegister entsprechend der Ausführungsform des Schieberegisters 12 gemäß Fig. 1 aufgebaut. Für die bevorzugte Ausführungsform umfaßt das gewünschte oder bestimmte binäre Wort 23 binäre Bits, so daß für das Schieberegister 27 92 Stufen vorgesehen sind. Die ersten Taktimpulse von dem Taktgeberteil 26a werden ebenfalls an das Schieberegister 27 angelegt und bewirken, daß die binären Signale der einzelnen Stufen jeweils in die nächstfolgende Stufe verschoben werden. Auf diese Weise kann das binäre, an die erste Stufe des Schieberegisters von dem Gatter 25 aus angelegte Signal abgetastet werden. Das in Gruppen unterteilte und an die erste Stufe des SchieberegistersEach clock pulse applied to gate 25 causes that the binary signal of the signal sequence is applied to the shift register 27 via the gate. This Shift register 27 is a multi-stage shift register corresponding to the embodiment of the shift register 12 constructed according to FIG. 1. For the preferred embodiment, includes what is desired or certain binary word 23 binary bits, so that 92 stages are provided for the shift register 27. The first Clock pulses from the clock generator part 26a are also applied to the shift register 27 and cause that the binary signals of the individual levels are shifted to the next level. In this way, the binary, applied to the first stage of the shift register from gate 25 Signal can be sampled. The one divided into groups and attached to the first stage of the shift register

27 angelegte binäre Signal der Signalfolge wird in Abhängigkeit von den ersten Taktimpulsen, wie erwähnt, in Serie in das Schieberegister 27 eingespeist. Geht man davon aus, daß aüe 23 binären Bits in einem bestimmten binären Wort in das Schieberegister 27 eingespeist sind, dann enthält jede Gruppe aus vier Stufen im Schieberegister 27 vier binäre Signale, die einem binären Bit in dem bestimmten binären Wort entsprechen.27 applied binary signal of the signal sequence is dependent on the first clock pulses, as mentioned, fed into the shift register 27 in series. Assume that there are 23 binary bits in a given binary word are fed into the shift register 27, then each group contains four stages in shift register 27 four binary signals representing a binary bit in the particular binary word correspond.

Der Taktgeber 26 besitzt ferner einen Taktgeberteil 26b, der eine zweite Vielzahl von zweiten Taktimpulsen erzeugt, die jeweils zwischen zwei ersten Taktimpulsen auftreten. Entsprechend der bevorzugten Ausführungsform werden 92 zweite Taktimpulse erzeugt, die jeweils zwischen zwei Taktimpulsen auftreten. Diese zweiten Taktimpulse werden ebenfalls an das Schieberegister 27 angelegt und bewirken, daß die im Schieberegister gespeicherten binaren Signale von der letzten Stufe über das Gatter 25 zur ersten Stufe zurückverschoben werden, bis das gesamte Wort einmal im Kreis durch das Schieberegister 27 verschoben ist.The clock generator 26 further has a clock generator part 26b which generates a second plurality of second clock pulses which each occur between two first clock pulses. According to the preferred embodiment, 92 second clock pulses are generated, each occurring between two clock pulses. These second clock pulses are also applied to the shift register 27 and have the effect that the binary signals stored in the shift register are shifted back from the last stage via the gate 25 to the first stage until the entire word has been shifted once in a circle through the shift register 27.

Jedes binäre Signal, das in der letzten Stufe des Schieberegisters erscheint, wird über ein Gatter 30, das ebenfalls von den zweiten Taktimpulsen erregt wird, an den einen Eingang eines exklusiven NOR-Gatters 31 angelegt. Es ist ferner ein zweites SchieberegisterAny binary signal that is in the last stage of the shift register appears, is via a gate 30, which is also excited by the second clock pulses, applied to one input of an exclusive NOR gate 31. It is also a second shift register

a° 35 vorgesehen, das ebenfalls 92 Stufen umfassen kann. Dieses Schieberegister 35 enthält binäre Signale, die in der richtigen Folge dem bestimmten binären Wort entsprechen. Dabei enthält jeweils eine Gruppe aus vier Stufen des Schieberegisters 35 vier binäre Signale, entsprechend einem Bit des bestimmten bzw. gewünschten binären Wortes.a ° 35 is provided, which also includes 92 steps can. This shift register 35 contains binary signals in the correct sequence to the specific binary Word match. Each group of four stages of the shift register 35 contains four binary signals, corresponding to a bit of the particular or desired binary word.

Die zweiten Taktimpulse des Taktgeberteils 26b werden ebenfalls an das Schieberegister 35 angelegt und bewirken, daß die binären Signale im Schieberegister 35 einmal im Kreis vom Ausgang zum Eingang entsprechend dem Schieberegister 27 verschoben werden. Das jeweils in der letzten Stufe des Schieberegisters 35 gespeicherte binäre Signal wird an den zweiten Eingang des exklusiven NOR-Gatters 31 übertragen. Wenn die beiden Eingänge des exklusiven NOR-Gatters31.d.h. das binäre Signal vom Schieberegister 35 und das binäre Signal vom Schieberegister 27, einander entsprechen, wird vom exklusiven NOR-Gatter 31 ein Ausgangssignal an einen Zähler 36 übertragen. Dieser Zähler 36 zählt die Zahl der Übereinstimmungen zwischen den Signalen der Schieberegister 35 und 27 und liefert ein Zählsignal bei jeder Zählung. Dieses Zählsignal wird an ein UND-Gatter 37 übertragen. Nach einer bestimmten Anzahl von Zählungen ist jeder Eingang des UND-Gatters 37 mit einem Zählsignal beaufschlagt, so daß dann ausgangsseitig am UND-Gatter ein UND-Signal zur Verfügung steht. Wenn entsprechend der bevorzugten Ausführungsform etwa 80% der binären Sis'⁵ gnale im Schieberegister 35 und im Schieberegister 27 einander entsprechen, wird dieses UND-Signal von den an das UND-Gatter 37 vom Zähler 36 aus angelegten Zählsignalen ausgelöst. Dieses UND-Signal wird an einen Flip-Flop 38 angelegt, der seinen Zustand entsprechend umschaltet und ein Ausgangssignal an den einen Eingang eines weiteren UND-Gatters 39 liefert. Dieses weitere UND-Gatter 39 wird am zweiten Eingang mit einem ersten Taktimpuls vom Taktgeberteil 26a derart beaufschlagt, daß beim Vorhandensein eines ersten Taktimpulses, sowie des vom Flip-Flop 39 gelieferten Signals das UND-Gatter 39 ein UND-Signal abgibt. Der erste an das UND-Gattei 39 angelegte Taktimpuls wird auch an den Zähler 3C und den Flip-Flop 38 angelegt, um diese für die nächste Zählung vorzubereiten.The second clock pulses of the clock generator part 26 b are also applied to the shift register 35 and cause the binary signals in the shift register 35 to be shifted once in a circle from the output to the input in accordance with the shift register 27. The binary signal stored in the last stage of the shift register 35 is transmitted to the second input of the exclusive NOR gate 31. If the two inputs of the exclusive NOR gate 31.dh, the binary signal from the shift register 35 and the binary signal from the shift register 27, correspond to one another, an output signal is transmitted from the exclusive NOR gate 31 to a counter 36. This counter 36 counts the number of matches between the signals of the shift registers 35 and 27 and supplies a counting signal for each count. This count signal is transmitted to an AND gate 37. After a certain number of counts, each input of the AND gate 37 has a count signal applied to it, so that an AND signal is then available on the output side at the AND gate. If, according to the preferred embodiment, about 80% of the binary Sis' ⁵ signals in the shift register 35 and in the shift register 27 correspond to one another, this AND signal is triggered by the counting signals applied to the AND gate 37 from the counter 36. This AND signal is applied to a flip-flop 38, which switches its state accordingly and supplies an output signal to one input of a further AND gate 39. This further AND gate 39 is acted upon at the second input with a first clock pulse from the clock generator part 26a in such a way that when a first clock pulse and the signal supplied by the flip-flop 39 are present, the AND gate 39 emits an AND signal. The first clock pulse applied to AND gate 39 is also applied to counter 3C and flip-flop 38 to prepare them for the next count.

Das UND-Signal vom UND-Gatter 39 wird an einen zurückstellbaren Zeitgeber 40 angelegt, der al: rückstellbarer monostabiler Multivibrator aufgebauiThe AND signal from AND gate 39 is applied to a resettable timer 40 which al: resettable monostable multivibrator built

sein kann. Dieser monostabile Multivibrator 40 kann vom ersten in den zweiten Schaltzustand umgeschaltet werden und verbleibt für eine bestimmte Zeitdauer im zweiten Schaltzustand, bevor er selbsttätig zurückschaltet. Im zweiten Schaltzustand erzeugt der Multivibrator 40 ein Erkennungssignal, das an der Ausgangsklemme 41 zur Verfugung steht. Dieses Erkennungssignal gibt an, daß das richtige binäre Wort empfangen wurde. Nach einer bestimmten Zeitdauer fällt der Multivibrator wieder in seinen ersten Schaltzustand zurück und schaltet damit auch das Erkennungssignal ab. Die Zeitdauer, für welche der monostabile Multivibrator 40 im zweiten Schaltzustand verharrt, ist geringfügig größer als diejenige Zeitdauer, welche notwendig ist, um ein nachfolgend ausgesandtes binäres Wort mit 23 Bit zu empfangen. Wenn das nachfolgende binäre Wort mit 23 Bit wiederum dem bestimmten binären Wort entspricht, wird der monostabile Multivibrator 40 erneut erregt, so daß das Erkennungssignal am Ausgang 41 aufrechterhalten wird. Die Zeitkonstante des monostabilen Multivibrators 40 kann auch so eingestellt sein, daß er in dem zweiten Schaltzustand für eine Zeitdauer verharrt, die etwas größer als diejenige Zeit ist, die zum Empfang von zwei oder drei aufeinanderfolgenden binären Worten mit 23 Bit benötigt wird. Bei dieser Einstellung der Zeitkonstante ist es möglich, daß das Erkennungssignal sogar dann aufrechterhalten wird, wenn ein Schwund im HF-Signal auftritt und dadurch das nächstfolgende Wort nicht erkannt werden kann. Bei dieser Anwendung wird von dem Detektor ein Ausgleich vorgenommen, der auch als Schwundausgleich bezeichnet werden kann.can be. This monostable multivibrator 40 can be switched from the first to the second switching state and remains in the second switching state for a certain period of time before it automatically switches back. In the second switching state, the multivibrator 40 generates a detection signal that is available at the output terminal 41. This recognition signal indicates that the correct binary word has been received. After a certain period of time, the multivibrator falls back into its first switching state and thus also switches off the detection signal. The period of time for which the monostable multivibrator 40 remains in the second switching state is slightly greater than the period of time which is necessary to receive a binary word with 23 bits that is subsequently transmitted. If the following binary word with 23 bits again corresponds to the specific binary word, the monostable multivibrator 40 is again excited so that the detection signal at the output 41 is maintained. The time constant of the monostable multivibrator 40 can also be set so that it remains in the second switching state for a period of time that is slightly greater than the time required to receive two or three successive binary words with 23 bits. With this setting of the time constant it is possible for the recognition signal to be maintained even if there is a fading in the HF signal and the next word cannot be recognized as a result. In this application, the detector makes a compensation, which can also be referred to as shrinkage compensation.

Der Detektor gemäß Fig. 2 umfaßt ferner ein weiteres zweites Schieberegister 140, das in gleicher Weise wie das Schieberegister 35 aufgebaut sein kann und zur Speicherung weiterer zu erkennender Worte dient. Der Taktgeberteil 26b ist mit dem Schieberegister 140 verbunden und betätigt dieses in derselben Weise wie das Schieberegister 35 in Abhängigkeit von den zweiten Taktimpulsen. Ein exklusives NOR-Gatter 141 spricht auf die vom Schieberegister 140, sowie vom exklusiven NOR-Gatter 30 aus angelegten Signale entsprechend dem exklusiven NOR-Gatter 31 an, um ein Ausgangssignal zu erzeugen, das einem Zähler 42 zugeführt wird. Dieser Zähler 42 zählt die Anzahl der NOR-Signale, bzw. die Übereinstimmungen am Gattereingang und löst Zählsignale aus, die einem UND-Gatter 43 zugeführt werden. Wenn die gewünschte Anzahl von Übereinstimmungen auftritt, was z.B. eine Korrelation von 80% ist, erzeugt das UND-Gatter 43 ein UND-Signal, das einen nachgeschalteten Flip-Flop 44 in einen anderen Schaltzustand umschaltet und das vom Flip-Flop abgegebene Ausgangssignal einem UND-Gatter 45 zuführt. Das UND-Gatter 45 arbeitet in derselben Weise wie das UND-Gatter 39 und liefert beim nächsten zweiten Taktimpuls vom Taktgeber 26 ein UND-Signal an seinem Ausgang. Dieses UND-Signal triggert einen monostabilen Multivibrator 46, der über seine Ausgangsklemme 47 ein Erkennungssignal abgibt.The detector according to FIG. 2 also includes a further second shift register 140, which can be constructed in the same way as the shift register 35 and is used to store further words to be recognized. The clock part 26b is connected to the shift register 140 and operates it in the same way as the shift register 35 in response to the second clock pulses. An exclusive NOR gate 141 responds to the signals applied from the shift register 140 and from the exclusive NOR gate 30 in accordance with the exclusive NOR gate 31 to generate an output signal which is fed to a counter 42. This counter 42 counts the number of NOR signals or the matches at the gate input and triggers counting signals which are fed to an AND gate 43. When the desired number of matches occurs, which is, for example, a correlation of 80%, the AND gate 43 generates an AND signal which switches a downstream flip-flop 44 to another switching state and the output signal emitted by the flip-flop an AND -Gate 45 feeds. The AND gate 45 works in the same way as the AND gate 39 and delivers an AND signal at its output on the next second clock pulse from the clock generator 26. This AND signal triggers a monostable multivibrator 46, which emits a detection signal via its output terminal 47.

Bei einer bevorzugten Ausführungsform kann das zweite Schieberegister 40 12 Stufen umfassen, die entweder alle eine binäre 0 oder eine binäre 1 enthalten. Der Detektor spricht entweder auf den Empfang aller binärer 0 oder aller binärer 1 an, je nachdem, was in dem Schieberegister gespeichert ist, um ein positives Abschaltmerkmal durch das ZurückschaltenIn a preferred embodiment, the second shift register 40 may comprise 12 stages, all of which contain either a binary 0 or a binary 1. The detector responds either to the receipt of all binary 0s or all binary 1s, depending on what is stored in the shift register, to a positive switch-off characteristic by switching back

des monostabilen Multivibrators 40 zu liefern. Damil kann die übertragene Nachricht zu einem bestimmter Zeitpunkt beendet werden, so daß das von dem monostabilen Multivibrator 40 gelieferte Erkennungssignal nicht für die gesamte Zeitdauer beibehalten werden muß. Wenn dieses Signal dazu verwendet wird, um in einem Empfänger die Übertragung von NF-Signalen zu ermöglichen, ist dieses positive Abschaltmerkmal besonders wünschenswert.
Die Anzahl der Schieberegister, z.B. der Schieberegister 35 und 140, kann entsprechend der Anzahl der verschiedenen festzustellenden Worte gewählt werden. Diese Schieberegister können jedoch auch von Vorteil sein, um eine Mehrfacherkennung dessel- »5 ben Wortes vorzusehen. Zu diesem Zweck kann dasselbe Wort, nachdem es um einige Bits in seiner Position verschoben ist, in ein zweites oder drittes Schieberegister eingespeist werden. Das Erkennen dieser verschobenen Form des gewünschten Wortes »° erfolgt zwischen dem ersten und zweiten Empfang des gewünschten Wortes. Damit es es möglich, während einer gegebenen Zeitdauer eine größere Anzahl von Erkennungen zu erhalten, womit die Zeitkonstante der monostabilen Multivibratoren 40 und 46 verringert werden kann.of the monostable multivibrator 40 to be delivered. In this way, the transmitted message can be terminated at a certain point in time, so that the identification signal supplied by the monostable multivibrator 40 does not have to be retained for the entire period of time. If this signal is used to enable the transmission of LF signals in a receiver, this positive switch-off feature is particularly desirable.
The number of shift registers, for example shift registers 35 and 140, can be selected according to the number of different words to be determined. However, these shift registers can also be advantageous in order to provide multiple recognition of the same word. For this purpose, the same word, after it has been shifted in position by a few bits, can be fed into a second or third shift register. This shifted form of the desired word »° is recognized between the first and second reception of the desired word. This makes it possible to obtain a greater number of detections during a given period of time, with the result that the time constant of the monostable multivibrators 40 and 46 can be reduced.

Obwohl die Ausführungsform gemäß Fig. 2 exklusive NOR-Gatter 31 verwendet, können an deren Stelle auch exklusive ODER-Gatter Verwendung finden. Ein exklusives ODER-Gatter liefert ein Ausgangssignal beim Fehlen entsprechender Signale von der letzten Stufe der Schieberegister 35 und 27. Der Zahler 36 liefert dann ebenfalls Zählsignale in Abhängigkeit vom Fehlen einer Korrelation zwischen den binären Signalen im Schieberegister 35 und imAlthough the embodiment according to FIG. 2 is exclusive NOR gate 31 is used, exclusive OR gates can also be used in their place. An exclusive OR gate supplies an output signal in the absence of corresponding signals from the last stage of the shift registers 35 and 27. The counter 36 then also supplies counting signals as a function of from the lack of a correlation between the binary signals in the shift register 35 and im

Schieberegister 27. Das UND-Gatter 37 liefert in diesem Fall ein UND-Signal, wenn die Zahl der Zählsignale eine Korrelation zwischen den binären Signalen in den Schieberegistern 35 und 27 von weniger als 20% anzeigen. In diesem Fall deutet das Erkennungs-Shift register 27. The AND gate 37 supplies an AND signal in this case when the number of counting signals a correlation between the binary signals in the shift registers 35 and 27 of less than Show 20%. In this case, the recognition

signal an der Klemme 41 an, daß ein falsches Wort, im Gegensatz zu einem richtigen Wort, empfangen und erkannt wurde.signal at terminal 41 that a wrong word, as opposed to a correct word, has been received and was recognized.

Die Schaltung gemäß Fig. 2 kann eine weitere Modifikation erfahren, indem das Schieberegister 35 mitThe circuit according to FIG. 2 can undergo a further modification by adding the shift register 35 with

einer Anzahl von Stufen versehen wird, die der Anzahl von Bits in dem bestimmten binären Wort entspricht. Bei einer bevorzugten Ausführungsform wurden dies 23 Stufen sein. Zwischen das Schieberegister 35 und rfⁿ Taktgeberteil 266 wird eine Teilerstufe mit dema number of levels corresponding to the number of bits in the particular binary word. In a preferred embodiment this would be 23 stages. Between the shift register 35 and rf ⁿ clock part 266 is a divider stage with the

Verhältnis 4:1 geschaltet, so daß die Zahl der zweiten, an das Schieberegister 35 angelegten Taktimpulse um den Teilungsfaktor 4 verringert ist. Damit würde jeder ?ft[^{te der} ^'te" Taktimpulse vom Taktgeberteil jbb an das Schieberegister 35 angelegt werden. AlsThe ratio 4: 1 is switched, so that the number of second clock pulses applied to the shift register 35 is reduced by the division factor 4. Thus every ft [ ^{th of the} ^ 'th "clock pulses from the clock generator part jbb would be applied to the shift register 35. As

holge davon verschiebt sich der Inhalt des Schieberegisters 35 auch nur einmal bei jeweils vier Verschiebungen des Inhalts im Schieberegister 27. Damit wird jedes binäre, im Schieberegister 35 gespeicherte Bit viermal mit vier abgetasteten binären Signalen imholge of it, the content of the shift register is shifted 35 also only once for every four shifts of the content in the shift register 27. This becomes each binary bit stored in shift register 35 four times with four sampled binary signals im

Schieberegister 27 verglichen.Shift register 27 compared.

Eine andere Charakteristik des gewünschten binären Wortes mit 23 Bits und irgendeiner zyklischen Vanation besteht darin, daß die letzten 11 Bits des Wortes von den ersten 12 Bits und deren Folge be-Another characteristic of the desired binary word with 23 bits and some cyclic vanation consists in the fact that the last 11 bits of the word are from the first 12 bits and their sequence

"5 stimmt werden. Mit anderen Wort heißt das, wenn aie ersten 12 Bits bestimmt sind, können die nachfol-"5 be true. In other words, it means if the first 12 bits are determined, the following

\t -¹¹C¹U- ^{BkS davon} ^geleitet werden. In Fig. 4 ist ein Schieberegister dargestellt, das entsprechend \ t - ¹¹ C ¹ U- ^{BkS of which} ^ are headed. In Fig. 4, a shift register is shown, the corresponding

diesem Prinzip arbeitet und an Stelle der Schieberegister 35 und 40 Verwendung finden kann. Das Schieberegister 50 besteht aus 12 Stufen und einer Paritätsschaltung 51, die mit bestimmten Stufen des Schieberegisters 50 verbunden ist und zur Erzeugung; der letzten 11 Bits dient. Die Impulse von dem Taktgeberteil 16b werden an das Schieberegister 50 in derselben Weise angelegt, wie sie dem Schieberegister 35 zugeführt wurden und bewirken ein Verschieben der Bits von einer Stufe in die nächste Stufe, unter gleichzeitiger Erzeugung des nächsten Bit. Das Bit der letzten Stufe kann über das exklusive NOR-Gatter 31, wie vorausstehend erläutert, angelegt werden.
Durch das Abtasten mit mehreren Proben wird dieworks according to this principle and can be used in place of the shift registers 35 and 40. The shift register 50 consists of 12 stages and a parity circuit 51, which is connected to certain stages of the shift register 50 and for generating; the last 11 bits are used. The pulses from the clock part 16b are applied to the shift register 50 in the same manner as they were supplied to the shift register 35 and cause the bits to be shifted from one stage to the next, with the simultaneous generation of the next bit. The last stage bit can be asserted through the exclusive NOR gate 31 as explained above.
By scanning with multiple samples, the

Empfindlichkeit des Detektors erhöht, wogegen die Alarm-Fehlerquote verringert wird. Dies ergibt sich auf Grund der Tatsache, daß Fehler beim Empfang eines binären Bits, wie sie durch Rauschimpulse oder auf Grund verringerter Signalstärke ausgelöst werden können, nur die Anzahl der Übereinstimmungen verringern, im Gegensatz zu dem Erkennen eines falschen Bits. Obwohl das Abnehmen der Anzahl dei Übereinstimmungen zwischen einem bestimmten oder gewünschten Wort und dem abgetasteten Signal das Erkennen eines Wortes verhindern kann, tritt dies in der Regel nur dann auf, wenn das Signal so schwach ist, daß die nachfolgend empfangene Nachricht nichi mehr eindeutig verstanden werden könnte.The sensitivity of the detector is increased, while the alarm error rate is reduced. This arises due to the fact that errors when receiving a binary bit, as caused by noise pulses or can be triggered due to reduced signal strength, only reduce the number of matches, as opposed to detecting a wrong bit. Although the decrease in the number of dei Matches between a particular or desired word and the sampled signal Can prevent the recognition of a word, this usually only occurs when the signal is so weak is that the message received subsequently could no longer be clearly understood.

Hierzu 1 Blatt Zeichnungen1 sheet of drawings

Claims

Patent claims:

1. Detector for recognizing a certain word within a bit of a certain length containing signal sequence with a clock that is unsynchronized with respect to the signal sequence to generate clock pulses of a high frequency compared to the bit frequency of the signal sequence, with a shift register that takes bits of the signal sequence and moves them on under the control of clock pulses , and with a comparison device for determining a match between the shift register content and the word to be recognized, characterized in that the ^X 5 shift register (12, 27) is controlled immediately by unsynchronized clock pulses from the clock generator (13, 13a; 26, 26a) that the number of stages of the shift register is equal to the product of the number of bits of the a ° word to be recognized and the number of first clock pulses c per bit duration. that the comparison device consists of at least one logic element (15, 31, 141) and a counter (16, 36, 42) connected downstream of this, that the logic element consists of the shift register on the one hand and a data memory (14, 35, 140) of the one to be recognized Word contains the corresponding word, on the other hand is acted upon so that the counter reading is a measure of the correspondence between the shift register content and the stored word, and that the counter emits a signal when a predetermined degree of correspondence is reached.

2. Detector according to claim 1, characterized in that the data memory (14, 35, 140) is composed of a number of memory stages corresponding to the number of bits of the word corresponding to the word to be recognized.

3. Detector according to claim 2, characterized in that the comparison device is one of the The number of shift register stages contains the corresponding number of logic elements (15), their inputs each with a stage of the shift register (12) on the one hand and a stage of the dalen memory (14) on the other hand, are connected and if the contents of these two coincide Stages emit an output signal, and that the counter connected downstream of the logic elements (16) the output signalc counts and when a certain number of output signals is exceeded emits a signal.

4. Detector according to one of claims 1 to

3, characterized in that the clock generator (13, 13b; 26, 26h) supplies second clock pulses between the first clock pulses and that the counting of the counter (16, 36, 42) can be controlled by the second clock pulses.

5. Detector according to one of claims 1 to

4. characterized in that the clock generator (13. 26) delivers four first clock pulses per bit duration.

ft. Detector according to Claim 1, characterized in that the data memory is a second shift register (35, 140) with a number of stages corresponding to the first shift register (27). that both shift registers are each connected to a circle and can be controlled by second clock pulses that their content can be shifted completely around the circle at least once between two first clock pulses, that the comparison device contains a logic element (31, 41) whose inputs are connected to the last stage of the first shift register on the one hand and the last stage of the second shift register on the other hand and that emits an output signal when the inputs match, and that the counter (36, 37; 42, 43) emits a signal when the number of output pulses of the logic element between two first Clock pulses exceeds a specified value.

7. Detector according to claim 6, characterized in that the clock generator (26,26a) supplies four first clock pulses per bit duration, that the second shift register (35, 140) contains and has a number of stages equal to the number of bits of the word to be recognized Content can be shifted further with every fourth of the second clock pulses, each bit in the second shift register being compared with four binary signals in the first shift register (27).

8. Detector according to one of claims 1 to 7, characterized in that the counter (16; 36, 37; 42, 43) emits a signal when the correspondence between the two contained in the signal sequence Bits and the word to be recognized is more than 80%.