DE2217392C3

DE2217392C3 - Detector for recognizing a specific binary word in a signal sequence

Info

Publication number: DE2217392C3
Application number: DE19722217392
Authority: DE
Inventors: William Victor Lauderhill; Bruckert Eugene Joseph Plantation; Fla. Braun (V-StA)
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1971-04-19
Filing date: 1972-04-11
Publication date: 1978-02-09

Description

Die Erfindung betrifft einen Detektor gemäß dem Oberbegriff des Patentanspruchs 1.The invention relates to a detector according to the preamble of claim 1.

Ein solcher Detektor ist aus der CH-PS 439 391 bekannt. Der bekannte Detektor dient dazu, in einer Signalfolge ein bestimmtes, aus fünf Bit gleichen binären Zustands bestehendes Wort zu erkennen, das den Anfang oder das Ende einer Nachricht darstellt und eine Synchronisation der die Nachricht empfangenden Einrichtung auslösen soll. Zu diesem Zweck wird jeweils ein aus fünf Bit bestehendes Wort der empfangenen Signalfolge unter der Steuerung eines mit ihr synchronisierten Taktimpulses sequentiell in ein Schieberegister eingegeben.Such a detector is from CH-PS 439 391 known. The known detector is used to detect a certain binary binary consisting of five bits in a signal sequence Recognize the existing word that represents the beginning or the end of a message and to trigger a synchronization of the device receiving the message. To this end, each a five-bit word of the received burst under the control of one with her synchronized clock pulse sequentially entered into a shift register.

Die synchronisierten Taktimpulse werden von einem mit der Signalfolge nichtsynchronisierten Taktgenerator unter Verarbeitung ebenfalls übertragener Synchronimpulse abgeleitet. Das Schieberegister enthält entsprechend der Wortlänge fünf Stufen, die alle mit einer Koinzidenzschaltung verbunden sind. Diese untersucht die im Schieberegister enthaltenen Bits und liefert einen Impuls, wenn das aus fünf binären »Einsen« bestehende zu erkennende Wort im Schieberegister steht. Der bekannte Detektor arbeitet mit der sogenannten synchronen Abtastung, d.h. die empfangene Signalfolge wild mit synchronisierten Taktimpulsen abgetastet, die immer in der Mitte der einzelnen empfangenen Bit auftreten. Eine derartige Anordnung erfordert wegen der dem Detektor zusätzlich zu übertragenden Synchronsignale einen erhöhten Schaltungsaufwand sowohl auf der Sende- als auch auf der Empfangsseite und ist darüber hinaus äußerst störungsanfüllig, da bereits ein einziges auf Grund eines Störsignals falsches Bit zu einer fehlerhaften Erkennung führt.The synchronized clock pulses are generated by a clock generator that is not synchronized with the signal sequence derived by processing sync pulses that were also transmitted. The shift register contains five levels corresponding to the word length, all of which are connected to a coincidence circuit. This examines the bits contained in the shift register and delivers a pulse if that is out of five binary "Ones" existing word to be recognized is in the shift register. The well-known detector works with the so-called synchronous sampling, i.e. the received signal sequence wild with synchronized Clock pulses are sampled, which always occur in the middle of each received bit. Such a one Arrangement requires an increased sync signals to be transmitted in addition to the detector Circuitry on both the sending and receiving side and is beyond that extremely prone to interference, since a single wrong bit due to an interfering signal leads to a defective one Detection leads.

Bei bestimmten Kommunikationssystemen, t.li. bei mobilen, tragbaren oder selektiv rufenden Kommunikalionssystemcn, bei denen binäre Wort zum selektiven Rufen eines Empfängers Verwendung finden, ist dieser Aufwand häufig nicht tragbar. Bei solchen Systemen verursacht außerdem das Einfügen von Synehronisationssignalcn am Anfang and/oder Ende eines gewünschten binären Wortes zur Synchronisation von Sender und Empfänger eine lange Verzögerung für die Übertragung und den Empfang der Nachricht, was ebenfalls unerwünscht ist.With certain communication systems, t.li. In the case of mobile, portable or selective calling communication systems in which binary words are used to selectively call a recipient, this expense is often not acceptable. In such systems, the insertion of synchronization signals at the beginning and / or end of a desired binary word for synchronization of the transmitter and receiver also causes a long delay for the transmission and reception of the message, which is also undesirable.

Bei einem aus der DE-AS 1 252 727 bekannten Verfahren zum störungssicheren Empfang übertragener Daten wird, eine Signalfolge mit einer über der Bitfrequenz dieser Signalfolge liegenden Frequenz abgetastet. Die binären Werte einer bestimmten Anzahl von Abtastungen werden mit den binären Werten einer anderen Anzahl folgender Abtastungen verglichen und ein der Majorität aller binären Werte entsprechendes binäres Signal abgegeben. Daoei handelt es sich um eine sogenannte Majoritätslogik, mit der verhindert werden kann, daß in der Signalfolge enthaltene Störimpulse als Nachrichten-Bit mißdeutet werden. Das bekannte Verfahren dient nicht dazu, festzustellen, ob innerhalb der einlaufenden Signalfolge ein bestimmtes gesuchtes binäres Wort enthalten ist und ermöglicht .inch keine Synchronisation zwischen der empfangenen Nachricht und einer diese verarbeitenden Schaltung.In a method known from DE-AS 1 252 727 for interference-free reception of transmitted data Data becomes a signal sequence with a frequency above the bit frequency of this signal sequence scanned. The binary values of a certain number of samples are matched with the binary values compared to another number of subsequent samples and one corresponding to the majority of all binary values binary signal emitted. Daoei is a so-called majority logic with which it can be prevented that interference pulses contained in the signal sequence are misinterpreted as message bits will. The known method is not used to determine whether within the incoming signal sequence contains a specific searched binary word and does not allow .inch synchronization between the received message and a circuit processing it.

Aufgabe der Erfindung ist es, einen Detektor der im Oberbegriff des neuen Anspruchs 1 angegebenen Art so auszugestalten, daß er ohne übertragene Synchronsignale auskommt.The object of the invention is to provide a detector as specified in the preamble of the new claim 1 Art to be designed in such a way that it can do without transmitted synchronous signals.

Diese Aufgabe wird erfindungsgemäß durch die Merkmale des Kennzeichcnteils des Patentanspruchs 1 gelöst.According to the invention, this object is achieved by the features of the characterizing part of the patent claim 1 solved.

Durch das mehrfache Abtasten innerhalb der Zeitdauer eines Bits kann auf die Synchronisation zwischen der Signalfolge bzw. der sie erzeugenden und sendenden Einrichtung und dem Detektor verzichtet werden. Die erfindungsgemäßc Lösung ermöglicht weiterhin, daß bei geeigneter Auswahl des gesuchten binären Worts in einer solchen Weise, daß es sich von anderen Worten in der Signalfolge und von seinen eigenen zyklischen Vertauschungen um ein bestimmtes Mindestmaß unterscheidet, ohne Notwendigkeit einer Wortsynchronisation das gesuchte Wort selbst dann mit ausreichender Sicherheit erkannt wird, wenn die Übereinstimmung zwischen dem Schieberegisterinhalt und dem gespeicherten Wort infolge von StörungseinflUssen nicht total ist.The multiple sampling within the duration of a bit can result in the synchronization between the signal sequence or the device generating and transmitting it and the detector are dispensed with will. The inventive solution also enables that with a suitable selection of the sought binary words in such a way that it differs from other words in the signal sequence and from its own cyclic interchanges are distinguished by a certain minimum, without the need for one Word synchronization the searched word is recognized with sufficient certainty even if the Correspondence between the contents of the shift register and the stored word due to interference is not total.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen enthalten.Advantageous further developments of the invention are contained in the subclaims.

Der Erfindung wird im folgenden an Hand von Ausführungsbeispielen und unter Bezug auf cie Figuren erläutert. Es zeigtThe invention is described below on the basis of exemplary embodiments and with reference to cie figures explained. It shows

Fig. 1 ein Blockschaltbild des asynchronen Detektors gemäß der Erfindung,Fig. 1 is a block diagram of the asynchronous detector according to the invention,

Fig. 2 ein Blockschaltbild einer zweiten Ausführungsform eines asynchronen Detektors gemäß der Erfindung,Fig. 2 is a block diagram of a second embodiment an asynchronous detector according to the invention,

Fig. 3 eine binäre Signalfolge sowie die ersten vom Taktgeber erzeugten Taktimpulse,3 shows a binary signal sequence and the first clock pulses generated by the clock,

Fig. 4 das Blockschaltbild einer weiteren Ausführungsform einer Speicherschaltung gemäß Fig. 2.FIG. 4 shows the block diagram of a further embodiment of a memory circuit according to FIG. 2.

Die in den Fig. 1 und 2 dargestellten Detektoren arbeiten als binäre Detektoren und können ein binäres Wort in einer Signalfolge feststellen. Ein binäres Wort besteht aus einer bestimmten Folge binärer Ziffern oder Bits, wobei jedes Bit von einer bestimmten Dauer ist. Die Detektoren können das gewünschte binäre Wort ohne die Notwendigkeit einer Synchronisation des Empfängers auf das Zekraster der Bit feststellen. In Fig. 3a ist eine binäre Signalfolgc dargestellt, die von den Detektoren gemäß den Fig. 1 und 2 abgetastet werden kann. Die Übergänge vom einen zum anderen Niveau lassen die Länge einer Bitperiode erkennen und kennzeichnen gleichzeitig eine binäre 1 und eine binäre 0. Jeder Übergang kennzeichnet das Ende einer Bitperiode und den Beginn der nächstfolgenden Bitperiode. Das eine Niveau kennzeichnet eine binäre 0, wogegen das andere Ni-The detectors shown in FIGS. 1 and 2 operate as binary detectors and can be binary Detect word in a signal sequence. A binary word consists of a specific sequence of binary digits or bits, each bit having a specific duration. The detectors can be the desired binary Detect word without the need to synchronize the receiver to the Zekraster of the bits. FIG. 3a shows a binary signal sequence generated by the detectors according to FIG and 2 can be scanned. The transitions from one level to the other leave the length of a bit period recognize and mark at the same time a binary 1 and a binary 0. Each transition marks the end of a bit period and the beginning of the next following bit period. The one level denotes a binary 0, whereas the other Ni

»5 veau die binäre 1 kennzeichnet. In Fig. 3 sind drei Bitperioden ohne Übergänge dargestellt und mit <■ bezeichnet, um zu zeigen, daß ein Übergang für das Anfangen und Enden einer Bitperiode nicht unbedingt erforderlich ist. Obwohl Fig. 3a eine Folge von»5 veau denotes the binary 1. In Fig. 3 there are three Bit periods shown without transitions and denoted by <■ to show that a transition for the The beginning and ending of a bit period is not absolutely necessary. Although Fig. 3a is a sequence of

»ο binären 1 und 0 zeigt, die als binäre Signalfolge betrachtet werden kann, bedeutet dies nicht, daß die Signalfolge ein bestimmtes binäres Wort repräsentiert, das von den Detektoren 1 und 2 erkannt werden kann. Selbstverständlich kann jedoch die bestimmte in Fig. 3a dargestellte Folge von Bits auch im speziellen Fall ein binäres Wort sein.»Ο shows binary 1 and 0 that is viewed as a binary signal sequence this does not mean that the signal sequence represents a specific binary word, which can be detected by detectors 1 and 2. Of course, however, the specific in Fig. 3a shown sequence of bits also in particular Case be a binary word.

Gemäß Fig. 1 werden Signale, z.B. die von einem Diskriminator eines Empfängers erzeugten Signale, die das gewünschte binäre Wort enthalten, über ein Tiefpaßfilter 10 an den Detektor angelegt. Das Tiefpaßfilter lOdämpft alle Signale Übereiner bestimmten Frequenz, um unerwünschte hochfrequente Rauschsignale zu eliminieren, die das Erkennen des bestimmten binären Wortes beeinträchtigen können. Die Grenzfrequenz des Filters ist derart ausgewählt, daß sie annähernd der halben Abtastfrequenz entspricht. Auf die Abtastfrequenz wird nachfolgend noch näher eingegangen. Bei einer bevorzugten Ausführungsform beträgt die Grenzfrequenz des Tiefpaßfilters 10 200 Hz. Die über das Tiefpaßfilter 10 übertragenen Signale werden einem Begrenzer 11 zugeführt, der von der Amplitude 0 abweichende Signale verstärkt und begrenzt. Die am Begrenzer ausgangsseitig erscheinenden Signale stellen dann die binären Signale dar, d.h. daß diese Signale entweder die Amplitude Ooder ein durch den Begrenzer festgelegtes Signalniveau haben. Diese ausgangsseitigcn Signale des Begrenzers 11 können als eine binäre Signalfolge entsprechend der Darstellung gemäß Fig. 3a betrachtet werden.According to Fig. 1, signals, e.g. the signals generated by a discriminator of a receiver, which contain the desired binary word, applied via a low-pass filter 10 to the detector. The low-pass filter lO attenuates all signals above a certain frequency to avoid unwanted high-frequency noise signals that can interfere with the recognition of the particular binary word. the The cutoff frequency of the filter is selected such that it corresponds approximately to half the sampling frequency. The sampling frequency will be discussed in greater detail below. In a preferred embodiment the cutoff frequency of the low-pass filter 10 is 200 Hz. The signals transmitted via the low-pass filter 10 are fed to a limiter 11, which amplifies signals deviating from the amplitude 0 and limited. The signals appearing at the limiter on the output side then represent the binary signals, i.e. that these signals have either the amplitude O or have a signal level determined by the limiter. These output-side signals of the limiter 11 can be viewed as a binary signal sequence as shown in FIG. 3a.

Für die spezielle Ausführungsform des binären Wortes, welches von den Detektoren gemäß den Fig. 1 und 2 erkannt werden kann, sind 23 Bits vorgesehen. Es sind 178 verschiedene binäre Worte mit einer 23-Bitfolge möglich, wenn jedes der 178 binären Worte und die diesen zugeordnete zyklische Änderung der Bitfolge um mindestens 7 Bit von jedem anderen der 178 binären Worte, bzw. deren zyklischen Bitfolge verschieden ist. Diese Gruppe von binären Worten wird auch häufig als Teilnehmergruppe des zyklischen Kodes bezeichnet. Jedes Wort würde dann innerhalb dieser Teilnehmergruppe ein Element darstellen. Wegen des großen Unterschieds zwischen jedem Wort und allen seinen zyklischen Variationen ist eine Wortsychmnisation sowohl am Anfang als auch am bnde des Wortes nicht erforderlich. Ein solches binäres Wort ermöglicht dem Detektor ein Erkennungssignal bei einer Korrelation zwischen dem empfangenen Wort und dem gesuchten Wort von wenigerFor the specific embodiment of the binary word which is detected by the detectors according to FIGS 1 and 2, 23 bits are provided. There are 178 different binary words with a 23-bit sequence possible if each of the 178 binary words and the cyclical change assigned to them the bit sequence by at least 7 bits from every other of the 178 binary words or their cyclic words Bit sequence is different. This group of binary words is also often called the participant group of the cyclic codes. Each word would then represent an element within this group of participants. Because of the huge difference between any word and all of its cyclical variations is a word union at the beginning as well as at the end of the word is not required. One such binary word enables the detector to detect a correlation between the received one Word and the searched word of less

als 100% zu liefern.than 100% deliver.

Die binäre Signalfolge gemäß Fig. 3 a wird vom Begrenzer 11 gemäß Fig. 1 an ein Schieberegister 12 angelegt, das als mehrstufiges Sehieberegister ausgebildet ist. Ein im folgenden als »Taktgeber« bezeichneter Taktgenerator 13 besitzt einen Teil 13« der mit dem Schieberegister 12 gekoppelt ist und eine Vielzahl von ersten Taktimpulsen gemäß Fig. 3b innerhalb der Dauer einer Bitperiode liefert. Die ersten Taktimpulse bewirken, daß das binäre Signal einer jeweiligen Stufe des Schieberegisters 12 in die nächste Stufe verschoben wird, womit es möglich ist. das binäre an die erste Stufe vom Begrenzer aus angelegte Signal abzutasten. Dabei wird das binäre an die erste Stufe angekoppelte Signal der Signaiioigc beim ersien auftretenden Taktimpuls in die erste Stufe eingespeichert. Bei einer bevorzugten Ausführungsform des Taktgebers werden von dem Taktgeberteil 13a vier erste Taktimpulsc innerhalb der Dauer einer Bitperiode geliefert. Auf Grund dieser vier ersten Taktimpulse kann das binäre an das Schieberegister 12 angelegte Signal während der Dauer einer Bitperiode viermal abgetastet werden. Wenn an das Schieberegister 100 Bits pro Sekunde angelegt werden, muß der Taktgeberteil 13a 400 Impulse pro Sekunde erzeugen mi dnß Hie Abt-K-'Ujng mit einer Abtastfrequenz von 400 Hz erfolgt.The binary signal sequence according to FIG. 3 a is sent from the limiter 11 according to FIG. 1 to a shift register 12 created, which is designed as a multi-level viewing register is. A clock generator 13, referred to below as a "clock generator", has a part 13 "of the" the shift register 12 is coupled and a plurality of first clock pulses according to FIG. 3b within the duration of a bit period. The first clock pulses cause the binary signal of a respective Stage of the shift register 12 is shifted to the next stage, making it possible. the binary sample the signal applied to the first stage from the limiter. In doing so, the binary will be the first Stage coupled signal of the Signaiioigc at the ersien occurring clock pulse is stored in the first stage. In a preferred embodiment of the Clock are four first clock pulses from the clock part 13a within the duration of one bit period delivered. On the basis of these four first clock pulses, the binary can be applied to the shift register 12 Signal can be sampled four times during the duration of a bit period. When to the shift register 100 bits per second are applied, the clock part 13a must generate 400 pulses per second mi dnß Hie Abt-K-'Ujng with a sampling frequency of 400 Hz.

Das Schieberegister 12 muß die vierfache Anzahl von Stufen wie die Anzahl der Bits des gewünschten Wortes umfassen, um alle abgetasteten Signale in dem Wort aufnehmen zu können. Somit umfaßt das Schieheregister 12 92 Stufen, wenn ein Wort mit 23 Bit Verwendung findet. Mit dem Einspeichern des 93. binären Signals wird das erste abgetastete binäre Signal aus der letzten Stufe des Schieberegisters 12 verschoben und geht verloren.The shift register 12 must be four times the number of stages as the number of bits of the desired Include word to include all of the sampled signals in the word. Thus, the shifter register includes 12 92 levels if a word with 23 bits is used. With the saving of the 93rd binary Signal, the first sampled binary signal from the last stage of the shift register 12 is shifted and gets lost.

Der Detektor gemäß Fig. 1 umfaßt ferner einen Datenspeicher 14. der so viele Stufen wie das gewünschte binäre Wort Bits umfaßt. Das binäre in jeder Stufe des Schieberegisters 12 gespeicherte Signal wird einem Eingang einer Reihe von exklusiven NOR-Gattern 15 gemäß Fig. 1 zugeführt. Die Anzahl der NOR-Gatter entspricht der Anzahl der Stufen des Schieberegisters 12. Jede Stufe des Datenspeichers 14 ist mit einem zweiten Eingang von jeweils vier der exklusiven NOR-Gatter 15 verbunden. Der Datenspeicher 14 ist mit einem Eingang von vier der exklusiven NOR-Gatter 15 verbunden, da die binären, an diese vier exklusiven NOR-Gatter vom Schieberegister 12 angekoppelten Signale, den vier binären Signalen eines Bits in dem gewünschten binären Wort entsprechen sollen.The detector of FIG. 1 also includes a data memory 14 of as many stages as that desired binary word bits. The binary signal stored in each stage of the shift register 12 becomes fed to an input of a series of exclusive NOR gates 15 according to FIG. The number of The NOR gate corresponds to the number of stages in the shift register 12. Each stage in the data memory 14 is connected to a second input of four of the exclusive NOR gates 15. The data store 14 is connected to one input of four of the exclusive NOR gates 15, since the binary ones are on these four exclusive NOR gates coupled by the shift register 12 signals, the four binary signals of a bit in the desired binary word.

Der Taktgeber 13 hat einen Taktgeberteil 13b, der zweite Taktimpulse erzeugt, die zwischen den ersten Taktimpulsen liegen. Diese zweiten Taktimpulse werden an den Datenspeicher 14 angelegt und bewirken, daß die Bits der einzelnen Stufen des Datenspeichers 14 an die zugeordneten Eingänge der exklusiven NOR-Gatter 15 übertragen werden. Wenn die beiden Eingangssignale für die exklusiven NOR-Gatter 15 einander entsprechen, wobei das eine Eingangssignal von einer Stufe des Schieberegisters 12, und das andere Eingangssignal von einer Stufe des Datenspeichers 14 geliefert wird, dann wird dieses spezielle exklusive NOR-Gatter 15 wirksam und liefert ein Ausgangssignal. An Stelle der exklusiven NOR-Gatter kann jegliche logische Schaltung verwendet werden, die ein Ausgangssignal in Abhängigkeit vom Obereinstimmen der beiden an die Eingänge angelegten Signale liefert. Logische Schaltungen, die zur Ausführung dieser Betriebsfunktion in der Regel Verwendung finden, sind exklusive ODER- und exklusive NOR-Schaltungcn. Das ausgangsscitige Signal der einzelnen exklusiven NOR-Gatter wird einem Zähler 16 zugeführt, an dem ebenfalls die zweiten Taktimpulse vom Taktgeberteil 13h wirksam sind. Diese Taktimpulse bewirken, daß die Anzahl der von den exklusiven NOR-Gattern aus angelegten Signale gezählt wird. Wenn die Anzahl dieser Signale einen bestimmten Prozentsatz der gesamten Zahl der mögliehen, von den exklusiven NOR-Gattern aus angelegten Signale übersteigt, erzeugt der Zähler 16 einThe clock 13 has a clock part 13b, the second clock pulses generated between the first Clock pulses lie. These second clock pulses are applied to the data memory 14 and cause that the bits of the individual stages of the data memory 14 to the assigned inputs of the exclusive NOR gate 15 are transmitted. If the two input signals for the exclusive NOR gate 15 correspond to each other, one input signal from one stage of the shift register 12, and the other Input signal is supplied from one stage of the data memory 14, then this particular one becomes exclusive NOR gate 15 is effective and provides an output signal. Instead of the exclusive NOR gate any logic circuit can be used that generates an output signal as a function of the Correspondence of the two signals applied to the inputs delivers. Logical circuits necessary for execution This operating function is usually used, are exclusive-OR and exclusive NOR circuit cn. The output signal of the individual exclusive NOR gate is fed to a counter 16, which also receives the second clock pulses from the clock part 13h are effective. These clock pulses cause the number of the exclusive NOR gates is counted from applied signals. If the number of these signals has a certain Percentage of the total number of possible borrowings created by the exclusive NOR gates Signals, the counter 16 generates a

'5 Erkennungssignai. das andeutet, daß das gewünschte binäre Wort empfangen wurde. Bei einer bevorzugten Ausführungsform müssen dem Zähler 16 etwa X0% der exklusiven NOR-Gattersignalc zugeführt werden, damit dieser das Erkennungssignai abgibt. Obwohl der Datenspeicher 14 gemäß Fig. 1 aus zwei Stufen besteht, und das Schieberegister 12 aus acht Stufen bestehend dargestellt ist, hat dies keine einschränkende Bedeutung, vielmehr sind für das vorausstehend erwähnte, bevorzugte Ausführungsbeispiel 92 Stufen für das Schieberegister 12 und 2.3 Stufen für den Datenspeicher 14 vorgesehen. Obwohl es nicht notwendig ist. können für den Datenspeicher 14 ebenfalls 92 Stufen oder 4 Stufen für jedes Bit des gewünschten binären Wortes vorgesehen sein, wobei jede Stufe mit einem zweiten Eingang eines exklusiven NOR-Gatters 15 verbunden ist.5 identification signals. that suggests that is what you want binary word was received. In a preferred embodiment, the counter 16 must have approximately X0% the exclusive NOR gate signalc so that it emits the detection signal. Even though the data memory 14 according to FIG. 1 consists of two stages, and the shift register 12 of eight stages is shown as existing, this has no restrictive meaning, but rather are for the preceding mentioned, preferred embodiment 92 stages for the shift register 12 and 2.3 stages for the data memory 14 is provided. Although it is not necessary. can be used for the data memory 14 also 92 levels or 4 levels can be provided for each bit of the desired binary word, with each stage is connected to a second input of an exclusive NOR gate 15.

Wie bereits vorausstehend erwähnt, können die gewünschten binären Worte aus einer Teilnehmergruppe eines zyklischen Kodes bestehen. Ein andere?As mentioned above, the desired binary words consist of a subscriber group of a cyclic code. Another?

Kennzeichen des gewünschten binären Wortes ist. daG eine maximale Anzahl von Pegeländerungen oder Pcgelsprüngen vom einen binären Niveau zum anderer binären Niveau für ein bestimmtes Wort auftreter kann. Fürden Fall eines 23-Bit-Wortes kann eine ma· ximalc Anzahl von 16 Pegelsprüngen auftreten. Wenr während der Dauer einer Bitperiode vier Abtastunger vorgenommen werden, ist eine exakte Synchronisation des Sender- und Empfängertaktes nicht notwendig. Dies ist deshalb der Fall, da die Wahrscheinliches keit eines Fehlers auf Grund der Abtastung während der Dauer einer falschen Bitperiode oder beim Intervallsprung zwischen zwei Bits für den Fall des Fehlens einer exakten Synchronisation sehr klein ist im Vergleich mit der Anzahl der Fehler, die für die Anzeige eines fehlerhaften Wortes notwendig sind. Wenn z.B eine Probe am Anfang oder am Ende einer Bitperiode entnommen wird, was dem ungünstigsten Fall entspricht, wenn nur 16 Intervallsprünge auftreten, danr können maximal alle 16 Abtastungen falsche Prober enthalten.Is the identifier of the desired binary word. daG a maximum number of level changes or pcgel jumps occurring from one binary level to the other binary level for a particular word can. In the case of a 23-bit word, a ma ximalc Number of 16 level changes occur. Wenr four samples are taken during the duration of one bit period is an exact synchronization of the sender and receiver clock is not necessary. This is because the probable of an error due to the sampling during the duration of an incorrect bit period or during an interval jump between two bits in the case of lack of exact synchronization is very small in comparison with the number of errors that are necessary for the display of an incorrect word. If e.g. a sample is taken at the beginning or at the end of a bit period, which corresponds to the worst case, if only 16 interval jumps occur, then a maximum of all 16 scans can lead to incorrect probers contain.

Obwohl auf Grund der Wahrscheinlichkeitstheorie nur 50% der abgetasteten Niveausprünge falsch seir würden, soll für die beispielsweise Betrachtung die ungünstigste Situation zugrunde gelegt werden. Be 16 fehlerhaften Niveausprüngen ergibt sich für 9i Abtastungen eine Fehlerquote von 17,4%. Da eir Korrelationsausfall nur bei einer Fehlerquote vor 20% und mehr auftritt, können 2,6% Fehlerquote sy stembedingt, z. B. durch Rauschen, zusätzlich auftre ten, bevor das richtige binäre Wort nicht erkannt wird Die mittlere Niveausprung-Fehlerquote liegt jedocr bei 8,7% wenn 50% der Niveausprünge fehlerhaf sind, so daß für systemeigene Fehler, wie z. B. SystemAlthough only 50% of the sampled level jumps are wrong on the basis of probability theory the most unfavorable situation should be used as a basis for the consideration, for example. Be 16 incorrect level jumps results in an error rate of 17.4% for 9i samples. Since eir Correlation failure only occurs with an error rate of 20% and more, a 2.6% error rate sy stem related, z. B. by noise, additionally th occur before the correct binary word is not recognized The mean level jump error rate is 8.7% if 50% of the level jumps are incorrect are, so that for native errors such as B. System

rauschen, noch eine F',nlerquote von 11,3% zur Verfügung steht. Die zu /or erwähnte Fehlerreserve von 2,6% reichtfür systemeigene Einflüsse, wie Rauschen nicht mehr aus, jedoch ist die Fehlerreserve von 11,3% voll ausreichend.rushing, still a fan rate of 11.3% available stands. The previously mentioned error reserve of 2.6% is sufficient for system-inherent influences such as noise no longer works out, but the error reserve of 11.3% is fully sufficient.

Wenn nur eine einzige Abtastung während der Dauer eines jeden Bits stattfinden würde, ergäbe sich für den ungünstigsten Fall die Möglichkeit von 16 fehlerhaften Niveausprüngen aus 23 Abtastungen. Dies entspricht einer Fehlerquote von 69,6%. Wenn man jedoch die mittlere Niveausprung-Fehlerquote an Stelle des ungünstigsten Falles betrachtet, ergibt sich eine Fehlerquote von 34,8%. Dies liegt über dem maximalen Korrelationsfehler, der bei einem solchen System zulässig ist. ¹SIf only a single sample were to take place during the duration of each bit, the worst-case scenario would be the possibility of 16 erroneous level jumps out of 23 samples. This corresponds to an error rate of 69.6%. However, if one considers the mean level jump error rate instead of the worst case, the result is an error rate of 34.8%. This is above the maximum correlation error that is permitted in such a system. ¹ p

Obwohl die mittlere Fehlerquote bei drei Abtastungen pro Bitperiode anzeigen würde, daß drei Abtastungen pro Bit für ein 23-Bit-Wort ausreichen, um auf eine exakte Synchronisation zwischen dem Sender und dem Empfänger verzichten zu können, zeigt sich, ^ao daß vier Abtastungen pro Bitperiode eine genügend kleine, mittlere Niveausprung-Fehlerquote ergibt, so daß weitere Systemfehler, wenn sie sich zu dem Synchronisationsfehler addieren, das Erkennen eines korrekten oder des gewünschten Wortes nicht verhin- ^a5 dem. Ferner wird durch die Verwendung von vier Abtastungen pro Bitperiode das Auslösen eines Alarms auf Grund einer Fehlerquote in erwünschter Weise weiter abgesenkt. Diese Alarmfehlerquote ist als das Verhältnis des Ansprechens auf falsche oder fehlerhafte Wörter durch das System definiert.Although the average margin of error would indicate on three samples per bit period that three samples per bit for a 23-bit word sufficient to dispense with an exact synchronization between the transmitter and the receiver, turns out ^ao that four samples per bit period a sufficiently small, medium in level error rate is calculated, so that further error when they are added to the synchronization error detecting not prevent a correct or desired definition of ^a 5 to. Furthermore, by using four samples per bit period, the triggering of an alarm due to an error rate is further reduced in a desired manner. This alarm error rate is defined as the ratio of the system's response to incorrect or erroneous words.

In Fig. 2 ist eine weitere Ausfühningsform eines asynchronen Detektors gemäß der Erfindung dargestellt. An das Tiefpaßfilter 10, das mit dem Tiefpaßfilter 10 gemäß Fig. 1 übereinstimmt, wird die Signalfolge angekoppelt. Ausgangsseitig ist an das Tiefpaßfilter ein entsprechend Fig. 1 ausgeführter Begrenzer angeschlossen, der eine binäre Signalfolge gemäß F i g. 3 a in Serie dem Gatter 25 zuführt. Ein TaktgeberIn Fig. 2, another embodiment is one asynchronous detector according to the invention. To the low-pass filter 10, the one with the low-pass filter 10 coincides with FIG. 1, the signal sequence is coupled. The output side is the low-pass filter connected to a limiter executed according to FIG. 1, which has a binary signal sequence according to F i g. 3 a supplies the gate 25 in series. A clock

26 mit einem ersten Taktgeberteil 26a ist mit dem 4» Gatter 25 verbunden und erzeugt vier erste Taktimpulse während der Dauer einer Bitperiode entsprechend dem ersten Taktgeberteil 13a gemäß Fig. 1. Die Taktimpulse sind in Fig. 3b dargestellt.26 with a first clock generator part 26a is connected to the 4 »gate 25 and generates four first clock pulses during the duration of a bit period corresponding to the first clock generator part 13a according to FIG. 1. The clock pulses are shown in FIG. 3b.

Jeder an das Gatter 25 angelegte Taktimpuls bewirkt, daß das binäre Signal der Signalfolge über das Gatter an das Schieberegister 27 angelegt wird. Dieses Schieberegister 27 ist als mehrstufiges Schieberegister entsprechend der Ausführungsform des Schieberegisters 12 gemäß Fig. 1 aufgebaut. Für die bevorzugte Ausführungsform umfaßt das gewünschte oder bestimmte binäre Wort 23 binäre Bits, so daß für das Schieberegister 27 92 Stufen vorgesehen sind. Die ersten Taktimpulse von dem Taktgeberteil 26e werden ebenfalls an das Schieberegister 27 angelegt und bewirken, daß die binären Signale der einzelnen Stufen jeweils in die nächstfolgende Stufe verschoben werden. Auf diese Weise kann das binäre, an die erste Stufe des Schieberegisters von dem Gatter 25 aus angelegte Signal abgetastet werden. Das in Gruppen un- &> terteilte und an die erste Stufe des SchieberegistersEach clock pulse applied to the gate 25 has the effect that the binary signal of the signal sequence is applied to the shift register 27 via the gate. This shift register 27 is constructed as a multi-stage shift register corresponding to the embodiment of the shift register 12 according to FIG. For the preferred embodiment, the desired or determined binary word comprises 23 binary bits, so that 92 stages are provided for the shift register 27. The first clock pulses from the clock generator part 26e are also applied to the shift register 27 and cause the binary signals of the individual stages to be shifted to the next following stage. In this way, the binary signal applied to the first stage of the shift register from gate 25 can be sampled. That is divided into groups and attached to the first stage of the shift register

27 angelegte binäre Signal der Signalfolge wird in Abhängigkeit von den ersten Taktimpulsen, wie erwähnt, in Serie in das Schieberegister 27 eingespeist. Geht man davon aus, daß alle 23 binären Bits in einem bestimmten binären Wort in das Schieberegister 27 eingespeist sind, dann enthält jede Gruppe aus vier Stufen im Schieberegister 27 vier binäre Signale, die einem binären Bit in dem bestimmten binären Wort entsprechen.27 applied binary signal of the signal sequence is dependent on the first clock pulses, as mentioned, fed into the shift register 27 in series. Goes it is assumed that all 23 binary bits in a particular binary word are fed into the shift register 27 are, then each group of four stages in the shift register 27 contains four binary signals, the correspond to a binary bit in the particular binary word.

Der Taktgeber 26 besitzt ferner einen Taktgeberteil 26b, der eine zweite Vielzahl von zweiten Taktimpulsen erzeugt, die jeweils zwischen zwei ersten Taktimpulsen auftreten. Entsprechend der bevorzugten Ausführungsform werden 92 zweite Taktimpulse erzeugt, die jeweils zwischen zwei Taktimpulsen auftreten. Diese zweiten Taktimpulse werden ebenfalls an das Schieberegister 27 angelegt und bewirken, daß die im Schieberegister gespeicherten binären Signale von der letzten Stufe über das Gatter 25 zur ersten Stufe zurückverschoben werden, bis das gesamte Wort einmal im Kreis durch das Schieberegister 27 verschoben ist. Jedes binäre Signal, das in der letzten Stufe des Schieberegisters erscheint, wird über ein Gatter 30, das ebenfalls von den zweiten Taktimpulsen erregt wird, an den einen Eingang eines exklusiven NOR-Gatters 31 angelegt. Es ist ferner ein zweites SchieberegisterThe clock generator 26 further has a clock generator part 26b which has a second plurality of second clock pulses generated, each occurring between two first clock pulses. According to the preferred embodiment 92 second clock pulses are generated, each occurring between two clock pulses. These second clock pulses are also applied to the shift register 27 and cause the im Shift register stored binary signals from the last stage via the gate 25 shifted back to the first stage until the entire word is shifted once in a circle through the shift register 27. Each binary signal that appears in the last stage of the shift register is passed through a gate 30, the is also excited by the second clock pulses, to one input of an exclusive NOR gate 31 created. It is also a second shift register

35 vorgesehen, das ebenfalls 92 Stufen umfassen kann. Dieses Schieberegister 35 enthält binäre Signale, die in der richtigen Folge dem bestimmten binären Wort entsprechen. Dabei enthält jeweils eine Gruppe aus vier Stufen des Schieberegisters 35 vier binäre Signale, entsprechend einem Bit des bestimmten bzw. gewünschten binären Wortes.35 is provided, which can also include 92 stages. This shift register 35 contains binary signals which correspond in the correct sequence to the particular binary word. Each contains one Group of four stages of the shift register 35 four binary signals corresponding to one bit of the particular one or desired binary word.

Die zweiten Taktimpulse des Taktgeberteils 26fc werden ebenfalls an das Schieberegister 35 angelegt und bewirken, daß die binären Signale im Schieberegister 35 einmal im Kreis vom Ausgang zum Eingang entsprechend dem Schieberegister 27 verschoben werden. Das jeweils in der letzten Stufe des Schieberegisters 35 gespeicherte binäre Signal wird an den zweiten Eingang des exklusiven NOR-Gatters 31 übertragen. Wenn die beiden Eingänge des exklusiven NOR-Gatters 31, d. h. das binäre Signal vom Schieberegister 35 und das binäre Signal vom Schieberegister 27, einander entsprechen, wird vom exklusiven NOR-Gatter 31 ein Ausgangssignal an einen ZählerThe second clock pulses of the clock generator part 26fc are also applied to the shift register 35 and cause the binary signals in shift register 35 once in a circle from output to input corresponding to the shift register 27 are shifted. In each case in the last stage of the shift register 35 stored binary signal is applied to the second input of the exclusive NOR gate 31 transfer. When the two inputs of the exclusive NOR gate 31, i. H. the binary signal from the shift register 35 and the binary signal from shift register 27, correspond to each other, is from the exclusive NOR gate 31 an output to a counter

36 übertragen. Dieser Zähler 36 zählt die Zahl der Übereinstimmungen zwischen den Signalen der Schieberegister 35 und 27 und liefert ein Zähisignal bei jeder Zählung. Dieses Zählsignal wird an ein UND-Gatter 37 übertragen. Nach einer bestimmten Anzahl von Zählungen ist jeder Eingang des UND-Gatters 37 mit einem Zählsignal beaufschlagt, so daß dann ausgangsseitig am UND-Gatter ein UND-Signal zur Verfügung steht. Wenn entsprechend der bevorzugten Ausführungsform etwa 80% der binären Signale im Schieberegister 35 und im Schieberegister 27 einander entsprechen, wird dieses UND-Signal von den an das UND-Gatter 37 vom Zähler 36 aus angelegten Zahlsignalen ausgelöst. Dieses UND-Signal wird an einen Flip-Flop 38 angelegt, der seinen Zustand entsprechend umschaltet und ein Ausgangssignal an den einen Eingang eines weiteren UND-Gatters 39 liefert. Dieses weitere UND-Gatter 39 wird am zweiten Eingang mit einem ersten Taktimpuls vom Taktgeberteil 26a derart beaufschlagt, daß beim Vorhandensein eines ersten Taktimpulses, sowie des vom Flip-Flop 39 gelieferten Signals das UND-Gatter 39 ein UND-Signal abgibt. Der erste an das UND-Gatter 39 angelegte Taktimpuls wird auch an den Zähler 36 und den Flip-Flop 38 angelegt, um diese für die nächste Zählung vorzubereiten.36 transferred. This counter 36 counts the number of matches between the signals of the Shift registers 35 and 27 and supplies a count signal at every count. This count signal is sent to a AND gate 37 transmitted. After a certain number of counts, each input is the AND gate 37 has a counting signal applied to it, so that an AND signal is then output at the AND gate is available. If, according to the preferred embodiment, about 80% of the binary signals in the shift register 35 and in the shift register 27 correspond to one another, this AND signal of triggered the number signals applied to the AND gate 37 by the counter 36. This AND signal is applied to a flip-flop 38, which switches its state accordingly and an output signal to which one input of a further AND gate 39 supplies. This further AND gate 39 is acted upon at the second input with a first clock pulse from the clock generator part 26a in such a way that when present of a first clock pulse, as well as the signal supplied by the flip-flop 39, the AND gate 39 emits an AND signal. The first clock pulse applied to AND gate 39 is also applied to counter 36 and the flip-flop 38 is applied to prepare it for the next count.

Das UND-Signal vom UND-Gatter 39 wird an einen zurückstellbaren Zeitgeber 40 angelegt, der als rückstellbarer monostabiler Multivibrator aufgebautThe AND signal from AND gate 39 is applied to a resettable timer 40, which as Resettable monostable multivibrator constructed

sein kann. Dieser monostabile Multivibrator 40 kann vom ersten in den zweiten Schaltzustand umgeschaltet werden und verbleibt für eine bestimmte Zeitdauer im zweiten Schaltzustand, bevor er selbsttätig zurückschaltet. Im zweiten Schaltzustand erzeugt der Multivibrator 40 ein Erkennungssignal, das an der Ausgangsklemme 41 zur Verfügung steht. Dieses Erkennungssignal gibt an, daß das richtige binäre Wort empfangen wurde. Nach einer bestimmten Zeitdauer fällt der Multivibrator wieder in seinen ersten Schaltzustand zurück und schaltet damit auch das Erkennungssignal ab. Die Zeitdauer, für welche der monostabile Multivibrator 40 im zweiten Schaltzustand verharrt, ist geringfügig größer als diejenige Zeitdauer, welche notwendig ist, um ein nachfolgend ausgesandtes binäres Wort mit 23 Bit zu empfangen. Wenn das nachfolgende binäre Wort mit 23 Bit wiederum dem bestimmten binären Wort entspricht, wird der monostabile Multivibrator 40 erneut erregt, so daß das Erkennungssignal am Ausgang 41 aufrechterhalten wird. Die Zeitkonstante des monostabilen Multivibrators 40 kann auch so eingestellt sein, daß er in dem zweiten Schaltzustand für eine Zeitdauer verharrt, die etwas größer als diejenige Zeit ist, die zum Empfang von zwei oder drei aufeinanderfolgenden binären Worten mit 23 Bit benötigt wird. Bei dieser Einstellung der Zeitkonstante ist es möglich, daß das Erkennungssignal sogar dann aufrechterhalten wird, wenn ein Schwund im HF-Signal auftritt und dadurch das nächstfolgende Wort nicht erkannt werden kann. Bei dieser Anwendung wird von dem Detektor ein Ausgleich vorgenommen, der auch als Schwundausgleich bezeichnet werden kann.can be. This monostable multivibrator 40 can be switched from the first to the second switching state and remains in the second switching state for a certain period of time before it automatically switches back. In the second switching state, the multivibrator 40 generates a detection signal that is available at the output terminal 41. This recognition signal indicates that the correct binary word has been received. After a certain period of time, the multivibrator falls back into its first switching state and thus also switches off the detection signal. The period of time for which the monostable multivibrator 40 remains in the second switching state is slightly greater than the period of time which is necessary to receive a binary word with 23 bits that is subsequently transmitted. If the following binary word with 23 bits again corresponds to the specific binary word, the monostable multivibrator 40 is again excited so that the detection signal at the output 41 is maintained. The time constant of the monostable multivibrator 40 can also be set so that it remains in the second switching state for a period of time which is slightly greater than the time required to receive two or three successive binary words with 23 bits. With this setting of the time constant it is possible for the recognition signal to be maintained even if there is a fading in the HF signal and the next word cannot be recognized as a result. In this application, the detector makes a compensation, which can also be referred to as shrinkage compensation.

Der Detektor gemäß Fig. 2 umfaßt ferner ein weiteres zweites Schieberegister 140, das in gleicher Weise wie das Schieberegister 35 aufgebaut sein kann und zur Speicherung weiterer zu erkennender Worte dient. Der Taktgeberteil 26b ist mit dem Schieberegister 140 verbunden und betätigt dieses in derselben Weise wie das Schieberegister 35 in Abhängigkeit von den zweiten Taktimpulsen. Ein exklusives NOR-Gatter 141 spricht auf die vom Schieberegister 140, sowie vom exklusiven NOR-Gatter 30 aus angelegten Signale entsprechend dem exklusiven NOR-Gatter 31 an, um ein Ausgangssignal zu erzeugen, das einem Zähler 42 zugeführt wird. Dieser Zähler 42 zählt die Anzahl der NOR-Signale, bzw. die Übereinstimmungen am Gattereingang und löst Zählsignale aus, die einem UND-Gatter 43 zugeführt werden. Wenn die gewünschte Anzahl von Übereinstimmungen auftritt, was z.B. eine Korrelation von 80% ist, erzeugt das UND-Gatter 43 ein UND-Signal, das einen nachgeschalteten Flip-Hop 44 in einen anderen Schaltzustand umschaltet und das vom Flip-Flop abgegebene Ausgangssignal einem UND-Gatter 45 zuführt. Das UND-Gatter 45 arbeitet in derselben Weise wie das UND-Gatter 39 und liefert beim nächsten zweiten Taktimpuls vom Taktgeber 26 ein UND-Signal an seinem Ausgang. Dieses UND-Signal triggert einen monostabilen Multivibrator 46, der über seine Ausgangskiemme 47 ein Erkennungssignal abgibt.The detector according to FIG. 2 also includes a further second shift register 140, which can be constructed in the same way as the shift register 35 and is used to store further words to be recognized. The clock part 26b is connected to the shift register 140 and operates it in the same way as the shift register 35 in response to the second clock pulses. An exclusive NOR gate 141 responds to the signals applied from the shift register 140 and from the exclusive NOR gate 30 in accordance with the exclusive NOR gate 31 to generate an output signal which is fed to a counter 42. This counter 42 counts the number of NOR signals or the matches at the gate input and triggers counting signals which are fed to an AND gate 43. When the desired number of matches occurs, which is, for example, a correlation of 80%, the AND gate 43 generates an AND signal which switches a downstream flip-hop 44 to another switching state and the output signal emitted by the flip-flop to an AND -Gate 45 feeds. The AND gate 45 works in the same way as the AND gate 39 and delivers an AND signal at its output on the next second clock pulse from the clock generator 26. This AND signal triggers a monostable multivibrator 46, which emits a detection signal via its output terminals 47.

Bei einer bevorzugten Ausführungsform kann das zweite Schieberegister 40 12 Stufen umfassen, die entweder alle eine binäre 0 oder eine binäre 1 enthalten. Der Detektor spricht entweder auf den Empfang aller binärer 0 oder aller binärer 1 an, je nachdem, was in dem Schieberegister gespeichert ist, um ein positives Abschaltmerkmal durch das Zurückschalten des monostabilen Multivibrators 40 zu liefern. Damit kann die übertragene Nachricht zu einem bestimmten Zeitpunkt beendet werden, so daß das von dem monostabilen Multivibrator 40 gelieferte Erkennungssignal nicht für die gesamte Zeitdauer beibehalten werden muß. Wenn dieses Signal dazu verwendet wird, um in einem Empfänger die Übertragung von NF-Signalen zu ermöglichen, ist dieses positive Abschaltmerkmal besonders wünschenswert.In a preferred embodiment, the second shift register 40 may comprise 12 stages, all of which contain either a binary 0 or a binary 1. The detector responds to either all binary 0s or all binary 1s, depending on what is stored in the shift register, in order to provide a positive switch-off feature by switching the monostable multivibrator 40 back. The transmitted message can thus be ended at a specific point in time, so that the identification signal supplied by the monostable multivibrator 40 does not have to be retained for the entire period of time. If this signal is used to enable the transmission of LF signals in a receiver, this positive switch-off feature is particularly desirable.

Die Anzahl der Schieberegister, z.B. der Schieberegister 35 und 140, kann entsprechend der Anzahl der verschiedenen festzustellenden Worte gewählt werden. Diese Schieberegister können jedoch auch von Vorteil sein, um eine Mehrfacherkennung desselben Wortes vorzusehen. Zu diesem Zweck kann dasselbe Wort, nachdem es um einige Bits in seiner Position verschoben ist, in ein zweites oder drittes Schieberegister eingespeist werden. Das Erkennen dieser verschobenen Form des gewünschten WortesThe number of shift registers, for example shift registers 35 and 140, can be selected according to the number of different words to be determined. However, these shift registers can also be advantageous in order to provide multiple recognition of the same word. For this purpose, the same word, after it has been shifted in position by a few bits, can be fed into a second or third shift register. Recognizing this shifted form of the desired word

ao erfolgt zwischen dem ersten und zweiten Empfang des gewünschten Wortes. Damit es es möglich, während einer gegebenen Zeitdauer eine größere Anzahl von Erkennungen zu erhalten, womit die Zeitkonstante der monostabilen Multivibratoren 40 und 46 verrin-ao occurs between the first and second receipt of the desired word. This makes it possible to use a larger number of To get detections, which reduce the time constant of the monostable multivibrators 40 and 46

»5 gert werden kann.»5 can be used.

Obwohl die Ausführungsform gemäß Fig. 2 exklusive NOR-Gatter 31 verwendet, können an deren Stelle auch exklusive ODER-Gatter Verwendung fin-, den. Ein exklusives ODER-Gatter liefert ein Aus-Although the embodiment of FIG. 2 uses exclusive NOR gates 31, other Exclusive OR gates are also used. An exclusive OR gate provides an out

3» gangssignal beim Fehlen entsprechender Signale von der letzten Stufe der Schieberegister 35 und 27. Der Zähler 36 liefert dann ebenfalls Zählsignale in Abhängigkeit vom Fehlen einer Korrelation zwischen den binären Signalen im Schieberegister 35 und im Schieberegister 27. Das UND-Gatter 37 liefert in diesem Fall ein UND-Signal, wenn die Zahl der Zählsignale eine Korrelation zwischen den binären Signalen in den Schieberegistern 35 und 27 von weniger als 20% anzeigen. In diesem Fall deutet das Erkennungssignal an der Klemme 41 an, daß ein falsches Wort, im Gegensatz zu einem richtigen Wort, empfangen und erkannt wurde.3 »output signal in the absence of corresponding signals from the last stage of the shift registers 35 and 27. The counter 36 then also supplies counting signals as a function from the lack of a correlation between the binary signals in the shift register 35 and im Shift register 27. The AND gate 37 supplies an AND signal in this case when the number of counting signals a correlation between the binary signals in the shift registers 35 and 27 of less than Show 20%. In this case, the detection signal at terminal 41 indicates that a wrong word, as opposed to a correct word that was received and recognized.

Die Schaltung gemäß Fig. 2 kann eine weitere Modifikation erfahren, indem das Schieberegister 35 mit einer Anzahl von Stufen versehen wird, die der Anzahl von Bits in dem bestimmten binären Wort entspricht. Bei einer bevorzugten Ausführungsform würden dies 23 Stufen sein. Zwischen das Schieberegister 35 und den Taktgeberteil 26b wird eine Teilerstufe mit dem Verhältnis 4:1 geschaltet, so daß die Zahl der zweiten, an das Schieberegister 35 angelegten Taktimpulse um den Teüungsf aktor 4 verringert ist. Damit würde jeder vierte der zweiten Taktimpulse vom Taktgeberteil 26b an das Schieberegister 35 angelegt werden. Als Folge davon verschiebt sich der Inhalt des Schieberegisters 35 auch nur einmal bei jeweils vier Verschiebungen des Inhalts im Schieberegister 27. Damit wird jedes binäre, im Schieberegister 35 gespeicherte Bit viermal mit vier abgetasteten binären Signalen im Schieberegister 27 verglichen.The circuit of Figure 2 can be further modified by providing the shift register 35 with a number of stages corresponding to the number of bits in the particular binary word. In a preferred embodiment this would be 23 stages. A divider stage with the ratio 4: 1 is connected between the shift register 35 and the clock generator part 26b, so that the number of second clock pulses applied to the shift register 35 is reduced by the dividing factor 4. Thus every fourth of the second clock pulses would be applied from the clock generator part 26b to the shift register 35. As a result, the content of the shift register 35 shifts only once every four shifts of the content in the shift register 27. Each binary bit stored in the shift register 35 is compared four times with four sampled binary signals in the shift register 27.

Eine andere Charakteristik des gewünschten binären Wortes mit 23 Bits und irgendeiner zyklischen Variation besteht darin, daß die letzten 11 Bits des Wortes von den ersten 12 Bits und deren Folge bees stimmt werden. Mit anderen Wort heißt das, wenn die ersten 12 Bits bestimmt sind, können die nachfolgenden 11 Bits davon abgeleitet werden. In Fig. 4 ist ein Schieberegister dargestellt, das entsprechendAnother characteristic of the desired binary word with 23 bits and some cyclic variation is that the last 11 bits of the word bees from the first 12 bits and their sequence become true. In other words, if the first 12 bits are determined, the following can be used 11 bits can be derived from it. In Fig. 4, a shift register is shown, the corresponding

diesem Prinzip arbeitet und an Stelle der Schieberegister 35 und 40 Verwendung finden kann. Das Schieberegister 50 besteht aus 12 Stufen und einer Paritätsschaltung 51, die mit bestimmten Stufen des Schieberegisters 50 verbunden ist und zur Erzeugung der letzten 11 Bits dient. Die Impulse von dem Taktgeberteil 266 werden an das Schieberegister 50 in derselben Weise angelegt, wie sie dem Schieberegister 35 zugeführt wurden und bewirken ein Verschieben der Bits von einer Stufe in die nächste Stufe, unter gleichzeitiger Erzeugung des nächsten Bit. Das Bit der letzten Stufe kann über das exklusive NOR-Gatter 31, wie vorausstehend erläutert, angelegt werden.
Durch das Abtasten mit mehreren Proben wird dieworks according to this principle and can be used in place of the shift registers 35 and 40. The shift register 50 consists of 12 stages and a parity circuit 51, which is connected to certain stages of the shift register 50 and is used to generate the last 11 bits. The pulses from the clock section 266 are applied to the shift register 50 in the same manner as they were applied to the shift register 35 and cause the bits to be shifted from one stage to the next, with simultaneous generation of the next bit. The last stage bit can be asserted through the exclusive NOR gate 31 as explained above.
By scanning with multiple samples, the

Empfindlichkeit des Detektors erhöht, wogegen die Alarm-Fehlerquote verringert wird. Dies ergibt sich auf Grund der Tatsache, daß Fehler beim Empfang eines binären Bits, wie sie durch Rauschimpulse oder auf Grund verringerter Signalstärke ausgelöst werden können, nur die Anzahl der Übereinstimmungen verringern, im Gegensatz zu dem Erkennen eines falschen Bits. Obwohl das Abnehmen der Anzahl der Übereinstimmungen zwischen einem bestimmten oder gewünschten Wort und dem abgetasteten Signal das Erkennen eines Wortes verhindern kann, tritt dies in der Regel nur dann auf, wenn das Signal so schwach ist, daß die nachfolgend empfangene Nachricht nicht mehr eindeutig verstanden werden könnte.The sensitivity of the detector is increased, while the alarm error rate is reduced. This arises due to the fact that errors when receiving a binary bit, as caused by noise pulses or can be triggered due to reduced signal strength, only reduce the number of matches, as opposed to detecting a wrong bit. Although the decrease in the number of Matches between a particular or desired word and the sampled signal Can prevent the recognition of a word, this usually only occurs when the signal is so weak is that the subsequently received message could no longer be clearly understood.

Hierzu 1 Blatt Zeichnungen1 sheet of drawings

Claims

Patent claims:

1. Detector for recognizing a certain word within a bit of a certain length containing signal sequence with a clock that is unsynchronized with respect to the signal sequence for generating clock pulses of a high frequency compared to the bit frequency of the signal sequence, with a shift register that takes bits of the signal sequence and moves them on under control of clock pulses , and with a comparison device for determining whether the shift register contents match the word to be recognized, characterized in that the shift register (12, 27) is controlled immediately by unsynchronized clock pulses from the clock generator (13, 13a; 26, 26a) , that the number of the stages of the shift register is equal to the product of the number of bits of the word to be recognized and the number of first clock pulses per bit duration that the comparison device consists of at least one logic element (IS, 31, 141) and a counter (16, 36, 42 ) consists that the Ve Linking element is acted upon by the shift register on the one hand and by a data memory (14, 35, 140) which contains a word corresponding to the word to be recognized, on the other hand, so that the counter reading is a measure of the correspondence between the contents of the dispatch register and the stored word, and that the counter emits a signal when a predetermined degree of correspondence is reached.

2. Detector according to claim 1, characterized in that the data memory (14, 35, 140) is composed of a number of memory stages corresponding to the number of bits of the word corresponding to the word to be recognized.

3. Detector according to claim 2, characterized in that that the comparison device corresponds to one of the number of shift register stages Contains number of logic elements (IS), whose inputs each with a stage of the shift register (12) on the one hand and a level of the data memory (14) on the other hand are connected and emit an output signal when the contents of these two stages match, and that the the logic elements downstream counter (16) counts the output signal and when exceeded emits a signal of a certain number of output signals.

4. Detector according to one of claims I to

3, characterized in that the clock generator (13, 13 /), · 26, 26b) supplies second clock pulses between the first clock pulses and that the counting of the counter (16, 36, 42) can be controlled by the second clock pulses.

5. Detector according to one of claims 1 to

4, characterized in that the clock generator (13, 26) supplies four first clock pulses per bit duration.

f>. Detector according to Claim 1, characterized in that the data memory is a second shift register (35, 140) with a number of stages corresponding to that of the first shift register (27), that both shift registers are each connected to a circuit and can be controlled by second clock pulses its content between two first clock pulses can be shifted completely around at least once, so that the comparison device contains a logic element (31,41) whose inputs are connected to the last stage of the first shift register on the one hand and the last »stage of the second shift register on the other hand emits an output signal when the inputs match, and that the counter (36, 37; 42, 43) emits a signal when the number of output pulses of the logic element between two first clock pulses exceeds a predetermined value.

7. Detector according to claim h, characterized in that the clock generator (26, 26a) supplies four first clock pulses per bit duration, that the second shift register (35, 140) contains and has a number of stages equal to the number of bits of the word to be recognized Content can be shifted further with every fourth of the second clock pulses, each bit in the second shift register being compared with four binary signals in the first shift register (27).

8. Detector according to one of claims 1 to 7, characterized in that the counter (16; 36, 37; 42, 43) emits a signal when the correspondence between the two contained in the signal sequence Bits and the word to be recognized is more than 80%.