DE2133567A1

DE2133567A1 - Codierer

Info

Publication number: DE2133567A1
Application number: DE19712133567
Authority: DE
Inventors: George H. Cambridge; Dixon Samuel J. Holliston; Mass. Sollman (V.St.A.)
Original assignee: Honeywell Information Systems Italia SpA
Current assignee: Bull HN Information Systems Italia SpA
Priority date: 1970-07-06
Filing date: 1971-07-06
Publication date: 1972-01-20
Also published as: CA947430A; US3671960A; GB1350233A; FR2098176A1; FR2098176B1; JPS5648889B1

Description

Codierer

Die Erfindung bezieht sich auf digitale Codiersysteme und insbesondere auf Codiersysteme für die Verwendung bei magnetischen Aufzeichnungen.

Es ist bereits eine Anzahl von Codiersystemen für die Aufzeichnung digitaler Informationen auf einem magnetischen Aufzeichnungsträger unter Erzielung hoher Aufzeichnungsdichten entwickelt worden. Ein derartiges System umfasst ein Codierverfahren, bei dem einige wenige Übergänge im Zuge der Information vorgenommen v/erden.

Das betreffende "Verfahren bewirkt jedoch im einzelnen niemals die Einführung von mehr als einem Übergang pro Informationsbit und zumindest einem Übergang nach jeweils zwei Informationsbits. Diesem Codiersystem liegen folgende Regeln zugrunde:

1) Eine Plussumkehr tritt in der Mitte jeder ein Binärzeichen enthaltenden Bit-Zelle auf (was bedeutet, dass das betreffen-

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de Zeitintervall ein Bit festlegt) und

2) eine Plusaumkehr tritt zwischen benachbarten Bit-Zellen auf, die Binärzeichen O enthalten.

Aufgrund der Eigenschaften der Selbsttaktsignalfolge (das sind drei unterschiedliche Zeitspannen), die sich aus der Anwendung der zuvor aufgeführten Codierregeln ergeben, wird diese Signalfolge hier als eine entsprechend drei Frequenzen codierte Signalfolge bezeichnet.

Bei bisher bekannten Codiersystemen wurden die oben erwähnten " Codierregeln generell unter Verwendung von Verzögerungseinriohtungen in Form von monostabilen Kippschaltungen, Verzögerungsgliedern, RC-Zeitgliedern ,etc. realisiert. Obwohl diese Verzögerungseinrichtungen, die in einigen Systemen erforderliche Anzahl an Speichereinrichtungen vermindern, sind derartige Einrichtungen jedoch frequenzempfindlich. Demgemäss haftet diesen bekannten Systemen der Rachteil an, dass die Zeitgenauigkeit des Codierers sich bei Frequenz- und Temperaturänderungen ändern kann. Dies führt dann zu Problemen in der Bit-Verschiebung.

Ein weiterer Nachteil einiger bisher bekannter Systeme besteht darin, dass bei diesen Systemen eine Vielzahl unterschiedlicher ) Speichereinrichtungs-Typen und Verknüpfungsglieder verwendet werden. Dies bringt normalerweise ein Ansteigen der Kosten sowie eine Vergrösserung der Verknüpfung und eine Ungleichmässigkeit im Aufbau mit sich. Darüber hinaus können derartige Systeme in integrierter Schaltungsform nicht ohne weiteres hergestellt werden.

Der Erfindung liegt nun die Aufgabe zugrunde, ein verbessertes Codiersystem zu schaffen, das eine Drei-Frequenz-Selbsttakt-Signalfolge zu erzeugen gestattet, ohne dabei frequenzempfindliche Einrichtungen verwenden zu müssen. Gelöst wird die vor-

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stehend aufgezeigte Aufgabe .bei einem Codierer zur Umsetzung einer in einem NRZ-Code auftretenden Eingangs-Datensignalfolge in eine Drei-Frequenz-Selbsttakt-Signalfolge, in der ein erstes Phasensignal mit lediglich an den Grenzen der Bit-Intervalle der betreffenden Daten-Signalfolge auftretenden Impulsen auftritt sowie mit zweiten und dritten Phasensignalen, deren Impulse jeweils lediglich au aufeinanderfolgenden bestimmten Zeitpunkten innerhalb der Bit-Intervalle auftreten, erfindungsgemäss dadurch, dass eine taktgesteuerte bistabile Speichereinrichtung mit einem Takt-Eingang für die Aufnahme des dritten Phasensignals und einem Daten-Eingang für die Aufnahme der im NRZ_Code auftretenden Eingangssignalfolge vorgesehen ist, dass diese bistabile Speichereinrichtung jeweils zwei komplementäre Datensignale zu liefern im Stande ist, deren jedes um einen Teil eines Bit-Intervalls in Bezug auf die im NRZ-Code auftretende Eingangssignalfolge verzögert wird, dass ein erstes Verknüpfungsglied ein bestimmtes Signal der komplementären Datensignale aufnimmt, sowie die invertierte Form der im NRZ-Code auftretenden Eingangssignalfolge und das zweite Phasensignal, dass das erste Verknüpfungsglied Impulse des zweiten Phasensignals zu übertragen vermag, wenn das Datensignal und das NRZ-Signal den gleichen Zustand aufweisen, und zwar entsprechend dem Auftreten aufeinanderfolgender "Null"-Bits in dem NRZ-Signal, dass ein zweites Verknüpfungsglied die NRZ-Signalfolge und das dritte Phasensignal aufnimmt und Impulse des dritten Phasensignals abgibt, wenn das NRZ-Signal in einem Binärzeichen "1" entsprechenden Zustand ist, dass ein drittes Verknüpfungsglied die Ausgangsimpulse des ersten und zweiten Verknüpfungsgliedes aufnimmt und dass an dem dritten Verknüpfungsglied ein Komplement-Flipflop angeschlossen ist, das durch die betreffenden Impulse die Drei-Frequenz-Signalfolge abgibt, in der Übergänge in der Mitte eines Binärzeichens "1" und zwischen aufeinanderfolgenden Binärzeichen "Null" auftreten.

Die Taktimpulsquelle kann mit einer Bitrate von 4-ϊϊ Bits/sec arbeiten, um sich auf einen Eingangs-Bitdatenstrom von N Bits/sec

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Die Taktimpulsquelle enthält "bei der nachstehend noch näher beschriebenen Ausführiingsform der Erfindung eine Vielzahl τοη in Reihe geschalteten Flipflops, die eine Schieberegisteranordnung bilden. Die Ausgangssignale dieses Schieberegisters werden mit dem Taktimpulseingangssignal zusammengefasst, um vier Phasenausgangssignale zu liefern.'Ein erstes Phasenausgangssignäl der Phasenausgangssignale bewirkt eine Taktsteuerung der Bits der Datenstrom-Signalfolge von einem Arbeits-Datenregister zu dem Godiersystem hin. Hierdurch wird eine gewünschte Phasenbeziehung zwischen jedem Phasen-Ausgangssignal und den Bit-Zeitlagen der Daten-Signalfolge erreicht. Ein weiteres " Phasenausgangssignal bewirkt das Umschalten des taktgesteuerten Flipflops auf das Auftreten der Bits sowie eine Verzögerung jedes Bits um weniger als eine Bit-Zeitspanne.

Durch Verknüpfungsglieder wird die Eingangs-Datenstromsignalfolge mit dem Ausgangssignal des ersten taktgesteuerten Flipflops zusammengefasst, und zwar dadurch, dass zunächst die Datenstromsignaifolge und die für die Taktsteuerung des betreffenden Flipflops benutzte Phase dazu herangezogen werden, Impulse zu liefern, die Binärzeichen "1" darstellen. Das Komplement der Datenstromsignalfolge und die Invertierung des Ausgangssignals des Flipflops werden mit einer weiteren Phase getastet, die ^ zwischen den anderen Phasen-Ausgangssignalen liegt. Auf diese Weise werden Impulse erzeugt, die Binärzeichen "0" darstellen. Die Binärzeichen "1" und "0" werden dann dem Ausgangs-Flipflop zugeführt, welches eine Komplementierung vornimmt und die entsprechend drei -Frequenzen codierte Selbsttakt-Signalfolge abgibt.

Anhand von Zeichnungen wird die Erfindung nachstehend an einem Ausführungsbeispiel näher erläutert.

Fig. 1 zeigt in einem Blockdiagramm das Godiersystem gemäss der Erfindung.

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Pig. 1a zeigt in näheren Einzelheiten eine "bevorzugte Ausführungsform eines Vier-Phasen-Taktgeneratora des Systems gemäss Fig. 1.

Fig. 2 zeigt in einem Zeitdiagramm eine IteLhe von Signalfolgen zur Veranschaulichung der Beziehung zwischen den Signalen in unterschiedlichen Bereichen des Codiersystems gemäss der Jig. 1.

Das in Fig. 1 dargestellte Codiersystem enthält einen Vier-Phasen-Taktgenerator 10, der ein erstes, zweites, drittes und viertes Phasen-Ausgangssignal j#1, 02, 03 bzw. 04- erzeugt. Im vorliegenden Fall sind jedoch lediglich die Phasen-Ausgangssignale bzw. Ausgangsimpulse 01, 02 und 04- erforderlich. Demgemäss ist, wie dies aus Fig. 1a hervorgeht, ein Vernüpfungsglied für das Ausgangssignal 03 weggelassen.

Das Phasen-Ausgangssignal jZfi wird als Takteingangssignal einem taktgesteuerten Wortdatenregister 100 zugeführt. Dieses Register 100 bewirkt eine kurzzeitige Datenspeicherung für die Informationsbits der zu codierenden Eingangs-Datenstromsignalfolge.

Das Ausgangssignal 04- führt zu dem Takteingang T eines Flipflops 20 hin, um eine Taktsteuerung mit dem am Ausgang W des Registers 100 auftretenden Informationsbit vorzunehmen, das dem Dateneingang D des Flipflops 20 zugeführt wird.

Im Hinblick auf die vorliegende Erfindung kann ein taktgesteuertes Flipflop als eine Einrichtung betrachtet werden, die zwei Zustände aufweist und die zumindest einen einzigen Dateneingang, einen Takteingang und komplementäre Ausgänge aufweist. Diese Ausgänge sind mit Q und φ bezeichnet.

Ein Beispiel für ein taktgesteuertes Flipflop ist das sogenannte D-Flipflop, wie es in dem Buch "Logical Design of Digital Computers", von M. Phister Jr. 1958, John Wiley & Sons, Inc. S. 126, angegeben ist.

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Es sei bemerkt, dass auch andere Flipflops, v/ie das RST-Flipflop und das JK-Flipflop,verwendet werden können, um in entsprechender Weise zu arbeiten. So kann zum Beispiel ein RST-Flipflop an die Stelle eines D-Flipflops treten, indem ein NAND-Glied dem Setzeingang (S) des "betreffenden RST-Flipflops vorgeschaltet wird und indem der Eingang des NAND-Gliedes mit dem R-Eingang verbunden wird. Ein entsprechender Austausch kann auch mit einem JK-Flipflop erfolgen, das dann in ein D-Flipflop umgewandelt wird.

am Eingang
Der durch das Daten-Eingangssignal/D dargestellte Verknüpfungs-

zustand tritt an dem Q-Ausgang nach Auftreten des Taktübergangs " um weniger als 1 Bit-Intervall später auf. Bei der dargestellten Anordnung schaltet das Flipflop 20 auf das Auftreten der Rückflanke (das ist die negative Flanke) der 04-Impulse um und liefert ein Ausgangssignal WT an seinem Q-Ausgang, zu einem Zeitpunkt, der um 3/4 eines Bit-Intervalls später liegt.

Die Datenstromsignalfolge W wird dem Verknüpfungsglied 22 zugeführt, das in der dargestellten Ausführungsform symbolisch als NAND-Glied dargestellt ist. Wie an sich bekannt, hat das NAND-Glied eine invertierte UND-Funktion. Im vorliegenden Fall weist das betreffende NAND-Glied einen einzigen Eingang auf; es wirkt damit als Inverter. Es sei bemerkt, dass beide Eingänge k des NAND-Gliedes dabei miteinander verbunden sein können oder dass dem nichtbenutzten Eingang eine Spannung zugeführt werden kann, die einen Verknüpfungswert "1" darstellt.

Das Ausgangssignal des NAND-Gliedes 22 wird einem weiteren NAND-Glied 24 zugeführt, dem ferner die verzögerte, invertierte Form der Eingangsdatenstromsignalfolge W zugeführt wird, die mit WT bezeichnet ist. Ausserdem wird dem betreffenden NAND-Glied 24 noch das 02- Auegangssignal zugeführt. Das NAND-Glied 24 liefert damit ein Ausgangssignal F1 entsprechend folgendem Boole'sehen Ausdruck

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Fl- (W . W1 * 02). ■ (1)

Es sei bemerkt, dass in diesem Ausdruck ebenso wie in anderen nachstehend noch näher angegebenen Ausdrücken angenommen ist, dass ein Verknüpfungswert "1" durch einen hohen oder positiven Spannungspegel dargestellt ist, während ein Verknüpfungswert "0" durch Erdpotential oder durch einen niedrigen Spannungspegel dargestellt ist.

Die Datenstromsignalfolge W wird ferner einem NAND-Glied 26 zugeführt, das ein Ausgangssignal F2 entsprechend dem Boole'sehen Ausdruck

F2 = W . 04 liefert. (2)

Ein weiiares NAND-Glied 28 führt die Ausgangssignale F1 und F2 zu einem komplementierenden Flipflop 30 hin. Dieses Flipflop kann, wie dargestellt, ein D-Flipflop sein, das zur Komplementbildung in der dargestellten Weise geschaltet ist. Das Drei-Frequenz-Selbsttakt-Ausgangssignal F4 wird dann einer (hier nicht näher dargestellten) Treiber- bzw. Steuerschaltung zugeführt.

Der Taktimpulsgenerator bzw. Taktgenerator 10 enthält vier Flipflops X1, X2, X3 und X4. Diese vier Flipflops sind unter Bildung eines Schieberegisters hintereinander geschaltet. Die betreffenden Flipflops können ebenfalls vom D-Flipflop-Typ sein. Ein (hier nicht näher dargestellter) Generator gibt Taktinpalse über eine Takteingabeleitung an den Takteingang jedes der betreffenden Flipflops ab, um durch diese Flipflops Signale hindurchzuschieben. Obwohl irgendein Generatortyp hier verwendet werden kann, und zwar je nach der in einem bestimmten System geforderten Genauigkeit, kann jedoch ein quarzgesteuerter Oszillator bevorzugt sein, da er relativ billig und äusserst genau ist.

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.Die binären Ausgangssignäle "1" der ersten drei Flipflops werden über ein Verknüpfungsglied 12 dem Dateneingang des ersten Flipflops X1 zurückgeführt, so dass die Eingabe von Binärzeichen "1" in das Schieberegister solange gesperrt ist, bis die ersten drei Flipflops im Binärzustand "0" sind. Zu diesem Zeitpunkt bewirkt der nächste Taktimpuls, dass das erste Flipflop X1 in seinen Binäraustand "1" umgeschaltet wird.

Das Verknüpfungsglied 12_S welches die obige Sperrfunktion ausführt, ist symbolisch als FOE-G-lied dargestellt. Dieses Verknüpfungsglied ist übertragungsfähigj wenn die Signalbedingung entsprechend dem Boole'sehen Ausdruck

F a in · X2 - T5 (3)

erfüllt ist. Ausserdem werden die an den "1"-Ausgängen der Flipflops X1, X2 und X4 auftretenden Ausgangssignale mit einem Taktimpuls verknüpft, und zwar mittels der Verknüpfungsglieder Hs 16 und 18. Diese Yerknüpfungsglieder sind symbolisch als NAND-Glieder dargestellt. Wenn diese Verknüpfungsglieder durch die Ausgangssignale der Flipflops X1, X2 und X4 zusammen mit Taktimpulsen angesteuert werden, liefern sie 01-,JZfS- und

-Impulse, welche die aus Fig. 2 ersichtlichen 90°-Phasenbeziehungen aufweisen.

Es dürfte einzusehen sein, dass anstelle bestimmter hier dargestellter Verknüpfungsglieder auch andere entsprechende Verknüpfungsanordnungen verwendet werden können. Dies kann jedoch nur in Verbindung mit einer Zunahme der Anzahl der erforderlichen Verknüpfungsglieder erfolgen.

Anhand der Figuren 1 -und 2 sei nachstehend die Arbeitsweise des in Fig. 1 dargestellten Codiersystems näher erläutert.

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Zunächst sei im Hinblick auf Fig. 1a und 2 bemerkt, dass der Vier-Phasen-Taktgenerator 10 die Impulse über die Eingabeleitung aufnimmt. In diesem Zusammenhang sei insbesondere angenommen, dass sämtliche Flipflops sich in ihrem Rückstellzustand befinden, und dass ein erster Taktimpuls das erste Flipflop X1 in dessen Binärzustand "1" umschaltet. Der Grund hierfür liegt darin, dass die Eingangssignale des NOR-Gliedes 12 zunächst durch Binärzeichen "0" gebildet sind, weshalb des betreffende NOR-Glied 12 einen Spannungspegel abgibt, der kennzeichnend ist für ein Binärzeichen "1", welches dem Dateneingang D des Flipflops X1 zugeführt wird und damit bewirkt, dass dieses Füpflop mit Auftreten des ersten Taktimpulses in seinen "1"-Zustand umschaltet.

Aufeinanderfolgend auftretende Taktimpulse bewirken, dass die binäre "1" seriell durch die Flipflops X2, X3 und X4 hindurchgeschoben wird. Dies ist in Fig. 2 durch die Signalfolgen bzw. Inpilsfolgen X1, X2 und X4 veranschaulicht. Wenn somit die NAND-Glied 14, 16 und 18 die Αμεΐίρηιρsignale bzw. -Impulse der Flipflops X1, X2 und X4 mit den/Takteingabeleitung zugeführten Taktimpulsen verknüpfen, geben diese Verknüpfungsglieder somit die Impulse 01, 02 und 04 ab, wobei diese Impulse die aus Fig. 2 ersichtliche Beziehung zueinander aufweisen.

Obwohl Fig. 2 erkennen lässt, dass die Flipflops auf die Vorderflanke der Taktimpulse hin (das sind die positiv ansteigenden Impulsflanken) taktgesteuert sind, sei bemerkt, dass diese Flipflops auch in entsprechender Weise auf die Rückflanken hin taktgesteuert werden können. Wie bereits erwähnt, können diese Flipflops durch D-Flipflops oder durch entsprechende Flipflops gebildet sein.

Gemäss Fig. 2 v/erden die Bits der Datenstromsignalfolge W aus dem Datenregister 100 herausgeschoben, indem diesem Register 100 die Impulse 01 zugeführt werden. Diese Signalfolge

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wird dann durch. Taktsteuerung mittels der Impulse 0$ in das Flipflop 20 eingeführt. Diese NRZ-Signalfolge (Non-Return-to-Zero) wird zur Darstellung der binären Information 100101 codiert.

Wie aus Fig. 2 hervorgeht, treten die Phasen-Ausgangsimpulse 0Λ mit solcher Lage auf, dass die Vorderflanken (das sind die positiv ansteigenden Signalsprünge) an den Grenzen oder Bitintervallen der Informationsbits auftreten. Die Impulse der Phasenausgangssignale 02 und 04 treten innerhalb des Informationsbitintervalls auf, und zwar an einer Stelle, die einem Viertel bzw. drei Viertel eines Bitintervalls entspricht.

Die dem Takteingang T des Flipflops 20 zugeführten Impulse 04- bewirken, dass das Flipflop 20 jedes Informationsbit um 3/4 eines Bitinervalls verzögert, wie dies die Signalfolge bzw. Impulsfolge W1 erkennen lässt. Wenn in der NRZ-Signalfolge ein Binärzeichen "1" auftritt, wird das NAND-Glied 24 durch die Datenstromsignalfolge W übertragungsfähig, wodurch von diesem NAND-Glied die Impulse 04 dem Takteingang des komplementierenden Flipflops 30 über das NAND-Glied 28 zugeführt werden. Dies ist in Fig. 2 durch die Signalfolge bzw. Impulsfolge 12 veranschaulicht.

Wenn in der NRZ-Signalfolge zwei aufeinanderfolgende Binärzeichen "0" auftreten, wird das NAND-Glied 26 durch das WT-Ausgangssignal des llipflops 20 übertragungsmaß, wodurch die invertierte form der Signalfolge bzw. Impulsfolge W bewirkt, dass die Impulse 02 über das NAND-Glied 28 dem Takteingang T des Flipflops 30 zugeführt werden.

Durch das NAND-Glied 28; wird,wie dies die Impulsfolge bzw. Signalfolge F3 erkennen lässt, das Flipflop 30 veranlasst, auf Abgabe der Ausgangssignale F1 und F2 von den NAUD-Gliedern

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hin
24 und 26/ seinen Zustand zu ändern oder zu komplementieren, wodurch das der Signalfolge F4 entsprechende Drei-Frequenz-Serbsttaktsigrial abgegeben wird. Das Flipflop 30 führt, wie dies die Signalfolge F4 erkennen lässt, eine Zustandsumsehaltung mit den Rückflanken der den Verknüpfungsgliedern 24 und 26 zugeführten Impulse aus. Das Flipflop 30 kann dabei jedoch auch so ausgelegt sein, dass es mit Auftreten der Vorderflanke jedes Impulses umschaltet @as igt der positiv ansteigende Impulssprung) .

Die "1"-Übergänge treten in den Mitten der Bit-Intervalle jedes Binärzeichens "1" in der Eingangssignalfolge W auf. Die "0"-Übergänge treten hingegen nur an den Grenzen zwischen aufeinanderfolgender! Binärzeichen "0" in der Eingangssignalfolge W auf. Demgemäss ist die Ausgangssignalfolge ao codiert, dass ein Übergang in der Mitte eines Bit-Zeitintervalls das Auftreten eines Binärzeichens "1" darstellt, während das Fehlen eines Übergangs in der Mitte das Auftreten eines Binärzeiehens "0" darstellt. Wie oben bereits ausgeführt, eignet sich die Signalfolge F4 ausgezeichnet für die Aufzeichnung von digitalen Informationen auf einem magnetischen Aufzeichnungsmedium, und zwar bei hohen Aufzeichnungsdichten.

Im Vorstehenden ist ein verbessertes Vier-Phasen-Codiersystem angegeben worden, das eine minimale Anzahl an Flipflops und Verknüpfungsgliedern verwendet. Da bei der dargestellten Ausführungsform der Erfindung derselbe Verknüpfungsgliedtyp und Flipfloptyp in nahezu dem gesamten System benutzt werden kann, lässt sich das Codiersystem ohne weiteres bei niedrigen Kosten in integrierter Schaltungstechnik ausführen. Jedes Flipflop und jedes Verknüpfungsglied kann zum Beispiel unter Verwendung der MOS-Logik ausgeführt sein, wie sie zum Beispiel in dem Artikel "MOS complex array system design" von I.L. Boysei und G.P. Carter in der Februar-Ausgabe, 1969, der Veröffentlichungsreihe "Electro-Technology" angegeben ist.

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Da jedes öodier-llipflop ferner durch. Mehrphasen-Signale taktgesteuert ist, kann das Codiersystem genau die gewünschten Signalfolgen erzeugen.

Abschliessend sei "bemerkt, dass ohne Abweichung vom Erfindungsgpdanken Änderungen in der dargestellten Ausführungsform vorgenommen werden können. So können zum Beispiel entsprechende Yerknüpfungsglieder an die Stelle der NAND-Glieder treten. Ferner können entsprechende Flipflop-Typen an die Stelle der D-Flipflops treten. In diesem Zusammenhang sei auf das oben erwähnte Buch hingewiesen.

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Claims

Patentansprüche

Codierer zur Umsetzung einer NRZ-Datensignalfolge in eine drei Frequenzen entsprechende Selbsttakt-Signalfolge, mit einem ersten Phasensignal, dessen Impulse lediglich an den Grenzen der Bit-Intervalle der Datensignaifolge auftreten, und mit zweiten und dritten Phasensignalen, deren Impulse jeweils nur zu aufeinanderfolgenden bestimmten Zeitpunkten innerhalb der Bit-Intervalle auftreten, dadurch gekennzeichnet, daß eine tautgesteuerte bistabile Speichereinrichtung (20) mit einem Takteingang (T) für die Aufnahme des dritten Phasensignals (04·) und mit einem Dateneingang (D) für die Aufnahme der NRZ-Eingangssignaifolge (VJ) vorgesehen ist, daß die Speichereinrichtung (20) derart betrieben ist, daß sie zwei komplementäre Datensignale abgibt, deren jedes um einen Teil eines Bit-Intervalls der NSZ-Eingangssignalfolge (W) verzögert ist, daß ein erste Verknüpfungsglied (24) vorgesehen ist, das ein bestimmtes Signal der komplementären Datensignale, eine invertierte Form der NRZ-Eingangssignalfolge (*„7) und das zweite Phasensignal aufnimmt (02) und das Impulse des zweiten Phasensignals in dem Fall abgibt, daß das Datensignal und das HRZ-Eingangssignal in einem dem Auftreten aufeinanderfolgender Binärzeichen "U" in der iiliZ-Eingangs signal folge entsprechenden Zustand auftreten, daß ein zweites Verknüpfungsglied (26) vorgesehen ist, welches die NRZ-Eingangssignalfolge und das dritte .rhasensignal (04-) aufnimmt und Impulse des dritten Phasensignals in dem Fall abgibt, daß das NRZ-Eingangssignal in einem einem Binärzeichen "1" in der NRZ-Eingangssignalfolge entsprechenden Zustand auftritt, daß ein drittes VerKnüpfungsglied (28) die Ausgangsimpulse des ersten VerKnüpfungsgliedes (24) und des zweiten Verknüpfungsgi iedes (26) aufnimmt und daß ein komplementierendes

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Ausgangs-Flipflop (30) mit dem dritten Verknüpfungsglied (28) verbunden ist und auf die von diesem Verknüpfungsglied (28) abgegebenen Impulse hin die drei Frequenzen entsprechende Signalfolge (F4) abgibt, in der Übergänge in der Mitte eines Binärzeichens "1" und zwischen aufeinanderfolgenden Binärzeichen "0" auftreten.

2. Codierer zur Umsetzung der Bits einer ERZ-Eingangssignalfolge in eine Selbsttakt-Signalfolge, dadurch gekennzeichnet, daß ein Mehrphasen-Taktgenerator (10) vorgesehen ist, der Impulse einer Vielzahl von Ehasensignalen erzeugt, zu denen zumindest erste, zweite und dritte Phasensignaie (01, 02, 04) mit bestimmten Phasenbeziehungen zueinander gehören, daß Einrichtungen vorgesehen sind, die eine solche Synchronisierung des Taktes der NRZ-Eingangssignaifolge mit dem ersten Phasensignai vornehmen, daß die Impulse des ersten Phasensignals zwischen aufeinanderfolgenden Bit-Intervallen der NRZ-Eingangssignalfolge auftreten, während die übrigen Phasensignale innerhalb der Bit-Intervalle auftreten, daß ein takt ge steuert es IFlipflop (20) vorgesehen ist_s das mit einem Takteingang (T) das zweite Phasensignal und mit einem Dateneingang (D) die NRZ-Eingangssignalfolge aufnimmt und das derart gesteuert wird, daß es ein Datensignal nach Verzögern des NRZ-Eingangssignals um einen Teil einer Bit-Zeit liefert, daß mit dem taktgesteuerten Flipflop (20) ein erstes Verknüpfungsglied (24) verbunden ist, welches das Datensignal, das NRZ-Eingangssignal und die Impulse des dritten Phasensignais aufnimmt, daß das erste Verknüpfungsglied (2$ in der Weise gesteuert ist, daß Impulse des dritten Phasensignal in dem Fall abgegeben werden, daß das Datensignal und das NEZ-Eingangssignal in einem ersten Zustand auftreten, der dem Auftreten aufeinanderfolgender Binär-

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zeichen "O¹¹ in dem NRZ-Eingangssignal entspricht, daft ein zweites Verknüpfungsglied (26) vorgesehen ist, welches das zweite Phasensignal und das NRZ-Eingangssignal aufnimmt und dabei derart gesteuert ist, daß es Impulse des dritten Phasensignals in dem lall abgibt, dal: die Bits durch Bxnärzeichen "1" gebildet sind, daß ein drittes Verknüpfungsglied (28) mit dem ersten Verknüpfungsglied (24) und dem zweiten Verknüpfungsglied (26) für die Aufnahme von Impulsen des zweiten und dritten l'hasensignals verbunden ist und daß mit dem dritten Verknüpfungsglied (28) ein komplementierendes Ausgangs-Fiipflop (30) verbunden ist, das durch die Impulse derart gesteuert wird, daß es die Selbsttaktsignalfolge abgibt, in der übergänge in der Mitte eines Binärzeichens "1" und zwischen aufeinanderfolgenden Binärzeichen "0" auftreten.

3. Codierer nach Anspruch 2, dadurch gekennzeichnet, daß der Mehrphaseri-Taktgenerator (10) eine Vielzahl von in Reihe geschalteten ,ein Schieberegister bildenden Flipflops (X1,X2,X3,X4) enthält, daß ein Verknüpfungsglied (12) vorgesehen ist, das an den Ausgängen einer bestimmten Anzahl der (X1,X2,X3,X4) unter Abgabe eines Umlauf-Eingangssignals an das Schieberegister angeschlossen ist _} und daß der Taictgenerator (10) eine der Anzahl der Phasensignale entsprechende Anzahl von Verknüpfungsgliedern (14,16,18) enthält, die mit bestimmten Flipflops zur Abgabe der Impulse des ersten, zweiten und dritten Phasensignals verbunden sind.

4. Codierer nach Anspruch 3, dadurch gekennzeichnet, daß

die Synchronisiereinrichtung ein Datenschieberegister (100) enthält, dessen Inhalt durch Impulse des ersten Phasen-

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signals derart verschoben wird, daß eine bestimmte Phasenbeziehung zwischen den Bits und den Impulsen des ersten, zweiten und dritten Phasensignals erzielt wird.

Codierer nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß das eine Verknüpfungsglied (12) ein HOii-C-aied ist und daß die Vielzahl von Verknüpfungsgliedern (14,16,16) durch IfAHD-GIieder gebildet sind.

Codierer zur Umsetzung der Bits einer Datenstromsignalfolge in eine drei Frequenzen entsprechende Selbstta-rtsignalfolge, dadurch gekennzeichnet, daß eir Yier-Fhasen-Taktgenerator (10) vorgesehen ist, der impulse zumindest eines ersten, zweiten und dritten Phasensignals (01,02,04-) auf das Auftreten eines Takteingangssignai abgibt, v/obei die 01-Impulse mit den Grenzen der Bits koinzidieren, während die 02-Impulse und die 04-Impulse mit unterschiedlichen bestimmten Bereichen der Bits kciiiEidieren, daß eine taktgesteuerte bistabile Einrichtung (20) mit einem Takteingang (T) für die Aufnahme der 04-Impulse und mit einem Dateneingang (D) für die Aufnahme der Datenstromsxgnalfolge (W) vorgesehen ist, wobei diese bistabile Einrichtung (20) derart arbeitet, daß sie durch 04-Impulse gesteuert ein W1-Datensignal und dessen Komplementwert (IFf) liefert, daß jedes derartige Datensignal um einen Teil eines Bit-Intervalls zu der Vi-Signaifolge verzögert ist, daß ein erstes Verknüpfungsglied (24) für die Aufnahme des Komplementsignals der W-Datensignalfolge vorgesehen ist, daß dieses Komplementsignal (WT) und die 02-Impulse bewirken, daß das betreffende Verknüpfungsglied (24) übertragungsfähig ist und einen E¹I -Aus gangs impuls entsprechend dem Ausdruck F1=W«V/1»02

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abgibt, daß ein zweites Verknüpfungsglied (26) für die Aufnahme der Datensignaifoige (¥) und der 04-Impuise vorgesehen ist, daß dieses -Verknüpfungsglied (26) im übertragungsfähigen Zustand einen F2-Ausgangsimpuls entsprechend dem AusdrucK IP2 = W *04- abgibt, und daß eine komplementierende bistabile Ausgangseinrichtung (30) vorgesehen ist, die ein Verknüpfungsglied (28) enthält, das die genannten Aus gangs signale (F1 und F2) aufnimmt und im übertragungsfähigen Zustand ein F3-Ausgangssignai entsprechend der Beziehung F3 = FT + F2~ für die Ansteuerung der bistabilen Ausgangseinrichtung (30) abgibt, die während eines Bit-Intervals ihren Zustand ändert, wenn ein Binärzeichen "1" vorhanden ist, und zwischen den Bit-Intervallen, wenn zwei aufeinanderfolgende Binärzeichen "0" in der Datenstromsignalfolge vorhanden sind.

7. Codierer nach Anspruch 6, dadurch gekennzeichnet, daß ein Datenschieberegister (100) vorgesehen ist, das die 01-Impulse aufnimmt und das durch diese Impulse derart steuerbar ist, daß die Bits der Datenstromsignalfolge dem Dateneingang zugeführt werden und daß die Koinzidenzen zwischen diesen Impulsen und den betreffenden Bits hergestellt wird.

8. Codierer nach Anspruch 6 oder 7? dadurch gekennzeichnet, daß der Vier-Phasen-Taktgenerator (10) eine Vielzahl von Flipflops (X1,X2,X3,X4) enthält, die unter Bildung eines Schieberegisters in Reihe geschaltet sind, daß jedes dieser Flipflops (X1 ,X2,X3,X4-) einen Takteingang und einen Dateneingang aufweist, daß ein Verknüpfungsglied (12) für die Aufnahme der Ausgangssignale bestimmter Flipflops (X1,X2,X4) und für die Abgabe eines

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Ausgangssignals (F) an den Dateneingang des einen Flipflops (X1) vorgesehen ist, daß dieses Verknüpfungsglied (12) das F-Ausgangssignal entsprechend der Beziehung F = STf-X2-X? abgibt und daß der Taktgenerator (10) ferner eine Reihe von Verknüpfungsgliedern (14,16,18) enthält, deren jedes an einem anderem Flipflop der bestimmten Flipfiops (Χ1,Χ2,Χ4) angeschlossen ist und das Takteingangssignal für die Ableitung 'der Impulse der 01-, 02- und 04—Phasensignale aufnimmt.

W 9ο Codierer nach Anspruch 8, dadurch gekennzeichnet, daß die Impulse der 02- und 04-Phasensignale zu Zeitpunkten auftreten, die einem Viertel bzw. drei Vierteln der Bit-Intervalle entsprechen.

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