DE212018000193U1 - Halbleiterverkapselungsstruktur - Google Patents
Halbleiterverkapselungsstruktur Download PDFInfo
- Publication number
- DE212018000193U1 DE212018000193U1 DE212018000193.6U DE212018000193U DE212018000193U1 DE 212018000193 U1 DE212018000193 U1 DE 212018000193U1 DE 212018000193 U DE212018000193 U DE 212018000193U DE 212018000193 U1 DE212018000193 U1 DE 212018000193U1
- Authority
- DE
- Germany
- Prior art keywords
- cover plate
- base
- sintered
- semiconductor encapsulation
- encapsulation structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000005538 encapsulation Methods 0.000 claims abstract description 22
- 239000004065 semiconductor Substances 0.000 claims abstract description 16
- 238000001465 metallisation Methods 0.000 claims abstract description 12
- 239000000463 material Substances 0.000 claims description 20
- 239000002002 slurry Substances 0.000 claims description 13
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 12
- 239000002923 metal particle Substances 0.000 claims description 11
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 9
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 9
- 229910052737 gold Inorganic materials 0.000 claims description 9
- 239000010931 gold Substances 0.000 claims description 9
- 229910052709 silver Inorganic materials 0.000 claims description 9
- 239000004332 silver Substances 0.000 claims description 9
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims description 8
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 8
- 238000005245 sintering Methods 0.000 claims description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 7
- 229910052802 copper Inorganic materials 0.000 claims description 7
- 239000010949 copper Substances 0.000 claims description 7
- 229910052751 metal Inorganic materials 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 7
- 239000000919 ceramic Substances 0.000 claims description 6
- 239000011521 glass Substances 0.000 claims description 6
- 229910052759 nickel Inorganic materials 0.000 claims description 6
- 239000002904 solvent Substances 0.000 claims description 6
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 4
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 claims description 4
- 229910052782 aluminium Inorganic materials 0.000 claims description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 4
- 229910052763 palladium Inorganic materials 0.000 claims description 4
- 229910052697 platinum Inorganic materials 0.000 claims description 4
- 239000011135 tin Substances 0.000 claims description 4
- 229910052718 tin Inorganic materials 0.000 claims description 4
- 229910052725 zinc Inorganic materials 0.000 claims description 4
- 239000011701 zinc Substances 0.000 claims description 4
- 239000011094 fiberboard Substances 0.000 claims description 3
- 239000004033 plastic Substances 0.000 claims description 3
- 239000010453 quartz Substances 0.000 claims description 3
- 239000011347 resin Substances 0.000 claims description 3
- 229920005989 resin Polymers 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 3
- 238000010304 firing Methods 0.000 claims description 2
- 238000000034 method Methods 0.000 description 7
- 238000005476 soldering Methods 0.000 description 7
- 239000007769 metal material Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- 229910000679 solder Inorganic materials 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000005496 eutectics Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000010992 reflux Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/52—Mounting semiconductor bodies in containers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/06—Containers; Seals characterised by the material of the container or its electrical properties
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/10—Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16195—Flat cap [not enclosing an internal cavity]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/163—Connection portion, e.g. seal
- H01L2924/164—Material
- H01L2924/16598—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Die Bonding (AREA)
- Powder Metallurgy (AREA)
Abstract
Halbleiterverkapselungsstruktur, dadurch gekennzeichnet, dass sie eine Vorrichtungsbasis und eine obere Abdeckplatte umfasst, wobei an der Vorrichtungsbasis ein Hohlraumstruktur angeordnet ist, die zur Aufnahme eines Chips verwendet wird, und wobei an der oberen Oberseite der Basis weiterhin eine durch eine Metallisierungsbehandlung gebildete gesinterte Schicht der Abdeckplatte angeordnet ist, während an der Abdeckplatte eine durch eine Metallisierungsbehandlung gebildete gesinterte Schicht der Basis angeordnet ist, und wobei die Abdeckplatte und die Basis durch die gesinterte Schicht der Abdeckplatte und die gesinterte Schicht der Basis miteinander verbunden sind.
Description
- Technisches Gebiet
- Die vorliegende Erfindung betrifft das Gebiet der Verkapselung, insbesondere eine Halbleiterverkapselungsstruktur.
- Stand der Technik
- Die herkömmliche Halbleiterverkapselung wird üblicherweise mit zwei Verfahren durchgeführt, dabei erfolgt das erste Verfahren durch Löten mit Lötmaterial, wobei zuerst eine Metallisierungsbehandlung für das Substrat und die Abdeckplatte durchgeführt wird, unter Verwendung des Lötmaterials wird ein Rückfluss-Löten durchgeführt, was zu eutektischem Löten mit Lötmetallen gehört; zweitens wird ein paralleles Lötverfahren verwendet, wobei die Lötstellen der Basis und der Abdeckplatte jeweils aus Metallmaterialien bestehen, und wobei mit dem Prinzip des Widerstandslötens das Metallmaterial an der Kontaktfläche momentan zum Löten geschmolzen wird; bei den beiden Verfahren handelt es sich jeweils um eine luftdichte Verkapselung, allerdings bestehen höhere Material- und Betriebsmittelkosten.
- Inhalt der Erfindung
- Hinsichtlich der oben geschilderten technischen Probleme stellt die vorliegende Erfindung eine Halbleiterverkapselungsstruktur mit einer zuverlässigen Verbindung und einem guten Preis-/Leistungsverhältnis zur Verfügung.
- Um das obige technische Problem zu lösen, verwendet die vorliegende Erfindung die folgende technische Lösung:
- Bei der vorliegenden Erfindung werden mit einem Verbindungsverfahren zwischen den Interfaces zwei Interfaces unter Verwendung der Sintermaterialien miteinander angeschweißt, um eine Halbleiterverkapselungsstruktur zu bilden, dadurch gekennzeichnet, dass die vorliegende Erfindung eine Halbleiterverkapselungsstruktur umfasst, dadurch gekennzeichnet, dass sie eine Vorrichtungsbasis und eine obere Abdeckplatte umfasst, wobei an der Vorrichtungsbasis ein Hohlraumstruktur angeordnet ist, die zur Aufnahme eines Chips verwendet wird, wobei an der oberen Oberseite der Basis weiterhin eine durch eine Metallisierungsbehandlung gebildete gesinterte Schicht der Abdeckplatte angeordnet ist, und wobei an der Abdeckplatte eine durch eine Metallisierungsbehandlung gebildete gesinterte Schicht der Basis angeordnet ist, und wobei die Abdeckplatte und die Basis durch die gesinterte Schicht der Abdeckplatte und die gesinterte Schicht der Basis miteinander verbunden sind.
- Als eine Verbesserung der obigen technischen Lösung ist die Basis aus Metall, Keramik, Glas, Kunststoff oder Faserplatten hergestellt, wobei die Abdeckplatte aus Metall, Keramik, Glas oder Quarz hergestellt ist.
- Als eine Verbesserung der obigen technischen Lösung ist das metallisierte Material eines oder mehrere von Kupfer, Silber, Gold, Nickel, Palladium, Aluminium, Zinn, Platin und Zink.
- Als eine Verbesserung der obigen technischen Lösung kann die zum Sintern verwendete Sinteraufschlämmung durch Drucken oder Dispensieren auf der gesinterten Schicht der Basis oder der gesinterten Schicht der Abdeckplatte aufgetragen werden.
- Als eine Verbesserung der obigen technischen Lösung umfasst die Sinteraufschlämmung Metallpartikel und Lösungsmittel, wobei die Metallpartikel eines mehrere von Gold, Silber und Kupfer sind, während das Lösungsmittel ein Harzmaterial sein kann. Als eine Verbesserung der obigen technischen Lösung ist die Sinteraufschlämmung mit einer Dicke von 5 bis 100 Mikrometern aufgetragen. Als eine Verbesserung der obigen technischen Lösung ist die Sinteraufschlämmung durch eine Heizvorrichtung gebrannt und gesintert. Als eine Verbesserung der obigen technischen Lösung beträgt die Brenn- und Sintertemperatur 100°C bis 500°C. Als eine Verbesserung der obigen technischen Lösung sind in der Basis elektrisch verbundene Leitungen und Chips angeordnet. Die vorliegende Erfindung hat folgende Vorteile: die Abdeckplatte und die Basis sind durch die gesinterte Schicht der Basis und die gesinterte Schicht der Abdeckplatte miteinander verbunden, um eine Verbindung niedriger Temperatur zu realisieren, wodurch es vermieden wird, dass eine zu hohe Verbindungstemperatur die Chips und die elektronischen Elemente in der Basis beschädigt, was wichtiger ist, dass die Verkapselungskosten zu extrem hohem Grad reduziert werden, während die Verbindungszuverlässigkeit sichergestellt wird.
- Figurenliste
- Damit die technischen Lösungen in den Ausführungsformen der vorliegenden Erfindung klarer erläutert werden, werden die zu verwendenden Figuren in der Erläuterung der Ausführungsformen kurz vorgestellt.
-
1 zeigt eine schematische Darstellung einer Ausführungsform der vorliegenden Erfindung. -
2 zeigt eine Schnittansicht einer Ausführungsform der vorliegenden Erfindung. - Ausführliche Ausführungsformen
- Im Zusammenhang mit Ausführungsformen und Figuren werden das Konzept, die detaillierte Struktur und die technischen Effekte der vorliegenden Erfindung im Folgenden näher erläutert, damit das Ziel, die Merkmale und die Effekte der vorliegenden Erfindung vollständig verstanden werden. Es sollte darauf hingewiesen werden, dass die Ausführungsformen in der vorliegenden Anmeldung und die Merkmale in den Ausführungsformen im Falle ohne Konflikte miteinander kombiniert werden können. Die in der vorliegenden Erfindung verwendeten Erläuterungen wie „oben“, „unten“, „links“ und „rechts“ usw. basieren nur auf den gegenseitigen Positionsbeziehungen der jeweiligen Komponenten der vorliegenden Erfindung.
-
1 zeigt eine schematische Darstellung einer Ausführungsform der vorliegenden Erfindung,2 zeigt eine Schnittansicht einer Ausführungsform der vorliegenden Erfindung, siehe1 bis2 , umfasst eine Halbleiterverkapselungsstruktur eine Vorrichtungsbasis1 und eine Abdeckplatte2 , wobei das Material der Vorrichtungsbasis1 eines oder mehrere von Metall, Keramik, Glas, Kunststoff oder Faserplatten ist, und wobei an der Vorrichtungsbasis1 ein Hohlraum11 vorgesehen ist, und wobei in dem Hohlraum11 ein verkapselter Chip3 angeordnet ist, und wobei in dem Hohlraum11 weiterhin elektrisch miteinander verbundene Leitungen (nicht dargestellt) angeordnet sind, wobei an der Vorrichtungsbasis1 eine durch eine Metallisierungsbehandlung gebildete gesinterte Schicht12 der Abdeckplatte angeordnet ist, und wobei das metallisierte Material eines oder mehrere von Kupfer, Silber, Gold, Nickel, Palladium, Aluminium, Zinn, Platin und Zink ist, die auszuwählenden metallisierten Materialien haben verschiedenen Kategorien, einerseits kann nach Bedarf ein optimales metallisiertes Material ausgewählt werden, andererseits kann auch nach den Bedürfnissen der Kostenkontrolle ein metallisiertes Material mit einem besseren Preis-/Leistungsverhältnis ausgewählt werden, um die Metallisierungskosten zu reduzieren, bevorzugt kann eines oder mehrere von Gold, Silber und Nickel als metallisiertes Material ausgewählt werden. Die Abdeckplatte2 ist als Ganzes in Form eines Kubus, wobei die Abdeckplatte2 aus Metall, Keramik, Glas oder Quarz hergestellt sein kann, und wobei auf der Abdeckplatte2 ein Vorsprung21 angeordnet ist, der mit dem Hohlraum11 an der Vorrichtungsbasis1 zusammenpasst, um einen Schutz für die elektronischen Elemente in dem Hohlraum11 wie den Chip3 , den Sensor4 oder die Verbindungskabel zu erreichen, und wobei auf der Abdeckplatte2 weiterhin eine gesinterte Schicht22 der Abdeckplatte angeordnet ist, die eine Metallisierungsbehandlung erlebte, und wobei metallisierte Material eines oder mehrere von Kupfer, Silber, Gold, Nickel, Palladium, Aluminium, Zinn, Platin und Zink ist, nach den Bedürfnissen nach der Verbindung und der Kostenkontrolle kann ein entsprechendes metallisiertes Material ausgewählt werden, um eine Metallisierungsbehandlung für die gesinterte Schicht22 der Abdeckplatte auf der Abdeckplatte2 durchzuführen, bevorzugt kann eines oder mehrere von Gold, Silber und Nickel als metallisiertes Material ausgewählt werden. - Die Vorrichtungsbasis
1 und die Abdeckplatte2 sind durch Sintern miteinander verbunden, dadurch, dass eine Metallisierungsbehandlung für die gesinterte Schicht11 der Abdeckplatte und die gesinterte Schicht21 der Basis durchgeführt wird, kann im sinternden Verbindungsprozess zwischen der gesinterten Schicht der Basis und der gesinterten Schicht22 der Abdeckplatte eine bessere schmelzende Verbindung zwischen der Verbindungsfläche und der Sinteraufschlämmung realisiert werden, Die Sinteraufschlämmung ist durch Drucken oder Dispensieren auf der gesinterten Schicht11 der Abdeckplatte oder der gesinterten Schicht21 der Basis aufgetragen, wobei die Sinteraufschlämmung mit einer Dicke von 5-100 Mikrometern aufgetragen ist, und wobei die Sinteraufschlämmung Metallpartikel in Nanometergröße und Lösungsmittel umfasst, und wobei die Metallpartikel eines mehrere von Gold, Silber und Kupfer sind, während das Lösungsmittel ein Harzmaterial sein kann, nachdem die Vorrichtungsbasis1 und die Abdeckplatte2 miteinander verbunden waren, wird eine Backvorrichtung zur Erwärmen der Sinteraufschlämmung verwendet, im Erwärmungsprozess kann ein Druck auf die Basis1 und die Abdeckplatte2 ausgeübt werden, so dass die Sintermaterialien gleichmäßiger zwischen den Verbindungsflächen gefüllt werden, wodurch ein besserer Verkapselungseffekt erreicht wird, da das Metallmaterial in Nanometergröße hergestellt ist, hat die Oberfläche der Metallpartikel eine größere Feueraktivierungsenergie und kann bei einer niedrigeren Temperatur mit Schmelzen anfangen, wobei die Schmelztemperatur zwischen 100°C und 500°C liegt, üblicherweise beträgt die Schmelztemperatur etwa 200°C, in den Partikeln der gesinterten Metallmaterialien können Metallpartikel mit größerer Partikelgröße und Metallteilchen in Nanometergröße vorhanden sein, bei Sintern werden die Metallteilchen in Nanometergröße geschmolzen, um die größeren Metallpartikel zu binden, wodurch eine Verbindungsfunktion erreicht wird. In den tatsächlichen Anwendungen kann die Sintertemperatur in Übereinstimmung mit verschiedenen Sintermaterialien in einem Bereich von 100°C bis 500°C ausgewählt werden, im Vergleich zum herkömmlichen Anschweißverfahren wird die Erwärmungstemperatur erheblich reduziert, und es wird nicht auf die Verkapselungsbehandlung der Metallmaterialien beschränkt, wodurch die Verkapselung niedrigere Kosten hat und eine bessere Sicherheit und Zuverlässigkeit aufweist. - Oben werden die bevorzugten Ausführungsformen der vorliegenden Erfindung in Details erläutet, allerdings wird die vorliegende Erfindung nicht auf die Ausführungsformen beschränkt. Der Fachmann, der mit diesem Gebiet vertraut ist, kann ohne Abweichung von dem Gedanken der vorliegenden Erfindung äquivalente Varianten oder Ersetzungen durchführen, und diese äquivalenten Varianten oder Ersetzungen sollen als von dem durch die Ansprüche der vorliegenden Anmeldung definierten Umfang gedeckt angesehen werden.
Claims (9)
- Halbleiterverkapselungsstruktur, dadurch gekennzeichnet, dass sie eine Vorrichtungsbasis und eine obere Abdeckplatte umfasst, wobei an der Vorrichtungsbasis ein Hohlraumstruktur angeordnet ist, die zur Aufnahme eines Chips verwendet wird, und wobei an der oberen Oberseite der Basis weiterhin eine durch eine Metallisierungsbehandlung gebildete gesinterte Schicht der Abdeckplatte angeordnet ist, während an der Abdeckplatte eine durch eine Metallisierungsbehandlung gebildete gesinterte Schicht der Basis angeordnet ist, und wobei die Abdeckplatte und die Basis durch die gesinterte Schicht der Abdeckplatte und die gesinterte Schicht der Basis miteinander verbunden sind.
- Halbleiterverkapselungsstruktur nach
Anspruch 1 , dadurch gekennzeichnet, dass die Basis aus Metall, Keramik, Glas, Kunststoff oder Faserplatten hergestellt ist, wobei die Abdeckplatte aus Metall, Keramik, Glas oder Quarz hergestellt ist. - Halbleiterverkapselungsstruktur nach
Anspruch 1 , dadurch gekennzeichnet, dass das metallisierte Material eines oder mehrere von Kupfer, Silber, Gold, Nickel, Palladium, Aluminium, Zinn, Platin und Zink ist. - Halbleiterverkapselungsstruktur nach einem der
Ansprüche 1 bis3 , dadurch gekennzeichnet, dass die zum Sintern verwendete Sinteraufschlämmung durch Drucken oder Dispensieren auf der gesinterten Schicht der Basis oder der gesinterten Schicht der Abdeckplatte aufgetragen ist. - Halbleiterverkapselungsstruktur nach
Anspruch 4 , dadurch gekennzeichnet, dass die Sinteraufschlämmung Metallpartikel und Lösungsmittel umfasst, wobei die Metallpartikel eines mehrere von Gold, Silber und Kupfer sind, während das Lösungsmittel ein Harzmaterial sein kann. - Halbleiterverkapselungsstruktur nach
Anspruch 4 , dadurch gekennzeichnet, dass die Sinteraufschlämmung mit einer Dicke von 5 bis 100 Mikrometern aufgetragen ist. - Halbleiterverkapselungsstruktur nach
Anspruch 4 , dadurch gekennzeichnet, dass die Sinteraufschlämmung durch eine Heizvorrichtung gebrannt und gesintert ist. - Halbleiterverkapselungsstruktur nach
Anspruch 7 , dadurch gekennzeichnet, dass die Brenn- und Sintertemperatur 100°C bis 500°C beträgt. - Halbleiterverkapselungsstruktur nach
Anspruch 1 , dadurch gekennzeichnet, dass in dem Vorrichtungshohlraum elektrisch verbundene Leitungen und Chips angeordnet sind.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201720489247.3 | 2017-05-04 | ||
CN201720489247.3U CN207021251U (zh) | 2017-05-04 | 2017-05-04 | 一种半导体封装结构 |
PCT/CN2018/081601 WO2018201837A1 (zh) | 2017-05-04 | 2018-04-02 | 一种半导体封装结构 |
Publications (1)
Publication Number | Publication Date |
---|---|
DE212018000193U1 true DE212018000193U1 (de) | 2019-11-08 |
Family
ID=61460905
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE212018000193.6U Active DE212018000193U1 (de) | 2017-05-04 | 2018-04-02 | Halbleiterverkapselungsstruktur |
Country Status (4)
Country | Link |
---|---|
US (1) | US10998201B2 (de) |
CN (1) | CN207021251U (de) |
DE (1) | DE212018000193U1 (de) |
WO (1) | WO2018201837A1 (de) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN207021251U (zh) * | 2017-05-04 | 2018-02-16 | 深圳市瑞丰光电子股份有限公司 | 一种半导体封装结构 |
CN111362715A (zh) * | 2020-03-16 | 2020-07-03 | 研创科技(惠州)有限公司 | 一种基于纳米金属的封装方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8069549B2 (en) * | 2007-03-22 | 2011-12-06 | Seiko Epson Corporation | Method for sealing a quartz crystal device |
US20130050227A1 (en) * | 2011-08-30 | 2013-02-28 | Qualcomm Mems Technologies, Inc. | Glass as a substrate material and a final package for mems and ic devices |
CN103956343B (zh) | 2014-05-09 | 2016-10-19 | 应达利电子股份有限公司 | 一种芯片封装结构及其制作工艺 |
CN106373925B (zh) | 2016-11-30 | 2018-07-20 | 济南市半导体元件实验所 | 一种抗大电流冲击高可靠表面贴装的二极管及其制备方法 |
CN207021251U (zh) * | 2017-05-04 | 2018-02-16 | 深圳市瑞丰光电子股份有限公司 | 一种半导体封装结构 |
-
2017
- 2017-05-04 CN CN201720489247.3U patent/CN207021251U/zh active Active
-
2018
- 2018-04-02 WO PCT/CN2018/081601 patent/WO2018201837A1/zh active Application Filing
- 2018-04-02 US US16/610,346 patent/US10998201B2/en active Active
- 2018-04-02 DE DE212018000193.6U patent/DE212018000193U1/de active Active
Also Published As
Publication number | Publication date |
---|---|
US10998201B2 (en) | 2021-05-04 |
WO2018201837A1 (zh) | 2018-11-08 |
CN207021251U (zh) | 2018-02-16 |
US20200144079A1 (en) | 2020-05-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE3414065C2 (de) | ||
DE60210858T2 (de) | Elektronische Vorrichtung mit einem Al- oder Co-Teilchen enthaltenden Lot aus einer Zn-Al-Ge-Mg Legierung | |
DE102007017831B4 (de) | Halbleitermodul und ein Verfahren zur Herstellung eines Halbleitermoduls | |
DE102005047566C5 (de) | Anordnung mit einem Leistungshalbleiterbauelement und mit einem Gehäuse sowie Herstellungsverfahren hierzu | |
DE112008002377T5 (de) | Verfahren zum Niedertemperaturbonden von elektronischen Komponenten | |
DE102009022660B3 (de) | Befestigung eines Bauelements an einem Substrat und/oder eines Anschlusselementes an dem Bauelement und/oder an dem Substrat durch Drucksinterung | |
DE102015104518B3 (de) | Verfahren zur Herstellung einer Schaltungsträgeranordnung mit einem Träger, der eine durch ein Aluminium-Siliziumkarbid-Metallmatrixkompositmaterial gebildete Oberfläche aufweist | |
DE102012222791A1 (de) | Verfahren zur Kontaktierung eines Halbleiters und Halbleiterbauelement mit erhöhter Stabilität gegenüber thermomechanischen Einflüssen | |
DE212018000193U1 (de) | Halbleiterverkapselungsstruktur | |
DE102016121502B4 (de) | Verfahren zum herstellen einer halbleitereinrichtung | |
DE112012006812T5 (de) | Elektronische Komponente und Fertigungsverfahren für elektronische Komponente | |
DE102016218968A1 (de) | Leistungsmodul und Verfahren zur Herstellung eines Leistungsmoduls | |
DE102005058654B4 (de) | Verfahren zum flächigen Fügen von Komponenten von Halbleiterbauelementen | |
DE102017004626A1 (de) | Bleifreie Lötfolie zum Diffusionslöten | |
DE102009018541A1 (de) | Kontaktierungsmittel und Verfahren zur Kontaktierung elektrischer Bauteile | |
EP3172543A1 (de) | Sensorelement, sensoranordnung und verfahren zur herstellung eines sensorelements und einer sensoranordnung | |
DE2248303A1 (de) | Halbleiterbauelement | |
DE112017002198T5 (de) | Halbleitereinrichtung | |
EP0412259A2 (de) | Elektronische Verbindungen, Verfahren zur Bildung von Endverbindern dafür und Paste zur Ausbildung derselben | |
WO2024110246A1 (de) | Verfahren zum herstellen eines elektronischen bauelements | |
DE102009050743A1 (de) | Halbleitervorrichtung und Herstellungsverfahren | |
DE102008041873A1 (de) | LTCC-Substratstruktur und Verfahren zur Herstellung derselben | |
EP1993132B1 (de) | Leistungshalbleitersubstrat mit Metallkontaktschicht sowie Herstellungsverfahren hierzu | |
DE2839110A1 (de) | Verfahren zum anbringen von metallkugeln auf einem mit oeffnungen versehenen substrat und mit metallkugeln versehenes substrat | |
AT512041B1 (de) | Verfahren zur Herstellung eines metallisierten Substrats |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R207 | Utility model specification | ||
R150 | Utility model maintained after payment of first maintenance fee after three years | ||
R151 | Utility model maintained after payment of second maintenance fee after six years |