DE2117582C3 - Pufferspeicher für Datenverarbeitungssysteme - Google Patents

Description

Die Erfindung betrifft einen Schiebespeicher als Pufferspeicher für Datenverarbeitungsanlagen, der die Übertragung von externen Speichern oder Ein- und Ausgabegeräten in den Hauptspeicher oder umgekehrt vornimmt und steuert, sowie zum Verschieben und Ausschließen von Daten bzw. Textworten, bestehend aus Speicherstufen, Steuerschaltungen und Anzeigeschaltungen.

Durch die DT-AS Il 14 044 ist es bekannt, eine Datenübertragungsvorrichtung für programmgesteuerte Ziffernrechenmaschinen so aufzubauen, daß es ermöglicht wird, daß in den Spuren eines Magnetbandspeichers Informationsblocks variabler Länge nacheinander aufgezeichnet werden können. Nach dieser Auslegeschrift ist zum Sammeln der übertragenen Daten zu zusammengehörenden Worten oder Wortgruppen ein Pufferspeicher zwischen dem Hauptspeicher der programmgesteuerten Ziffernrechenmascnine und den Magnetbandspeichern angeordnet. Der Pufferspeicher ist dabei als mit physikalischen Adressen ansteuerbarer Matrixspeicher ausgeführt. Dieser Pufferspeicher hat insbesondere den Nachteil, daß ständig eine Überwachungsvorrichtung vorhanden sein muß, die den jeweiligen Besetztzustand des Speichers

is überwacht und anzeigt Außerdem eignet sich ein derartig ausgebauter Pufferspeicher schlecht zum Sammeln von Datenteilen, die z. B. zu einem Wort oder zu einer Bytegruppe zusammengefaßt werden sollen, da innerhalb eines selchen Speichers die Daten nicht verschoben werden können. Will man deshalb z. B. die gesammelten Daten rechts oder links ausschließen, dann müssen in Zwischenzyklen diese Daten gelesen werden, in ein normales Schieberegister eingegeben werden, dort verschoben werden und dann wieder zurück in den Speicher eingeschrieben werden.

Der Erfindung liegt deshalb die Aufgabe zugrunde, einen Pufferspeicher für Datenverarbeitungsanlagen zu schaffen, der eine maximale Dateneingabe- und -ausgabegeschwindigkeit dadurch erreicht, daß er in sich so organisiert ist, daß die vorher beschriebenen zusätzlichen und nachteiligen Einrichtungen zur Steuerung und Überwachung sowie zur Zusammenführung von Datenbytes bzw. Teilen davon entfallen können.
Die erfindungsgemäße Lösung der Aufgabe besteht in den Kennzeichen der Patentansprüche.

Durch die spezielle Organisation des Pufferspeichers ist es möglich, daß in den Pufferspeicher eingegebene Daten rechts oder linksbündig ausgeschlossen werden können und daß durch die verwendeten Verriegelungsschaltungen in Abhängigkeit von dem Voll- oder Leer-Zustand der nachfolgenden Stufen zum beabsichtigten Verschiebungs- oder Übertragungszeitpunkt Datenbytes auf die nächste oder übernächste Stufe übertragen werden können oder nicht, wodurch eine maximale Dateneingabe- und -ausgabegeschwindigkeit erreicht wird.

Die Erfindung wird nun an Hand eines Ausführungsbeispieles näher erklärt. Es zeigt

F i g. 1 ein Blockdiagramm des Kanalpuffers und seiner Steuereinheiten,

F i g. 2 einen Lageplan der F i g. 2A bis 2],
F i g. 2A bis 2J schematisch in Form von Diagrammen den verbesserten Datenkanal und seine Steuerungen,
F i g. 3 ein Zeitdiagramm für bestimmte Puffersignale, Fig.4 und 5 Zeittabellen zur Darstellung der während der Eingabe- und Ausgabeoperationen durch den Puffer verschobenen Daten.

Selektorkanäle sind allgemein bekannt und werden daher nur kurz beschrieben. Die Operationen des Selektorkanals werden durch Selektorkanalschaltungen, CPU-Schaltungen und Mikroprogrammroutinen ausgeführt. Im Ausführungsbeispiel werden vier Selektorkanal-Mikroprogrammroutinen verwendet. Durch alle vier Selektorkanäle wird eine Start-E/A-Mikroprogrammroutine benutzt. Die durch die Start-E/A-Instruktion angegebene Kanaladresse bestimmt den Kanal, für den die Routine gilt. In ähnlicher Weise wird der Kanal durch das Verkettungs-Mikroprogramm gesteuert, der

eine Datenverkettung oder eine Kommando-Verkettungsfunktion anforderte.

Jedem Kanal sind vier Wörter eines nicht dargestellten Arbeitsspeichers, für die Speicherung der laufenden Operationsinformation zugeordnet. Einem Selektorkanal sind z. B. vier Wortregister im Arbeitsspeicher zugeordnet Außerdem ist einem anderen Kanal ein Arbeitsspeicherwort für die Verbindungsinformation an der Stelle 3F und mehreren Kanälen ein gemeinsames Wort an der Stelle 3E (nicht dargestellt) für ihre Verbindunssinformation zugeordnet.

Die Verbindungsinformaticn des Selektorkanals wird im Arbeitsspeicher festgehalten, während eine Kommandoverkettungoder eine Datenverkettung angezapft wird. Da Kanäle sich ein gemeinsames Wort für die Verbindungsinformation teilen, kann nur jeweils einer dieser Kanäle eine der Anzapfungen ausführen.

Wenn eine E/A-Unterbrechungsoperation durch einen Selektorkanal in einem angenommenen System mit Kanälen 1 —4 angefordert wird, wird die Anforderung an die CPU gegeben und nur am Ende der Ausführung der laufenden Instruktion angenommen. Die Reihenfolge der Priorität der Verarbeitung von E/A-Unterbrechungen ist folgende: Kanal 1, Kanal 2, Kanal 3 und dann Kanal 4. Die Verarbeitung der E/A-Unterbrechung resultiert in der Speicherung des Kanalzustandswortes (CSW) und im Laden des neuen E/A-Programmzustandswortes (PSW). Ein ode τ mehrere Kanalkommandoworte (CCW) bilden das Kanalprogramm, welches die Kanaloperation leitet. Jedes CCW enthält den Kommandocode, eine Datenadresse, eine CCW-Byte-Zahl und Kennzeichen zur Kettung mit einem anderen CCW.

Für die Datenübertragung werden Selektor-Teilerzyklen verwendet. Die während eines Teilerzyklus ausgeführten Funktionen werden durch eines von vier Mikroprogramm-Steuerspeicherwörtern gesteuert.

Die vier Selektor-Teilerzyklus-Speicherwörter sorgen für die folgenden Funktionen: (1) Sprung — die laufende CCW-Zahl wird um 1 erhöht, die Adresse wird nicht verändert und es erfolgt keine Datenübertragung in den oder aus dem Hauptspeicher. (2) Eingabe rückwärts — die laufende CCW-Zahl wird um die Anzahl von Bytes herabgesetzt, die übertragen wurden, und die laufende CCW-Adresse wird um einen Wert erniedrigt, der gleich der Anzahl von Bytes ist, die für jeden Teilerzyklus bei »Eingabe rückwärts« übertragen werden. Die zwischen 1 und 4 ausgewählte Anzahl von Bytes wird in den Speicher an der Stelle gesetzt, die durch die laufende CCW-Adresse vor der Adreßfort-Schreibung angegeben ist. (3) Eingabe vorwärts — die laufende CCW-Zahl wird herabgesetzt und die laufende CCW-Adresse um einen Wert heraufgesetzt, der der Anzahl der übertragenen Bytes entspricht, und die Datenbytes werden in den Hauptspeicher ar. die Stelle gesetzt, die durch die laufende CCW-Adresse vor der Adreßforlschreibung angegeben ist. (4) Ausgabe — die laufende CCW-Zahl wird herabgesetzt und die laufende CCW-Adresse um einen Wert heraufgesetzt, der der Anzahl der übertragenen Bytes entspricht, und die Datenbytes werden von der Hauptspeicherstelle übertragen, die durch die laufende CCW-Adresse vor der Adreßfortschreibung angegeben ist.

Der Datenfluß des Wortpuffers 267 für den Kanal 1 ist in F i g. 1 gezeigt. Während der Eingabe vorwärts und 6s rückwärts werden Daten in der ersten Stufe CR (das Leitungseingangsregister für den Selektorkanal 1) byteweise von der E/A-Schnittstelle empfangen. Auf diese Weise empfangene Bytes werden durch die Pufferschaltungen von links nach rechts verschoben. Wenn die Eingangsdaten so in die Pufferschaltung 267 gesetzt worden sind, daß sie auf den Hauptspeicher fiber den Vorwärts-Rückwärts-Assemblierer 268 übertragen werden können, tritt ein SelektorkanaJ-Teilerzyklus auf.

Wenn als Beispiel angenommen wird, daß die am weitesten links stehenden Bytes 0, 1, 2 und 3 eines Wortes von der E/A-Schnittstelle empfangen und entsprechend in die Positionen ß3 bis SO des Puffers 267 verschoben wurden, so wird ein Speicherzyklus eingeleitet, um dieses Wort zu speichern, und der Inhalt der Stellen ß3 bis ßO auf den Vorwärts-Rückwärts-Assemblierer gesendet, der die Bytes so ordnet, daß die Daten in die richtige Reihenfolge gebracht werden. Während der Eingabe-Rückwärts-Teilerzyklen stehen die Daten in den Stufen ß3 und SO in der richtigen Reihenfolge und werden demzufolge nicht neu geordnet.

Während der E/A-Ausgabeoperationen werden Daten von einem nicht dargestellten Hauptspeicher Xb in die Pufferpositionen GR, B 6 und 55 durch eine Selektor-Teilerzyklus-Operation übertragen. Die Daten werden dann nach rechts (F i g. 1) durch die Pufferschaltungen verschoben. Jedes vom Ausgaberegister GO empfangene Byte wird auf die E/A-Schnittstelle zwecks Übertragung auf die gewählte periphere Einheit übertragen und ein neues Byte von der Stufe SO in das Ausgaberegister GOgeschoben.

Der Selektorkanalpuffer und seine zugehörigen Steuerschaltungen sind in Fig. 1 und genauer in den F i g. 2A bis 2J gezeigt. Aus F i g. 1 ist zu sehen, daß der zum Kanal 1 gehörende Puffer 267 acht Stufen umfaßt, deren erste mit GR und die folgenden Stufen mit B6 bis ßO bezeichnet sind. Der Ausgang der letzten Stufe ßO ist mit dem ßORegister 266 und somit mit der zugehörigen Ausgangsleitung CHlBO für den Selektorkanal 1 verbunden. Von peripheren Einheiten über die E/A-Schnittstellenleitung CHiBI empfangene Daten werden auf die Eingangsstufe GR gegeben. Die Leitung ist eine Byte breit, und die Stufe GR sowie alle anderen Stufen haben daher eine Kapazität von acht Datenbits und einem Paritätsbit.

Darstellungsgemäß ist der vier Byte große Vorwärts-Rückwärts-Assemblierer 268 mit seinen Eingängen an die Stufen ß3, ß2, BX und ßO angeschlossen. Seine Ausgänge werden an einen externen Assemblierer angeschlossen. Eine Eingabe-E/A-Operation resultiert daher in einer byteweisen Datenübertragung in das GR-Register, serieller Verschiebung durch den Puffer 267 zu den Stufen ß3 bis ßO und anschließender paralleler Übertragung durch den Assemblierer 268 auf den nichtdargestellten Hauptspeicher.

Ausgabe-E/A-Operationen resultieren in der Datenübertragung vom nichtdargestelltem Hauptspeicher auf die Stufen GR, B6, B5 und BA über die externen Eingangsleitungen EBIQ bis Eß/3 einschließlich. Die Daten werden dann durch die aufeinanderfolgenden Stufen des Puffers 267 geschoben und schließlich auf die E/A-Schnittstelle über das eine Byte große Ausgaberegister GO übertragen.

Der Puffer 267 weist folgende, sehr vorteilhafte Merkmale und Eigenschaften auf.
(I) Er ist aus Verriegelungsschaltungen so aufgebaut, daß in Abhängigkeit von den Voll- oder Leer-Bedingungen der nachfolgenden Stufen zum beabsichtigten Verschiebungs- oder Übertragungszeitpunkt Datenbytes auf die nächste oder übernächste Stufe

übertragen werden können oder nicht, um eine maximale Dateneingabe- und -ausgabegeschwindigkeit zu erreichen.

(2) Bei dieser speziellen Konstruktion des Schieberegisters können Daten in den Ausgabepufferstufen B 3, B 2, Bi und BO rechts ausgeschlossen werden. Das bedeutet, Byte 0 eines vier Byte großen, von einer E/A-Einheit in den Hauptspeichaer zu übertragenden Wortes kann in die Pufferposition ßO verschoben und dort festgehalten werden. Zu ,0 einem nachfolgenden Zeitpunkt kann Byte 1 dieses Wortes in die Pufferstufe B1 geschoben, zu einem späteren Zeitpunkt Byte 2 in die Stufe B 2 und schließlich Byte 3 in die Stufe B3 geschoben ur.d dort gehalten werden. Nur, wenn alle zu übertragenden Bytes während eines Teilerzyklus schließlich in den Endstufen β3 bis SO gesammelt sind, erfolgt ein Selektorteilerzyklus zur Übertragung des Wortes in den Hauptspeicher.

(3) Die Fähigkeit des Registers, Daten nicht oder um 1 bzw. 2 Stufen während eines gegebenen Zyklus nach rechts zu verschieben bzw. rechtsseitig auszuschließen, sorgt für maximale Daleneingangsgeschwindigkeiten.

(4) Es sind Einrichtungen zum Aufteilen des Puffers während Datenverkettungsoperationen vorgesehen, um den Wirkungsgrad der Operation zu verbessern. Das heißt genauer gesagt, daß bei jeder Datenverkettungsoperation nachträglich zu beschreibende Steuerschaltungen den Empfang weiterer Datenbytes durch den Puffer 267 verhindern, auch wenn die an den Kanal angeschlossene Einheit zur Sendung weiterer Bytes bereit ist, wenn das zu einem Kanalkommandowort gehörende letzte zu empfangende Datenbyte auf die Eingabepufferstufe GR gegeben worden ist. Sobald das letzte Datenbyte für das laufende Kanalkommandowort in die entsprechende Stelle in den Endstufen B 3 bis 00 gesetzt ist, wird der Puffer 267 aufgeteilt, d. h„ die an den Kanal angeschlossene E/A-Einheit ist wieder frei für die Datenübertragung auf die Stufen GR bis einschließlich BA, bis zum Ablauf weiterer Aktionen kann jedoch nichts von diesen neuerworbenen Daten auf die Stufen S3 bis ßO übertragen werden. Diese Daten können in den Stufen CA bis einschließlich B 4 übertragen werden, obwohl die Adresse für diese neuen Daten noch nicht bekannt ist, wodurch die Leistung verbessert wird. Dieser Vorgang ist in bekannten Kanalgeräten mit Puffern nicht möglich. Wenn alle Daten vom ersten Kommandowort in den Speicher übertragen und das nächste Kanalsteuerwort gesetzt und die Verarbeitungseinheit für die Übertragung der neuen Daten vorbereitet worden ist, wird die Teilung aufgehoben und die Daten in den Pufferstufen GR bis B 4 können jetzt weiter in die Stufen B 3 bis BQ zur Übertragung in den Hauptspeicher 1 b verschoben werden.
Anschließend werden bestimmte, zum Puffer 267 gehörende Steuerschaltungen im Zusammenhang mit (,0 F i g. 1 genauer beschrieben. Zu jeder der Pufferstufen GR bis BO gehören entsprechende Verriegelungs-Schaltungen GRF bis BFO, die anzeigen, ob die entsprechende Stufe voll oder leer ist, & h, ob in dieser Stufe Daten gespeichert sind oder nicht. <■<=,

Zu jeder der Verriegelungs-Schaltungen GRF bis SFO gehört eine zweite Verriegelungs-Schaltung GSP bis BPO. Die ßP-Verriegelungs-Schaltungen legen zusammen mit geeigneten Verknüpfungsschaltungen die Positionen fest, auf welche Daten im Puffer zu übertragen sind und bestimmen weiterhin, welche der Verriegelungs-Schaltungen GRF bis BFO in ihren Eins-Zustand zu setzen sind.

Speicherdatenlore SD6 bis SDO gehören zu den entsprechenden Verriegelungs-Schaltungen BF6 bis ßFO und werden während der ßF-Einschaltzeit so gesteuert, daß neue Daten in der entsprechenden Stufe des Puffers 267 verriegelt werden. Diese neuen Daten werden nur festgehalten, wenn die entsprechende ßF-Verriegelungs-Schaltung während der ßF-Zeit auf logisch 1 steht.

Bevor die Datenverschiebung im Puffer von einer Stufe zur anderen genauer erklärt wird, wird darauf verwiesen, daß zum Speicher eines jeden Datenbits in jeder Stufe Polaritäts-Halteverriegelungs-Schallungen benutzt werden. Wenn man also als Beispiel annimmt, daß die Stufen ß6, BS und ß4 leer sind, dann befindet sich jede dieser zum Speichern von Datenbits in jeder der Stufen ß6 bis ß4 benutzten Verriegelungs-Schaltungen im Nachlaufzustand und wirkt als Verstärker, so daß sie Daten vom Eingang zum Ausgang durchläßt. Wenn also die Stufe GR Daten gespeichert hatte, durchlaufen diese auf der Ausgangsleitung dieser Stufe erscheinenden Daten den Puffer 267 mit den Stufen ß6, ß5 und ß4 und erscheinen dann am Eingang zur Stufe ß3. Wenn zu irgendeinem Zeitpunkt ein Halteimpuls an die Stufe ß6 angelegt wird, verriegelt er die Stufe ß6 mit den Daten, die am Ausgang der Stufe GR erscheinen. In ähnlicher Weise wird eine der anderen Stufen ß5, ß4 oder S3 in ihren Haltezustand versetzt, so daß darin die Daten gespeichert werden, die am Ausgang der Stufe GR erscheinen.

Wenn die nächste Stufe voll ist, ist keine Verschiebung möglich. Die F i g. 4 und 5 zeigen die Bewegung der Daten durch den Puffer 267.

Ein nichtdargestellter Oszillator steuert die Verknüpfungseinrichtungen zur Erzeugung von BF- und ßP-lmpulsen zwecks Datenübertragung zwischen Pufferpositionen gemäß Darstellung in den F i g. 3 und 5. Die Schiebeimpulse BF und BP wiederholen sich in jedem 90 ns dauernden Oszillatorzyklus, und zur Verschiebung eines Datenbytes durch die acht Pufferpositionen sind gemäß Darstellung in Fig.4 nur vier Oszillatorimpulse erforderlich. Beginnend mil dem zweiten Oszillatorimpuls, kann gemäß Darstellung in F i g. 5 mehr als ein Byte verschoben werden.

Während der ßF-Einstellperiode werden die ßFBitverriegelungs-Schaltungen gesetzt. Zu jeder ßF Verriegelungs-Schaltung gehört eine BP-Verriegelungs-Schaltung, die am Ende der ßP-Einstellzeit auf den Zustand der Stufe der ßF-Verriegelungsschaltung gesetzt wird, unmittelbar vor Beginn der ßFEinstellperiode. Das Ausgangssignal der BP-Verriegelungs-Schaltungen bestimmt die Anzahl der Stufen, um welche die Daten zu verschieben sind. Außerdem bestimmt dieses Signal, ob die entsprechenden Verriegelungs-Schaltungen zu setzen sind oder nicht Wie später noch erklärt wird, ist ein Verschieben der Daten um zwei Stufen gestattet, wenn die zweite der Bestimmungsstufe vorhergehende Position ihre zugeordnete BP-Verriegelungs-Schaltung auf 1 gesetzt hat (wenn z. B. die BF-Verriegelungs-Schaltung eingeschaltet und die Pufferstufe voll ist) unc die SP-Verriegelungs-Schaltungen sowohl der Bestim mungs- als auch der vorhergehenden Stufe zurückge stellt sind (z. B. bei leeren Stufen). Ein Verschieben urr eine Stufe erfolgt, wenn die vorhergehende und di«

nachfolgende Stufe ihre ßP-Verriegelungs-Schaltung gesetzt haben. Eine ßF-Verriegelungs-Schaltung wird zurückgestellt, wenn zugehörige BP-Verriegelungs-Schaltungen gesetzt und die nachfolgende ßP-Verriegelungs-Schaltung zurückgestellt und dadurch angezeigt wird, daß die Daten um eine Stufe zu verschieben sind.

Für die Steuerung der logischen Zustände der Pufferverriegelungs-Schaltungen GRFb'is einschließlich SFO sind weitere Schaltungen vorgesehen.

Während einer Ausgabe-E/A-Operation werden die Pufferverriegelungs-Schaltungen GRF, BF%, BF5 und SF 4 von Speichermarkierungsbits gesteurt, die angeben, welche Bytes vom Hauptspeicher in die Pufferstufen CR, B 6, B 5 und B 4 übertragen werden.

Für die E/A-Operation wird die Pufferverriegelungs-Schaitung GRF durch ein später zu beschreibendes Bedienungssignal gesetzt, wenn das Eingabedatenbyte in das GR gelesen wird. Die Pufferverriegelungs-Schaltungen BF2, BFX und BFO werden entsprechend den beiden rechts stehenden Adreßbits M3.6,7 der Hauptspeicher-Bestimmungsadresse gesetzt, wenn weniger als ein Vollwort zu übertragen ist. Bezeichnungen wie M3.6,7 werden der Einfachheit halber benutzt und stellen die Bits 6 bis 7 des Bytes 3 des Ausganges eines nichtdargestellten Registers, das mit M bezeichnet ist, dar. Diese beiden rechts stehenden Adreßbits werden in ein externes Register GDL über Fß/3.6,7 und auf die Decodierschaltungen 1001,1002 und 1003 gegeben. Die Pufferverriegelungs-Schaltungen BF2, BFi und BFO werden wahlweise auf 1 gesetzt, wenn eine Verschiebung von Datenbytes in eine oder mehrere der entsprechenden Pufferpositionen B 2, Bi und BO verindert werden soll. Außerdem wird die tatsächliche Byteübertragung von den wertniederen Pufferstufen B3 bis SO auf den nichtdargestellten Hauptspeicher gesteuert durch Kennzeichnungsbits von der Schaltung 90, auch wenn Daten in die Pufferstufen ß3 bis BO eingegeben wurden. Daher werden die Ausgangssignale der Verknüpfungsschaltung 90 durch auf die nichtdargestellten Bytewählerschaltungen des Hauptspeichers gegeben, um festzulegen, welches der vier Bytes während einer Schreiboperation gespeichert wird.

Ein Pufferbyte-Zählregister GB speichert einen binären Wert, welcher gleich der Anzahl der Datenbytes in den Pufferstufen GR bis B4 ist. Die Pufferzahl wird nur für Eingabeoperationen verwendet, wenn die Anzahl der Bytes im Puffer eine Funktion einer Nullzählerbedingung ist, d. h., wenn das letzte in den Speicher zu lesende Datenbyte unter Verwendung desselben Kanalsteuerwortes in die G/?-Stufe des Puffers 267 eingegeben wurde. Jedesmal, wenn die Daten von den wertniederen Stufen Bi bis SO des Puffers 267 auf den Hauptspeicher mittels des Vorwärts-Rückwärts-Assemblierers 268 übertragen wurden, werden die Ausgangsbits von GRF, BF6, BF5 und BF4 in das GB-Register geleitet, wodurch die Anzahl der in den entsprechenden Pufferstufen GR, B 6, B 5 und B 4 gespeicherten Datenbytes die Zahl bildet Da die Daten in den Stufen B3 bis SO bereits übertragen wurden, tragen sie nicht zu dieser Zahl bei. Nach der Eingabe dieser Anfangszahl in das GS-Register addiert die mit ihrem Eingang an den Ausgang des GD-Registers angeschlossene Inkrementierschaltung 1004 eine 1 zu der Zahl im Gß-Register und leitet die erhöhte Zahl in das Gß-Register jedesmal zurück, wenn ein Byte in die Pufferstufe GR eingegeben wird. Auf diese Weise hält das Gß-Register kontinuierlich die Zahl der Bytes in den Pufferstufen GR bis ß0 und wenn diese Zahl der CCW-Bytezahl gleichkommt, wird die Stufe GRdaran gehindert, weitere Daten anzunehmen.

Genauer gesagt, hat ein externes Register GCL über £ß/2, 3 die Zahl eingegeben, welche der Anzahl von Bytes entspricht, die während der Ausführung der E/A-Operationen mit demselben Kanalkommandowort noch zu übertragen sind, nämlich die CCW-Bytezahl. Da jedoch nur acht Stufen im Puffer 267 vorgesehen sind, ist der höchste Wert, den das GCL-Register speichern

ίο muß, der binäre Wert 1000 (dezimal 8). Die Zahl im GCL-Register wird mit der Zahl im Gß-Register verglichen, und wenn eine Vergleicherschaltung 95 ein gleiches Vergleichsergebnis anzeigt, wird die Übertragung weiterer Daten in den Puffer 267 verhindert.

Einzelheiten des Puffers 267 für den Kanal 1 und seiner zugehörigen Steuerschaltung werden jetzt im Zusammenhang mit den Fig.2A bis 2J näher erklärt. Die F i g. 2H und 21 zeigen den Puffer 267, das Ausgaberegister 266 und den Vorwärts-Rückwärts-Assemblierer 268.

Die Leitung der Daten aus dem Hauptspeicher in die Pufferstufen ß4, ß5, B 6 und GR erfolgt durch die zu den Kabeln Fß/0, FS/1, Fß/2 und EBl3 gehörenden UND-Glieder 1020 bis 1023 bzw. die ODER-Glieder 1024 bis 1027.

Über die erste Kanalleitung CHiBI empfangenen Daten werden auf einen Leitungsempfänger 1040 geleitet, dessen Ausgangssignal in die Stufe GR über das UND-Glied 1030 und ein ODER-Glied 1027 geleitet wird. Daten in der Stufe GR werden in die Stufe B 6 durch das UND-Glied 1031 geleitet. Daten von der Stufe B6 und nachfolgenden Stufen werden in ihre Folgestufen durch die UND-Glieder 1032 bis einschließlich 1037 übertragen.

Die Stufen GR bis einschließlich BO umfassen auch die UND-Glieder 1041 bis einschließlich 1048, die für die Rückverriegelungswege vom Ausgang zum Eingang einer jeden Stufe benutzt werden. Dieselben UND-Glieder 1041 bis 1048 werden ebenfalls zum Rückstellen der Verriegelungs-Schaltungen einer jeden Stufe verwendet. Komplementäre Leitsignalleitungen sind entsprechend an die Eingänge der UND-Glieder 1023 und 1030 angeschlossen, um festzulegen, von welcher der beiden Leitungen CH Iß/oder Fß/3 der Inhalt in die Stufe GR geleitet wird. Einstellung und Zurückstellung der Stufe GR erfolgt über die UND-Glieder 1050 und 1051 sowie das ODER-Glied 1052. Die Eingänge zum UND-Glied 1050 werden gebildet durch die negative Leitung für das externe Bestimmungsbyte 3, von den externen Registeradreß-schaltungen, die die Pufferstufe GR für die Datenübertragungen über Fß/3 auswählen. An eine Eingangsleitung zum UND-Glied 1051, nämlich Setzleitung in GR, wird ein Signal angelegt, wenn Daten vom EBI3 auf die Stufe GR übertragen werden.

Eine Inverterschaltung 1053 ist zwischen den Ausgang des ODER-Gliedes 1052 und den Eingang des UND-Gliedes 1023 angelegt, um eine Zeitverzögerung zwischen das Anlegen des Rückstellimpulses vom Ausgang des ODER-Gliedes 1052 auf den Eingang des UND-Gliedes 1041 einerseits und die Aufhebung des Setzimpulses vom Ausgang der Inverterschaltung 1053 auf die UND-Glieder 1023 und 1030 andererseits zu legen.

Während der Selektor-Teiler-Ausgangszyklen werden die Signale auf der SX l-Teiler-2-Ausgangsleitung und der 2-Zeitleitung auf ein UND-Glied 1060 gegeben. Eine der Ausgangsleitungen des UND-Gliedes 1060 ist eine Speicher-Ausleseleitung, deren Signale auf die

Eingänge der UND-Glieder 1020, 1021, 1022 gegeben werden, um Leitsignale an diese UND-Glieder anlegen zu können, wenn die Daten auf der Fß/-Leitung im zweiten Zyklus der Teilerzyklus-Operation bereit sind. Um Daten von EBIO, EBI1 oder EBI2 in die Stufen ß4, B5 und B6 setzen zu können, müssen logische Nullsignale auf die entsprechenden Setzleitungen ß4, ß5 und ß6 gegeben werden. Diese Nullsignale werden durch die Inverterschaltungen 1065, 1066 und 1067 umgekehrt und auf die UND-Glieder 1031, 1032 und 1033 gegeben. Diese Einersignale werden außerdem auf die UND-Glieder 1020, 1021 und 1022 gegeben, wodurch sie gleichzeitig Daten in die Pufferstufen ß4, ß5und ß6 vermittels der Leitungen EBIO, EBI1, EBI2 durch serielle Verschiebung von einer Stufe zur anderen durch das Register leiten, und zwar Dei Daieneingabeoperationen. Wenn Daten über die externen Eingabeleitungen EBIO, EBIX und £ß/2 übertragen werden sollen, wird das komplementäre Schiebesperre-Ausgangssignal vom UND-Glied 1060 auf die UND-Glieder 1031, 1032, 1033 gegeben, um jegliche Datenübertragung von einer Stufe auf die nächstfolgende Stufe zu verhindern.

Die Ausgänge der Stufen ß0 bis ß3 des Puffers 267 werden entsprechend auf den Vorwärts-Rückwärts-Assemblierer 268 über die Leitungen 1070 bis 1073 gekoppelt. Leitung 1070 ist mit den UND-Gliedern 1074 und 1081 des Vorwärts-Rückwärts-Assemblierers 268 verbunden. Die Leitungen 1071, 1072, 1073 sind entsprechend mit den UND-Gliedern 1075 bis 1080 verbunden. Wenn eine Datenübertragung in Vorwärtsrichtung durch den Speicher erfolgen soll, wird ein Leitsignal auf die Vorwärts-Eingabeleitung SX 1 gegeben, wodurch die Leitungen 1070 bis 1073 entsprechend mit den SXl-Assemblierer-Leitungen 0 bis 3 der Leitung 269 über die UND-Glieder 1074, 1076, 1078,

1080 und die ODER-Glieder 1082 bis 1085 verbunden werden. Wenn Daten rückwärts auf den Hauptspeicher zu übertragen sind, wird ein Signal an die Rückwärts-Eingangsleitung SX I angelegt, wodurch die Kabel 1070 bis 1073 mit den SX 1-Assemblierer-Kabeln 3 bis 0 der Leitung 269 über die UND-Glieder 1075, 1077, 1079,

1081 sowie die zugehörigen ODER-Glieder 1082 bis 1085 verbunden werden.

Die F i g. 2e, 2f und 2g zeigen genauer die Verriegelungs-Schaltungen GRF und ßF6 bis ßFO sowie die zugehörigen Schaltungen. Jede der Verriegelungs-Schaltungen GRF, BF6, BFH und ßF4 haben dazugehörige wahre und komplementäre Ausgangsleitungen, die der Einfachheit halber bezeichnet wurden mit GR voll, - GR voll, ßF6, - ßF6, ßF5, - ßF5, ßF4,

- BFA. Für die Verriegelungs-Schaltungen ßF3, ßF2 und ßFl und ßFO sind nur die wahren Ausgänge erforderlich. Die wahren Ausgänge der Verriegelungs-Schaltungen ßF6 bis einschließlich ßFO werden erstens auf die Eingänge der zugehörigen ODER-Glieder SDS bis SDO und zweitens auf die zugehörigen Verriegelungs-Schaltungen ßP6 bis BPO und auf die Eingangsschaltungen des Registers GB gegeben, das genauer in F i g. 20 gezeigt isL Die Komplementärausgänge — ßF6,

- BF5, - BF4 und - GR voll werden ebenfalls auf die Eingangsschaltungen des Registers GBgegeben.

Jede der Verriegelungs-Schaltungen GRP bis BPO liefert wahre und komplementäre Ausgangssignale, die mil: GRP, -GRP und ßP6, -BP6 und ßPO, -BPO bezeichnet sind. Alle Verbindungsleitungen zwischen den Ausgängen der Verriegelungsschaltungen GRP bis ßPO wurden nicht mit den entsprechenden Verknüpfungsschaltungen verbunden, um eine ungebührliche Komplexität zu vermeiden. Aus den Eingangsbezeichnungen der verschiedenen Verknüpfungsschaltungen läßt sich entnehmen, von welchen Verriegelungsschaltungen die Signale stammen.

Es folgt eine genauere Beschreibung der Stufe ß5. Die übrigen Stufen arbeiten im wesentlichen genauso.

Zur Stufe B5 gehören die Verriegelungs-Schaltungen ßF5 und ßP5 sowie das ODER-Glied SD5. Die

ίο Verriegelungs-Schaltung ßF5 umfaßt die UND-Glieder 1101a bis 1101c sowie das ODER-Glied 110Id. Die Verknüpfungsschaltungen 1100 und 1102 werden dazu benutzt, ßF5 auf 1 und zurück zu stellen. Die Schaltung 1100 umfaßt die UND-Glieder HOOa und 11006 sowie das ODER-Glied 1100c. Das UND-Glied 1100a wird zum Setzen der Verriegelungs-Schaltung EF5 benützt, wenn die vorhergehende Stufe ß6 und die nachfolgende Stufe ß4 1 sind. Somit werden die wahren Ausgangssignale (ßP 4, ßP6)der Verriegelungs-Schaltungen ßP4, ßP6aufdie Eingänge des UND-Gliedes 1100a gegeben.

Wenn angenommen wird, daß beide Bedingungen erfüllt sind, legt das ODER-Glied HOOc ein Signal auf einen Eingang des UND-Gliedes 1101 ft.

Zur Zeit des Vorschaltimpulses wird ein Signal auf die Setzleitung ßFgegeben, welches das UND-Glied UOlft der Verriegelungs-Schaltung ßF5 auf I setzt. In ähnlicher Weise wird ßF5 auf 1 gesetzt, wenn zur Zeit des Vorschaltimpulses die Bedingungen des UND-Gliedes 11006 erfüllt sind, d.h., die Stufe GR ist voll (GRP=X), die Stufe ß5 ist leer (-ßP5=l) und die Stufe ß6 ist ebenfalls leer (-ßP6=l). Diese drei Eingänge für das UND-Glied liOOft setzen die Verriegelung ßF5 auf 1, wenn der nächste Vorschaltimpuls auf die SF-Setzleitung gegeben wird.

Die Verriegelungs-Schaltung ßF5 wird durch die Schaltungen des Kanals 1 zurückgestellt, wenn das Einersignal von der Verkettungs-Rückstelleitung genommen wird. Die Verriegelungs-Schaltung ßF5 wird ebenfalls zurückgestellt, wenn die Eingangsbedingun-

4» gen des UND-Gliedes 1102 erfüllt sind, d. h., wenn der Vorschaltimpuls auf die ßF-Setzleitung gegeben wird, die Stufe ß4 leer ist (- ßF4= 1) und die Stufe ß5 voll ist (BP5= 1). Wenn die Stufe ß5 voll und die Stufe ß4 leer ist zu einem Zeiktpunkt, wenn der Vorschaltimpuls angelegt wird, werden die Daten übertragen und daher wird die Stufe B 5 leer.

Die Stufen ß4 und ß3 erfordern eine weitere Erklärung aufgrund der Teilungsmöglichkeit. Die Leitung —PART kommt zur Wirkung, wenn eine Pufferteilung erforderlich ist, und verhindert das Setzen der Verriegelungs-Schaltung ßF3 über die UND-Glieder 1105 und 1106. Außerdem verhindert die Leitung das Setzen der Verriegelungs-Schaltung ßF2, wenn die Stufe S4 voll ist (ßP4=1) und die Stufen ß2 und ß3 leer sind (-ßP3=l und -BPl=X) über das UND-Glied 1105.

Genauer gesagt, ist die - ΡΛ Λ Τ Leitung gleich Null, wenn eine Teilung angefordert wird, wodurch ihr Signal am Eingang zu den UND-Gliedern 1105 und 1106 diese sperrt Die wahren Ausgänge 1107 und 1108 der UND-Glieder 1105 und 1106 sind gleich Null und sperren somit die Eingangs-UND-Glieder 1110a, 1110ft der Verriegelungs-Schaltung ßF3. Die Leitung 1107 sperrt das UND-Glied Hilft der Eingangsschaltungen zum Setzen der Verriegelungs-Schaltung ßF2, wobei das UND-Glied 1111 ft dasjenige ist, welches zum Setzen der Verriegelungs-Schaltung ßF2 führt, wenn die Eingänge ßF4 und -PART zum UND-Glied auf 1

stehen und die Eingänge — BP3 und — BP2 zum UND-Glied 1105 ebenfalls auf 1 stehen.

Die Leitung /MRTbenutzt ein ODER-Glied 1112 und ein UND-Glied 1113a zum Setzen der Verriegelungs-Schaltung ßF4, wenn die Stufe S5 voll ist (SPS=I). obwohl die Stufe ß3 leer ist (ßP3 = 0). Die Leitungs-PARTbenutzt das Oder-Glied 1112 und die Inverterschaltung 1114 zum Rückstellen von BF4 nur, wenn die Stufe ß3 leer ist (BP3 = 0) 3 = 0) und keine Teilung vorliegt. Der wahre Ausgang 1115 des ODER-Gliedes '112 ist ein Eingang zum UND-Glied 1113a und der Komplementausgang 1116 ein Eingang zum Inverter 1114.

Jede der Verriegelungs-Schaltungen BFb bis BF4 wird ebenfalls über die UND-Glieder 1101a, 1120a, M2ia gesetzt, wenn Daten in die Stufen GR, ß6, BS und ß4 übertragen werden, wenn die zugehörigen Speicherkennzeichen-Eingabeleitungen 2, 1 und 0 auf I stehen. Die ßF-Setzleitungen und die Zeitleitung 225 bis 270 bilden den zweiten und dritten Eingang zu den UND-Gliedern HOIa, 1120a, 2211a. Ein vierter Eingang zu diesen UND-Gliedern ist der Ausgang des UND-Gliedes 1122, dessen Eingänge die Ausgangsleitung SX 1 und die Leitung für den zweiten Speicherzyklus sind.

Das UND-Glied 11236setzt die Verriegelungs-Schaltung GRFm ähnlicher Weise. Die Eingänge zu diesem UND-Glied sind die ßF-Setzleitung sowie die Zeitleitung 225 bis 270, die Speicher-Kennzeichenleitung 3 und die -Setzleitung GR, die der Komplementärausgang der Verriegelungs-Schaltung 1124 ist.

Die Verriegelungs-Schaltung 1124 wird durch die Bedienungssignal-Steuerleitungen des Kanals 1 und den Eingang sowie die Komplement-Ausgangsleitung — GRP der Verriegelungs-Schaltung GRP gesetzt. Wenn die Verriegelungs-Schaltung 1124 gesetzt ist, setzt sie über das UND-Glied 1123 die Verriegelungs-Schaltung GRF, und Daten von der E/A-Schnittstelle (nicht dargestellt) werden in der Stufe GR verriegelt.

Die Verriegelungsschaltung 1124 wird zurückgestellt, wenn die Verriegelungs-Schaltung GRF nach der Übertragung der Daten von dort zurückgestellt wird.

Die Impulse »BFsetzen« und »— BPsetzen« werden durch Einrichtungen erzeugt, welche die UND-Glieder 1130 und 1131 sowie das ODER-Glied 1132 in Fig.2F sowie die Verzögerungsschaltung 1133 in Fig. 2C, Inverter 1134 und 1135 und die UND-Glieder 1136 und 1137 umfassen.

Wenn die Leitung OSC negativ wird, wird das daraufliegende Signal durch den Inverter 1135 umgekehrt, bis 30 ns später die beiden positiven Eingänge zum UND-Glied 1137 ein positives Ausgangssignal auf der Leitung » — BF setzen« (F i g. 3) und ein negatives Ausgangssignal auf der Leitung »ßFsetzen« erzeugen.

Wenn die Leitung OSC positiv wird, erzeugt das UND-Glied 1136 ein positives Ausgangssignal auf der Leitung »—BP setzen« (und ein negatives Ausgangssignai auf der Leitung »BP setzen«) während 30 ns, und in diesem Zeitraum wird das Ausgangssignai des Inverters 1134 negativ.

Das GCL-Register besteht aus vier Verriegelungs-Schaltungen 1150, weiche die vier rechts stehenden Bits der CCW-Zahl des erten Kanals darstellen, die in die Arbeitsspeicherposition 29 gesetzt ist. Die GCL-Verriegelungs-Schaltungen werden auf ihre Anfangswerte von den externen Eingangsleitungen EBJZO—7 und EBl3.0-7 gesetzt, wenn der Zahlenwert dem Arbeitsspeicher zugeordnet ist. Die Eintragung in die GCL-Verriegelungs-Schaltung wird während jedes Teilerzyklus aus den Bytes 2 und 3 eines Z-Register genannten Registers (siehe F i g. 6B) fortgeschrieben. Der Zahlenwert in den GCL-Verriegelungs-Schaltungen wird bei der Operation erst berücksichtigt, wenn er den Wert 9 erreicht oder überschreitet. Um sicherzustellen, daß die werthohen Bits der Zahl reduziert wurden, bevor das GCL-Register geprüft wird, bringt ein in der Zahl im Arbeitsspeicher (oder während der Fortschreibung im Z-Register) vorhandenes werthohes Bit die Zahl 12 in das GCL-Register.

Wie im einzelnen aus F i g. 2D zu ersehen ist, werden somit die Bits Z2.0-3 auf ein ODER-Glied 1151 geleitet, dessen Ausgangssignal auf die ODER-Glieder

1154 und 1155 gegeben wird, um Eins-Signale in den beiden werthohen Bits 0 und i im GCL-Register i i50 zu setzen, wenn ein Eingang Z2.0 — 3 vorhanden ist. Diese beiden werthohen Bits stellen eine binäre 8 und eine binäre 4 dar, wodurch der Wert 12 in das GCL-Register gegeben wird. In ähnlicher Weise werden die Bits 4 bis 7 des Bytes Z-2 auf ein ODER-Glied 1152 gegeben, dessen Ausgangssignal an die beiden ODER-Register 1154 und

1155 angelegt wird, um die Zahl 12 in das GCL-Register zu geben, wenn eines der Bits 4 bis 7 auf 1 steht. In ähnlicher Weise werden die Bits 0 bis 3 des Bytes Z-3 mit den Eingängen eines ODER-Gliedes 1153 verbunden, dessen Ausgangssignal an die ODER-Glieder 1154 und 1155 angelegt wird, um den Wert 12 in das GCL-Register zu geben, wenn eines der Bits 0 bis 3 auf 1 steht. Bit 4 des Bytes Z-3 wird auf das ODER-Glied 1154 geleitet, wodurch der Wert 8 in das GCL-Register gegeben wird, wenn Z-3 Bit 4 auf 1 steht. Z-3 Bit 6 und Z-3 Bit 7 werden direkt auf die Eingänge zum GCX-Register gegeben, um die binären Werte 2 bzw. 1 in das Register zu geben, wenn die auf 1 stehen. Die Leitungen für Z-3 Bit 6 und Z-3 Bit 7 sind ebenfalls als Eingangsleitungen an das ODER-Glied 1156 angeschlossen, und die Ausgänge der ODER-Glieder 1154 und 1155 bilden ebenfalls Eingänge zum ODER-Glied 1156. Das Ausgangssignal des ODER-Gliedes 1156 wird auf eine Verriegelungs-Schaltung 1157 gegeben und dadurch eine Zahl 0 angezeigt, wenn das letzte durch ein CCW zu übertragendes Datenwort tatsächlich übertragen worden ist. Dieses Ausgangssignal des ODER-Gliedes 1156 wird auf die Verriegelungs-Schaltung 1157 über ein UND-Glied 1158 gegeben, welches zur Zeit 2-3 wirksam gemacht wird während einer Ausgabeoperation des Selektorkanals 1 und der Zwei-Teiler-Zykluszeit.

Wie bereits gesagt wurde, wird der andere Eingang zum GCL-Register 1150 von den über die externe Eingangsleitung kommenden Bytes 2 und 3 abgeleitet. Somit werden die Bits F.ß/2.0-3 auf ein ODER-Glied 1160 geleitet, welches seinerseits wieder an ein ODER-Glied 1163 angeschlossen ist und ein zweites ODER-Glied 1164 und Signale auf die werthohen Bitpositionen 0 und 1 im GCL-Register entsprechend dem Zahlenwert 12 gibt Die Bits EBiIA bis EBI 2.Ί werden auf ein ODER-Glied 1161 geleitet, dessen Ausgangssignal ebenfalls an die ODER-Glieder 1163 und 1164 gelegt wird, um eine Zahl 12 in das GCL-Register zu geben. Die Bits F.ß/3.0 bis £ß/3.3 werden auf ein ODER-Glied 1162 geleitet, dessen Ausgangssignal an die Eingänge der ODER-Glieder 1163 und 1164 angelegt wird, um eine Zahl 12 in das GCL-Register einzugeben. EBf3 Bit 4 wird auf das ODER-Glied 1163 gegeben, um den Wert 8 in das GCL-Register zu setzen, wenn es auf 1 steht EBI3 Bit 5

wird auf das ODER-Glied 1164 gegeben, um den Wert 2 in das GCL-Register zu setzen, v-enn es auf 1 steht EBI Bits 6 und 7 werden direkt auf die Eingänge des GCL-Registers gegebe'·, um die Werte 2 bzw. 1 in das GCL-Register zu setzen, wenn sie auf 1 stehen.

Somit enthält das GCL-Register in seiner Anfangseinstellung einen binären Wert bis zu maximal 12, welches dem binären Wert der Bits O bis 7 von EBI2 und EBl 3 entspricht. Bei jedem nachfolgenden Teilerzyklus wird das GCL-Register fortgeschrieben, wenn die Zahl im Arbeitsspeicherkanal-Steuerwort über die Leitungen ZI und Z 3 fortgeschrieben wird. Die vier für die wahren und Komplementär-Bitwerte vorgesehenen Ausgangsleitungen GCL-Q bis 3 und - GCL 0 bis 3 haben einen Wert (bis zu maximal 12), der gleich dem binären Wert der Leitungen Z-2 und Z-3 ist, wenn sie tatsächlich die Wortzahl führen.

Setzen und Rückstellung des GCL erfolgen durch ein UND-Glied 1165 und einen Inverter 1166.

Der Ausgangswert des GCL-Registers wird mit dem Ausgangswert des Pufferbytezählers BG in einer Vergleicherschaltung 1005 verglichen, die die Antivalenzglieder 1170 bis 1173 umfaßt, deren Ausgänge an ein UND-Glied 1174 angeschlossen sind. Während der Eingabeoperationen wird mit dieser Vergleicherschaltung die tatsächliche Zähler-Null-Bedingung durch Erzeugung eines Ausgangssignals vom UND-Glied 1175 bestimmt.

Die Ausgangsbits des GCL-Registers werden auf eine Decodierschaltung der Speicher-Kennzeichenschaltungen 1000 (Fig.2A und 2B) in jedem Teilerzyklus geleitet. Wenn die werthohen Bits gleich Null sind, steuern die Speicherkennzeichenbits teilweise die zwischen dem Puffer 267 und dem nicht dargestellten Hauptspeicher übertragenen Datenbytes und die Fortschreibung der Zahl und der Datenadresse.

Das GDL-Register in F i g. 2D umfaßt zwei Verriegelungs-Schaltungen, die die wertniederen Bitpositionen der CCW-Datenadresse des ersten Kanals darstellen, welche in das Arbeitsspeicher-Register an der Stelle 28 gesetzt werden. Die GCL-Verriegelungs-Schaltungen werden von den externen Eingangsleitungen EBI 3.6,7 gesetzt, wenn die Datenadresse für den Arbeitsspeicher bestimmt ist. Die externen X- und V-Decodiererleitungen, die Setzleitung GDL, das UND-Glied 1180 und der Inverter 1181 liefern die Setz-/Rückstellfunktion.

Nachdem der erste Teilerzyklus Daten zwischen dem Hauptspeicher und einer E/A-Einheit übertragen hat, werden die Bits im GDL-Register auf eine Wortgrenze in fast allen Fällen gesetzt, da nach dem ersten Teilerzyklus die übertragenen Daten auf einer Wcrtgrenzadresse stehen. Somit ist bei den meisten Vorwärts-Eingabeoperationen der Wert im GDL-Register 00 (eine Wortgrenze), während er bei den Rückwärts-Eingabeoperationen ti ist (eine Wortgrenze) und für Ausgabeoperationen 00 (eine Wortgrenze).

Die echten Bits und die Komplementbits GDLO, GDLl, -GDLO und -GDLi werden auf die Speicherkennzeichen-Schaltungen 1000 (Fig.2B) und auf die Schaltungen 1001, 1002 und 1003 (Fig.2F und 2G) über die Vordecodierer 1183,1184 und die Leitung 1185 gegeben. Diese GDL-Bits und die Vorwärts- und Rückwärts-Eingabebits veranlassen die Schaltungen 1001 bis 1003 zum wahlweisen Setzen der Verriegelungs-Schaltung BF2 bis BFO auf den »Vollzustand«, wenn weniger als vier volle Bytes aus dein Puffer 267 auf den Hauptspeicher zu übertragen sind.

Während jedes Teilerzyklus werden die Ausgangssignale des GDL-Registers auf die Decodisrschaltung der Speicherkennzeichen-Schaltungen 1000 geleitet. Die Kennzeichenbits werden erzeugt zum Steuern der übertragenen Bytes und zum Fortschreiben der Zahl S und der Datenadresse.

Die Speicherkennzeichen-Schaltungen 1000 in den Fig.2A und 2B umfassen ein Register mit den Verriegelungs-Schaltugnen 1200 bis 1203. Die Ausgänge dieser Verriegelungs-Schaltungen sind entsprechend

ίο mit den Eingängen der Voll-Verriegelungs-Schaltungen BF4 bis GR4 verbunden. Ein UND-Glied 1204 und die Inverter 1205 bis 1208 liefern die Setz-ZRückstellfunktion für die Verriegelungs-Schaltung 1200 bis 1203. Die Verriegelungs-Schaltungen werden gesetzt über die Decodierschaltungen 1210 bis 1213, die entsprechende Kennzeichenbit-Einstellungen liefern.

Bestimmte Eingangssignale für die Decodierschaltungen 1210 bis 1213 werden von den Ausgangsbils des GCL-Registers über eine Gruppe von Vordecodierschaltungen abgeleitet, die aus den UND-Gliedern 1215 bis 1218 und den logischen Schaltungen 1220 bis 1222 bestehen. Diese und die Decodierschaltungen 1210 bis 1213 sowie die Verriegelungs-Schaltungen 1200 bis 1203 sind allen Selektorkanälen gemeinsam.

Die wahren GCL-Bits und die Komplement-GCL-Bits werden durch die UND-Glieder 1215 bis 1217 decodiert und die Signale auf die Eingänge der logischen Schaltungen 1220 bis 1222 gegeben. Die Ausgangssignale -CNTl, CNTh -CNT2, CNT2, -CNTi und CNT3 der logischen Schaltungen 1220 bis 1222 werden auf die Eingänge der Decodierschaltungen 1210 bis 1213 über ein Kabel 1223 geleitet.

Die Eingänge zu den Schaltungen 1210 bis 1213 werden außerdem von den logischen Schaltungen 1230 bis 1232 abgeleitet, die allen Selektorkanälen gemeinsam sind und von jedem Kanal den Ausgang des entsprechenden GDL-Registers sowie die rückwärtige Eingangs-Steuerleitung umfassen. Somit erhalten die logischen Schaltungen 1230 bis 1232 Eingangssignale

GDL 0, GDL 1 und Rückwärtseingang. Ihre Ausgangssignale GDL 0, - GDL 0, GDL 1, - GDL 1, Rückwärtseingang, - Rückwärtseingang werden auf ausgewählte Eingänge zu den Schaltungen 1210 bis 1213 über das Kabel 1223 gekoppelt.

Die Speicherkennzeichen-Verriegelungs-Schaltungen 1200 bis 1203 werden so gesetzt, daß sie die Anzahl der in einer bestimmten Datenübertragung vom Hauptspeicaher auf den Puffer 267 oder umgekehrt übertragenen Anzahl von Bytes angeben. Die zum aktiven Kanal gehörenden Steuerbits werden in die oben beschriebene Decodierschaltung so geleitet, daß die Verriegelungs-Schaltungen 1200 bis 1203 für den laufenden Teilerzyklus gesetzt werden. Die Kennzeichenbits steuern die Einstellung der Puffer-Vollverriegelungs-Schaltungen für eine Ausgabeoperation und die Leitung der Speicher-Eingabebytes für Eingabeoperationen. Die Kennzeichenbits steuern außerdem die Fortschreibung der Datenadresse und der Zahl für Eingabe- und Ausgabeoperationen.

Eine logische Decodierung der Ausgangssignale des die beiden wertniederen Zahlenbits enthaltenden GDL-Registers und des die beiden wertniederen Datenadreßbits enthaltenden GDL-Registers bestimmt die zu setzenden Kennzeichenverriegelungs-Schaltungen. Eine normale Decodierung und Umschaltung verläßt sich auf die Tatsache, daß gleichzeitig in diesen beiden Registern keine Bits gesetzt sind. Die Ausnahme tritt auf, wenn der CClV-Anfangszahlenweri kleiner als

4 ist, und wird mit einer Sonderschaltung (nicht dargestellt) berücksichtigt

Der Puffer-Bytezähler und das Register GB mit seinen, zugehörigen Steuerungen sind in Fig.2C gezeigt Das Register GB umfaßt fünf Verriegelungs- S Schaltungen, je eine für die vier Datenbits und eine für das Paritätsbit. Jede umfaßt drei UND-Glieder, wie z. B.

1250 bis 1252, deren Ausgangssignale die Eingangssignale zu einem ODER-Glied 1253 bilden.

Die UND-Glieder, wie z.B. das UND-Glied 1250, setzen das Register GB entsprechend dem fortgeschriebenen erhöhten Wert Die UND-Glieder, wie z. B. 1251, setzen das Register GB entsprechend dem Anfangswert, der von der Pufferverriegelungs-Schaltung GRF bis BFA abgeleitet ist, jedesmal, wenn Daten vom Puffer 267 zum Hauptspeicher übertragen werden. Die UND-Glieder 1252 sind für die Verriegelungsfunktionen vorgesehen.

Die Setz-/Rückstellfunktion wird durch ein Schaltglied 1254 ausgeführt dessen Eingangssignale die Signale »Rückstellung BFO, 1,2,3, BFZeh und Setzen GR- voll« sind. Das Ausgangssignal der Schaltung 1254 wird direkt auf das UND-Glied 1252 gekoppelt und über den Inverter 1255 auch auf das UND-Glied 1251.

Die Ausgangs-Verriegelungsbits für den vollen Puffer (von F i g. 2E bis 2G) werden über die Vordercodierer 1260, die Decodierer 1262, ein diese beiden Schaltungen verbindendes Kabel 1261 und ein die Ausgänge der Decodierer 1262 mit den Eingängen des UND-Gliedes

1251 verbindendes Kabel 1263 auf das UND-Glied 1251 geleitet.

Die Vordecodierschaltungen 1260 umfassen ein UND-Glied 1265 mit den Eingängen -GR voll und - BF6, ein UND-Glied 1266 mit den Eingängen - BF5 und -BFA, zwei UND-Glieder 1267 und 1268, deren Ausgänge die Eingänge zum ODER-Glied 1269 bilden, und wo die Eingänge zum UND-Glied 1267 -GR voll und BF6 und zum UND-Glied 1268 GR voll und - BF6 sind, ein UND-Glied 1260 mit den Eingängen BF6 und GR voll, ein UND-Glied 1271 mit den Eingängen -BF5 und BFA und ein UND-Glied 1272 mit den Eingängen BFS und -BFA. Die Ausgänge dieser beiden UND-Glieder bilden die Eingänge zum ODER-Glied 1273. Ein UND-Glied 1274 hat die Eingänge BFA und BFS. Die Ausgänge HO,-Hi, H2, -LO und L 0, -Li und L1 und — L2und L2der Schaltungen 1265, 1269, 1270,1276,1273 und 1274 bilden das Kabel 1261. Diese Ausgänge von den Schaltungen 1260 bilden entsprechende Eingänge für die Schaltungen 1262 gemäß Darstellung in F i g. 2C.

Die Schaltungen 1262 umfassen ein UND-Glied 1280 mit den Eingängen H 2 und L 2 und einen an das Kabel 1263 gekoppelten Ausgang. Die Ausgänge der UND-Glieder 1281, 1282 und 1283 bilden die Eingänge zu einem ODER-Glied 1284, dessen Ausgang an das Kabel 1263 angeschlossen ist. Das UND-Glied 1281 verfügt über die Eingänge HO und L 2, das UND-Glied 1282 über die Eingänge Hi und -LO und das UND-Glied 1283 über die Eingänge H 2 und - L 2.

Die Schaltungen 1282 umfassen auch die UND-Glieder 1285 und 1286, deren Ausgänge die Eingänge zu einem ODER-Glied 1287 bilden. Die Eingänge zum UND-Glied 1285 sind - H1 und L1, die Eingänge zum UND-Glied 1286 H1 und - L 1.

Die Schaltungen 1262 umfassen auch die UND-Glieder 1290,1291 und 1292, deren Ausgänge die Eingänge zum ODER-Glied 1293 bilden.

WO und LO sind die Eingänge zum UND-Glied 1290,

H1 und L 2 zum UND-Glied 1291 und H2 und L1 die Eingänge zum UND-Glied 1292. Der Ausgang des ODER-Gliedes 1293 bildet einen Teil des Kabels 1263.

Der Ausgang des Registers GB wird direkt und über einen Inverter 1294 auf die Eingänge der Einer-Inkrementier-Schaltung BYl 1004 gegeben. Die Schaltung 1004 umfaßt einen aus den Schaltungen 1295 bestehenden ersten Teil, der an ihren Ausgängen einen Wert erzeugt, der gleich dem um 1 erhöhten Wert im Register GB ist Die Einer-Inkrementier-Schaltung BYi 1004 umfaßt außerdem ein Register 1296, welches den erhöten Wert speichert.

Die Verknüpfungsschaltungen 1254 Obernehmen die Setz-/Röckstellfunktion für das Register GB. Für beide Arten von Operationen, d. h. ob ein Wert entsprechend der Einstellung der Puffer-Vollverriegelungs-Schaltungen oder entsprechend dem Wert in der Einer-Inkrementier-Schaltung BYi 1004 in das Gß-Register gesetzt wird. Ein UND-Glied 1297 wählt einen der beiden Werte zur Leitung in das GB-Register aus. Die Eingangsleitungen für das UND-Glied 1297 sind als Torcingangsleitung zu GR und -Rückstellung ßFO-3-Leitung bezeichnet. Der wahre Ausgang 1298 des UND-Gliedes 1297 leitet den erhöhten Wert vom Register 1296 in das Gß-Register über das UND-Glied

1250. Der Komplementausgang 1299 vom UND-Glied 1297 setzt das GB-Register entsprechend der Einstellung der Puffer-Vollverriegelung über die UND-Glieder

1251. Das Pufferzahlregister GB arbeitet wie folgt. Das Gß-Register enthält fünf Verriegelungs-Schaltungen, die eine binäre Darstellung der Datenbytes im Puffer 1267 enthalten. Vier Bits werden durch die Zahl selbst benutzt, das fünfte ist ein Paritätsbit. Die Pufferzahl wird nur für Eingabeoperationen benutzt, wenn die Anzahl der Bytes im Puffer eine Funktion der Zähler-Null-Bedingung ist. Der Wert der fünf Verricgelungs-Scbaltungen wird um 1 erhöht und in ein zweites Register 1296 gesetzt. Wenn ein neues Datenbyte in die GR-Stufe des Puffers gelangt, wird der um 1 erhöhte Wert im Inkremenlier-Register in das Pufferbyte-Register GB gesetzt.

Das Pufferbyte-Register GB wird am Anfang von einer Decodierschaltung der Puffer-Voll-Verriegelungsbits gesetzt. Bei jeder Datenübertragung vom Puffer 267 zum Hauptspeicher Iß werden die vier wertniederen Pufferpositionen und die Puffer-Vollbits gelöscht. Die Pufferbytezahl im Gß-Register wird wieder mit der logischen Zahl der Puffer-Voll-Verriegelungsbits GRF bis ßF4 initialisiert.

Der Ausgang des Pufferbyte-Registers Gß wird bei jedem Schiebezyklus des Puffers durch nicht dargestellte Einrichtungen überprüft, um festzustellen, ob die Zahl der Bytes im Puffer 267 größer ist oder nicht als der verbleibende CCW-Zahlenwert. Das Register Gß wird weiterhin auf einen Wert untersucht, der größer ist als der binäre Wert 1000, der einen Systemüberlauf darstellt, da der Puffer nur acht Positionen hat. Eine Pufferzahl-Prüfverriegelung (nicht dargestellt) wird gesetzt und zeigt die Bedingung an.

Die Schaltungen für eine Aufteilung des Puffers 267 sind in F i g. 2] gezeigt. Diese Schaltungen umfassen ein ODER-Glied 1300, dessen Ausgangssignale, nämlich »PART« und »- PARTu, entsprechend auf das ODER-Glied 1112 und das UND-Glied 1105 in Fig.2F gegeben werden. Eine Ausgangsteiler-Schaltung umfaßt die UND-Glieder 1301 und 1302,deren Ausgangssignale die Eingangssignale für ein ODER-Glied 1303 bilden, dessen Ausgangssignal wiederum ein Eingangssignal für

das ODER-Glied 1300 bildet. Ein Eingangssignal zum UND-Glied 1301 wird durch ein UND-Glied 1304 geliefert, dessen Eingangssignale auf den Leitungen »Datenverkettung«, »Ausgangsoperation«, und »Zahl 0 (CCL)U. erscheinen. Die ersten beiden Leitungen stammen von den Steuerungen des Kanals 1, die O-Zahlleitung aus der Schaltung in F i g. 2D.

Das andere Eingangssignal für das UND-Glied 1301 wird geliefert durch ein UND-Glied 1305, dessen Eingangssignale erscheinen auf den Leitungen -GR voll, -BF6, -BF5 und -BFA. Ein Eingang zum UND-Glied 1302 ist die Verriegelungs-Rückverbindung vom Ausgang des ODER-Gliedes 1303, der andere Eingang wird durch die beiden UND-Glieder 1306 und 1307 geliefert. Zum UND-Glied 1306 gehören die Eingangsleitungen -BFO, -BFi, -BF2und -BF3. Der Ausgang des UND-Gliedes 1306 liefert einen Eingnag zum UND-Glied 1307 und die Leitung BP-Zeit bildet den anderen Eingang zum UND-Glied 1307.

Eine Verknüpfungsschaltung umfaßt die UND-Glieder 1310 und 1311 sowie ein ODER-Glied 1312, welches einen zweiten Eingang zum ODER-Glied 1300 bildet. Der Ausgang des UND-Gliedes 1305 liefert einen Eingang zum UND-Glied 1310, dessen anderer Eingang durch ein UND-Glied 1313 geliefert wird, dessen Eingänge wiederum die Leitungen 0 (GCL=GB), Datenverkettung und Eingabeoperation bilden. Die Verriegelungs-Rückverbindung vom Ausgang des ODER-Gliedes 1312 bildet einen Eingang zum UND-Glied 1311, dessen anderer Eingang durch die Leitung »ADV« gebildet wird.

Die Teilerschaltung arbeitet wie folgt. Die Eingangsbedingungen des UND-Gliedes 1301 müssen während der Ausgabeoperationen erfüllt sein, um eine Teilung durchzuführen und die Eingangsbedingungen des UND-Gliedes 1310 müssen erfüllt sein, um eine Teilung während der Eingabeoperationen durchzuführen.

Um eine Teilung durchzuführen, müssen alle Stufen GR, B 6, 05 und S 4 von Daten frei sein. Daher erzeugt das UND-Glied 1305 ein Ausgangssignal, wenn diese Bedingung erfüllt ist, welches dann auf die beiden Teilerschaltungen 1301 und 1310 gegeben wird. Während der Ausgabeoperationen kann eine Teilung nur vorliegen, nachdem die Zahl im GCL- Register den Wert 0 erreicht hat. Somit wird das O-Zahlensignal auf das UND-Glied 1304 geleitet, wodurch das UND-Glied 1301 leitend wird. Die Teilung ist natürlich nur bei Datenverkettungsoperationen von Wert. Somit gehören zu den UND-Gliedern 1304 und 1313 Verkettungsdaten-Eingänge.

Bei Eingabeoperationen kann die Teilung nur erfolgen, wenn der Wert im GCL-Register gleich dem Wert im Gß-Register ist und somit eine Nullzahlbedingung erfüllt. Somit ist einer der Eingänge zum UND-Glied 1313 diese Nullzahlbedingung.

Bei Ausgabeoperationen kann die Teilung aufgehoben werden, sobald die Stufen BO bis BZ leer sind. Somit stellen die UND-Glieder 1306 und 1307 die Teilungsschaltung bei der Ausgabe zurück, wenn die Stufen β 0 bis β 3 leer sind. Diese Schaltung wird bei der Eingabe zurückgestellt durch ein Signal auf der Eingabe-Setzzahl-Bereitschaftsleitung, die vor. der Kanalsteuerung kommt

F i g. 4 zeigt den Datenempfang von der E/A-Schnittstelle und die Verschiebung der Daten durch die Stufen GO bis BOX des Puffers 267 in Vorbereitung der Datenübertragung zum Hauptspeicher. Im Ausführungsbeispiel belegt jeder Schiebeimpuls 90 ns.

Das erste Byte A wird empfangen und in der Stufe GR während der Verschiebungszeit 1 und in den Stufen B 5, B 3 und B1 während der Verschiebezeiten 2,3 und 4 entsprechend verriegelt Die Stufe BO wurde mit eingeschalteter Vollverriegelungs-Schaltung BFO gesetzt, um die Dateneintragung in diese Stufe zu verhindern. Wenn auch vier Verschiebezeiten zum Verriegeln von Byte A in der Stufe B1 vorgesehen sind, so sind die Datenbits doch viel schneller durch die Stufen gelaufen.

Die maximale Eingabegeschwindigkeit für Daten wird mit einem Byte pro 360 ns angenommen und daher wird das Byte B zur Zeit 5 empfangen und in der Stufe Bl zur Zeit 8 verriegelt. Byte C wird zur Zeit 9 empfangen und in der Stufe B 3 zur Zeit It verriegelt. Die drei Bytes A, B und C sind jetzt zur Datenübertragung in den Hauptspeicher Xb in einem Teilerzyklus bereit.

F i g. 5 zeigt eine Ausgabeoperation. Zur Zeit 1 hat ein Teilerzyklus die Bytes A bis D in die Stufen GR-A darstellungsgemäß übertragen. Byte A ist in den Stufen B2 und SO zu den Zeiten 2 bzw. 3 verriegelt. Während der Zeit 3 wird das Byte in der Stufe B 3 und zur Zeit B 4 in der Stufe B X verriegelt.

Zur Zeit B 5 wird das Byte A auf die Ausgabestufe GO (in F i g. 5 nicht gezeigt) zur Übertragung auf eine nicht gezeigte E/A- Einheit übertragen und das Byte Cin der Stufe B 2 und das Byte in der Stufe 5 verriegelt.

Zur Zeit 6 wird das Byte Din der Stufe B3 verriegelt und der Puffer 267 ist zum Empfang von weiteren vier Datenbytes in den Stufen GR bis B A bereit.

Aus den Fig.4 und 5 ist zu ersehen, daß der verbesserte Puffer 267 Daten während der Eingabeoperationen wesentlich schneller zusammensetzt als eine E/A-Schnittstelle sie liefern kann, auch wenn die E/A-Datengeschwindigkeiten mit über 3 Millionen Bytes pro Sekunde sehr hoch liegen. Bei Ausgabeoperationen muB der Puffer ebenfalls auf die E/A-Schnittstelle zur Abgabe von Daten warten. Der Puffer 267 kann weiterhin Daten wesentlich schneller verschieben, als ein Teilerzyklus sie übertragen kann.

Hierzu 12 Blatt Zeichnungen

Claims (5)

Patentansprüche:

1. Schiebespeicher als Pufferspeicher für Datenverarbeitungsanlagen, der die Übertragung von externen Speichern oder Ein- und Ausgabegeräten in den Hauptspeicher oder umgekehrt vornimmt und steuert sowie zum Verschieben und Ausschließen von Daten bzw. Textworten, bestehend aus Speicherstufen, Steuerschaltungen und Anzeigeschaltungen, dadurch gekennzeichnet, daß die Schieberegisterstufen (GR bis BO), die zugeordneten Anzeige- und Steuerschaltungen (BF6 bis BFO und BPS bis BPO) aus logischen Verriegelungsschaltungen aufgebaut sind, die eine Vielzahl von gruppenweise über UND-Glieder (z. B. 1022,1031 und 1042) zusammengeschaltete Eingänge aufweisen, wobei die Ausgänge der genannten UND-Glieder an einem gemeinsamen ODER-Glied (z. B. 1026) liegen und der Ausgang dieses ODER-Gliedes an mindestens eines der genannten UND-Glieder zurückgeführt ist.

2. Pufferspeicher nach Anspruch 1, dadurch gekennzeichnet, daß jede Stufe (ß6 bis SO) des Schieberegisters (267) außer den Dateneingabeleitungen (z. B. EBI) einen Steuereingang (z. B. -SETZ B 6 bis 0) aufweist, der mit dem Ausgang der zugeordneten Steuerschaltung (SD 6 bis 0) verbunden ist, deren einer Eingang mit dem Ausgang der zugeordneten Anzeigeschaltung (BF6 bis 0) und deren anderer Eingang mit einer Steuerleitung (SETZ. BF) verbunden sind, und daß die Anzeigeschaltung (BFG) einerseits mit der genannten Steuerleitung (SETZ BF) und andererseits mit einer logischen Schaltung (1000) zur Anzeige des Speicherzustands verbunden ist.

3. Pufferspeicher nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß einem Teil der Stufen (z. B. ß3 bis ß0) des Schieheregisters (267) ein Assemblierer (268) nachgeschaltet ist, um die aus dem Schieberegister (267) ausgegebenen Bits zu sammeln.

4. Pufferspeicher nach den Ansprüchen I bis 3, dadurch gekennzeichnet, daß das Schieberegister (267) in zwei unterschiedlich steuerbare Teile (GR bis ß4 und ß3 bis ßO) unterteilt ist, wodurch Daten, die nach dem Eingeben von anderen Daten in einen Teil (ß3 bis ßO) in den anderen Teil (GR bis ß4) eingegeben und mit den schon darin befindlichen Daten zusammengefaßt werden können.

5. Pufferspeicher nach den Ansprüchen 1 bis 4, dadurch gekennzeichnet, daß zur Durchführung der Registeroperationen die Steuerleitungen mit einem bekannten Mikroprogrammdecoder verbunden sind.