DE202019104209U1

DE202019104209U1 - Abbildungssysteme mit ladungsteilenden Analog-Digital-Wandlern mit sukzessivem Sub-Radix-2-Näherungsregister (Successive Approximation Register (SAR))

Info

Publication number: DE202019104209U1
Application number: DE202019104209.5U
Authority: DE
Original assignee: Semiconductor Components Industries LLC
Current assignee: Semiconductor Components Industries LLC
Priority date: 2018-09-21
Filing date: 2019-07-31
Publication date: 2019-08-14
Anticipated expiration: 2029-08-01
Also published as: CN211152057U; CN210157249U; US10432211B1; US10291251B1

Abstract

Bildsensor, umfassend:
eine Vielzahl von Bildsensorpixeln;
eine Ausgangsleitung, die mit der Vielzahl von Bildsensorpixeln gekoppelt ist; und
einen Datenwandler, der konfiguriert ist, um Signale von der Ausgangsleitung zu empfangen, wobei der Datenwandler umfasst:
einen Komparator mit einem Komparatorversatz; und
einen Digital-Analog-Wandler (digital-to-analog converter (DAC)), der konfiguriert ist, um Signale auszugeben, die durch den Komparator empfangen werden, wobei der DAC Kondensatoren umfasst, die unter Verwendung eines Sub-Radix-2-Skalierungsschemas ausgelegt sind, und wobei das Sub-Radix-2-Skalierungsschema einen Redundanzspielraum bereitstellt, um eine Toleranz gegenüber dem Komparatorversatz zu verbessern.

Description

HINTERGRUND
Dies betrifft allgemein Analog-Digital-Wandler und insbesondere massiv parallele Analog-Digital-Wandler. Massiv parallele Analog-Digital-Wandler können innerhalb Bildsensoren eingeschlossen sein.
Moderne elektronische Vorrichtungen, wie beispielsweise Mobiltelefone, Kameras und Computer, verwenden häufig digitale Bildsensoren. Bildsensoren (manchmal als Bildwandler bezeichnet) können aus einem zweidimensionalen Array von Bilderfassungspixeln gebildet werden. Das Array von Bilderfassungspixeln ist üblicherweise in Pixelzeilen und -spalten angeordnet. Jedes Pixel schließt eine lichtempfindliche Schicht ein, die einfallende Photonen (Licht) empfängt und Photonen in elektrische Ladung umwandelt. Eine Spaltenerfassungsschaltlogik ist typischerweise mit jeder Pixelspalte gekoppelt, um Bildsignale aus Bildpunkten auszulesen.
Herkömmliche Bildsensoren schließen häufig Analog-Digital-Umwandlungsschaltlogik zum Umwandeln von analogen Signalen, die von den Bildpixeln erzeugt werden, in digitale Signale ein. In einer Konfiguration ist ein Bildsensor mit ladungsteilenden Analog-Digital-Wandlern (analog-to-digital converters (ADCs)) mit sukzessivem Näherungsregister (SAR), (ADCs) bereitgestellt. Ein „ladungsteilender“ SAR-ADC weist einen Rückkopplungs-Digital-Analog-Wandler (DAC) auf, der konfiguriert ist, um basierend auf der Ausgabe eines Komparators nacheinander vorgeladene Kondensatoren parallel zu addieren. Dies unterscheidet sich von dem traditionelleren „Ladungsumverteilungs“-SAR-ADC, bei dem die gesamte Kapazität des Rückkopplungs-DAC anfänglich zu Beginn der Umwandlung verbunden wird und einzelne Kondensatoren basierend auf der Ausgabe des Komparators auf unterschiedliche Referenzspannungspegel geschaltet werden.
Wie oben beschrieben, ändert sich die Kapazität des Rückkopplungs-DAC in einem ladungsteilenden ADC jeden Zyklus. Ein sukzessives Addieren in Kondensatoren verändert die entsprechende Eingangsladung. Aufgrund von Nichtidealitäten wird der Komparator einen Komparatorversatz ungleich null aufweisen, der die äquivalente Eingangsspannung in jedem Zyklus des Betriebs beeinflussen wird. Mit anderen Worten ist der ladungsteilende SAR-ADC sehr empfindlich gegenüber Komparatorversatz, was die Verwendung der ladungsteilenden SAR-Architektur auf weniger als 10-Bits begrenzen kann.
In diesem Zusammenhang ergeben sich die hier beschriebenen Ausführungsformen.
Figurenliste

1 ist eine grafische Darstellung einer der Veranschaulichung dienenden elektronischen Vorrichtung gemäß einer Ausführungsform.
2 ist ein Diagramm eines veranschaulichenden Bildpixel-Arrays in einem Bildsensor gemäß einer Ausführungsform.
3 ist eine schematische Darstellung eines veranschaulichenden Analog-Digital-Wandlers (ADC), der in einem Bildsensor gemäß einer Ausführungsform eingeschlossen sein kann.
4 ist ein Graph, der den Betrieb eines veranschaulichenden Analog-Digital-Wandlers (ADC) mit sukzessivem Näherungsregister (SAR) gemäß einer Ausführungsform der vorliegenden Erfindung zeigt.
5 ist ein Schaltplan eines veranschaulichenden SAR-ADC mit einem differenziellen Eingangsanschluss gemäß einer Ausführungsform.
6 ist ein Diagramm einer Übertragungskurve eines herkömmlichen SAR-ADC mit einem Radix-2-Kondensatorskalierungsschema.
7 ist ein Diagramm einer veranschaulichenden Übertragungskurve eines SAR-ADC mit einem Sub-Radix-2-Kondensatorskalierungsschema gemäß einer Ausführungsform.
8A ist ein Schaltplan eines veranschaulichenden Kondensator-Arrays mit skalierten Kondensatoren und ladungsteilenden Kondensatoren gemäß einer Ausführungsform.
8B ist ein Timing-Diagramm, das den Betrieb des in 8A gezeigten Kondensator-Arrays gemäß einer Ausführungsform veranschaulicht.
9 ist ein Flussdiagramm von veranschaulichenden Schritten zum Betreiben eines SAR-ADC der Art, die in Verbindung mit mindestens den 5, 7, 8A und 8B gemäß einer Ausführungsform gezeigt ist.

DETAILLIERTE BESCHREIBUNG
Ausführungsformen der vorliegenden Erfindung beziehen sich auf Bildsensoren und insbesondere die Analog-Digital-Wandlung innerhalb von Bildsensoren. Der Fachmann wird erkennen, dass die vorliegenden Ausführungsbeispiele auch ohne einige oder alle dieser spezifischen Details in die Praxis umgesetzt werden können. In anderen Fällen wurden bereits bekannte Vorgänge nicht ausführlich beschrieben, um die vorliegenden Ausführungsformen nicht unnötig zu vernebeln.
1 ist eine grafische Darstellung einer veranschaulichenden elektronischen Vorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung. Wie in 1 gezeigt, kann das Abbildungssystem 10 ein tragbares Abbildungssystem wie eine Kamera, ein Kraftfahrzeug-Abbildungssystem, ein Mobiltelefon, eine Videokamera, ein Videoüberwachungssystem oder irgendeine andere gewünschte Abbildungsvorrichtung sein, die digitale Bilddaten erfasst. Das System 10 kann ein Kameramodul 12 aufweisen, das verwendet wird, um einfallendes Licht in digitale Bilddaten umzuwandeln. Das Kameramodul 12 kann ein Array von Linsen 14 und einen oder mehrere entsprechenden Bildsensoren 16 einschließen. Die Linse(n) 14 und der/die Bildsensor(en) 16 können in einer gemeinsamen Packung montiert sein und können Bilddaten für eine Verarbeitungsschaltlogik 18 bereitstellen. Die Bildsensoren 16 können einen oder mehrere Bildsensoren einschließen, und das Linsen-Array 14 kann eine oder mehrere entsprechende Linsen einschließen.
Die Verarbeitungsschaltlogik 18 kann eine oder mehrere integrierte Schaltungen einschließen (z. B. Bildverarbeitungsschaltlogiken, Mikroprozessoren, Datenspeichervorrichtungen wie einen Speicher mit wahlfreiem Zugriff (random-access memory) und einen nichtflüchtigen Speicher usw.) und kann unter Verwendung von Komponenten, die vom Kameramodul 12 getrennt sind und/oder einen Teil des Kameramoduls 12 bilden, implementiert sein (z. B. Schaltungen, die einen Teil einer integrierten Schaltung bilden, die das Bildsensorarray 16 einschließt, oder einer integrierten Schaltung innerhalb des Moduls 12 bilden, die dem Bildsensorarray 16 zugeordnet ist). Bilddaten, die vom Kameramodul 12 aufgenommen und verarbeitet wurden, können, falls gewünscht, unter Verwendung der Verarbeitungsschaltlogik 18 weiterverarbeitet und/oder gespeichert werden. Verarbeitete Bilddaten können, falls gewünscht, externer Ausrüstung (z. B. einem Computer oder einer anderen Vorrichtung) unter Verwendung kabelgebundener und/oder kabelloser Kommunikationswege bereitgestellt werden, die mit der Verarbeitungsschaltung 18 gekoppelt sind.
Jedes Pixel in dem/den Bildsensor(en) 16 kann Licht einer gegebenen Farbe empfangen, indem jedes Bildpixel mit einem Farbfilter versehen wird. Die Farbfilter, die für Bildsensorpixel in den Bildsensoren verwendet werden, können zum Beispiel rote Filter, blaue Filter und grüne Filter sein. Andere Filter wie beispielsweise weiße Farbfilter, Dual-Band-IR-Kantenfilter (z. B. Filter, die sichtbares Licht und einen Bereich von Infrarotlicht, das von LED-Lampen emittiert wird) usw. können ebenfalls verwendet werden.
2 ist ein Diagramm eines veranschaulichenden Bildpixel-Arrays in einem Bildsensor. Wie in 2 gezeigt, kann der Bildsensor (z. B. der Bildsensor 16 von 1) ein Pixel-Array 202 mit mehreren Pixeln 201 (hierin manchmal als Bildpixel 201 oder Bildsensorpixel 201 bezeichnet) und eine Zeilensteuerschaltlogik 204 aufweisen, die mit dem Bildpixelarray 202 gekoppelt ist. Die Zeilensteuerschaltlogik 204 kann Pixelsteuersignale (z. B. Zeilenauswahlsignale, Pixelrücksetzsignale, Ladungsübertragungssignale usw.) über entsprechende Zeilensteuerleitungen 203 an die Pixel 201 liefern, um das Erfassen und Auslesen von Bildern unter Verwendung von Bildsensorpixeln in dem Array 202 zu steuern.
Der Bildsensor 16 kann auch eine Spaltensteuer- und -ausleseschaltlogik 212 und eine Steuer- und Verarbeitungsschaltlogik 208 einschließen, die mit der Zeilensteuerschaltlogik 204 und der Spaltenschaltlogik 212 gekoppelt ist. Die Spaltensteuerschaltlogik 212 kann über mehrere Spaltenleitungen 211 mit dem Array 202 gekoppelt sein. Zum Beispiel kann jede Spalte von Pixeln 201 in dem Array 202 mit einer jeweiligen Spaltenleitung 211 gekoppelt sein. Ein entsprechender Analog-Digital-Wandler (analog-to-digital converter - ADC) 214 und Spaltenverstärker 216 können auf jeder Spaltenleitung 211 eingefügt sein, um von dem Array 202 erfasste analoge Signale zu verstärken und die erfassten analogen Signale in entsprechende digitale Pixeldaten umzuwandeln. Die Spaltensteuer- und -ausleseschaltlogik 212 kann mit einer externen Hardware, wie einer Verarbeitungsschaltlogik, gekoppelt sein. Die Spaltensteuer- und -ausleseschaltlogik 212 kann eine Spaltenauslesung auf Grundlage von Signalen durchführen, die von der Steuer- und Verarbeitungsschaltlogik 208 kommend empfangen werden. Die Spaltensteuer- und -ausleseschaltlogik 212 kann Spalten-ADC-Schaltungen 214 und Spaltenverstärker 216 einschließen.
Der Verstärker 216 kann konfiguriert sein, analoge Signale (z. B. analoge Rücksetz- oder Bildpegelsignale) von dem Pixelarray 202 zu empfangen und die analogen Signale zu verstärken. Die analogen Signale können Daten von einer einzelnen Spalte von Pixeln oder von mehreren Spalten von Pixeln abhängig von der Anwendung einschließen. Der ADC 214 kann verstärkte analoge Signale vom Verstärker 216 empfangen und kann Analog-Digital-Wandlungsvorgänge an den analogen Signalen durchführen, um digitale Daten zu erzeugen. Die digitalen Daten können zur Spaltensteuer- und -ausleseschaltlogik 212 zum Verarbeiten und Auslesen übertragen werden.
3 ist eine schematische Darstellung eines veranschaulichenden Analog-Digital-Wandlers (ADC), der in einem Bildsensor (z. B. ADC 214 in 2) eingeschlossen sein kann. Wie in Verbindung mit 2 erörtert, kann der ADC 214 analoge Signale von dem Pixel-Array 202 empfangen. Der ADC 214 kann ein Eingangssignal Vin empfangen. Das Eingangssignal Vin kann ein analoges Signal von einem oder mehreren Pixeln 201 im Pixel-Array 202 (zum Beispiel empfangen über die Spaltenleitung 211) sein. Der ADC 214 kann verwendet werden, um das analoge Eingangssignal Vin in digitale Pixeldaten umzuwandeln.
Gemäß einer Ausführungsform kann der ADC 214 ein sukzessives Näherungsregister (SAR)-ADC sein. Ein ADC mit sukzessivem Näherungsregister verwendet einen binären Suchalgorithmus, der unter Verwendung eines Digital-Analog-Wandlers (DAC) 302, eines Komparators 304 und einer Steuerlogik 306 für das sukzessive Näherungsregister (SAR) implementiert wird. Der DAC 302 kann ein analoges Signal V_DAC ausgeben, das unter Verwendung des Komparators 304 mit dem Pixelsignal Vin verglichen wird. Die durch den DAC 302 ausgegebene Spannung (V_DAC ) kann variiert werden, wodurch sukzessive Vergleiche mit Vin ermöglicht werden. Jeder Vergleich kann den Bereich möglicher Werte von Vin weiter verkleinern, wobei die Anzahl von Vergleichen die Auflösung der Umwandlung bestimmt. Der DAC 302 kann eine Referenzspannung als Eingabe (Vref) empfangen. Die Ausgangsspannung von dem DAC 302 kann eine bekannte Funktion von Vref sein. Als ein Beispiel kann V_DAC gleich der Hälfte der Referenzspannung, einem Viertel der Referenzspannung, drei Vierteln der Referenzspannung usw. sein. Der DAC 302 kann Signale von der SAR-Steuerlogik 306 empfangen, welche die Ausgabe des DAC 302 bestimmen.
Der Komparator 304 kann die Spannung Vin an einem ersten (positiven) Eingang und die Spannung V_DAC an einem zweiten (negativen) Eingang empfangen. Der Komparator kann die Größe der Spannung Vin mit der Größe der Spannung V_DAC vergleichen. Die Ausgabe des Komparators 304 kann ein Signal sein, das der SAR-Steuerlogik 306 bereitgestellt wird. Das Signal kann einen Wert aufweisen, der angibt, welches Signal eine höhere Spannung hat (z. B. kann der Komparatorausgang auf einen logischen High-Pegel „1“ gesetzt werden, wenn Vin größer als V_DAC ist, während der Komparatorausgang auf einen logischen Low-Pegel „0“ gesteuert werden kann, wenn V_DAC größer als Vin ist).
Die SAR-Steuerlogik 306 in 3 kann manchmal als Verarbeitungsschaltlogik bezeichnet werden. Die Verarbeitungsschaltlogik 306 kann die Ergebnisse von Vergleichen durch den Komparator 304 verfolgen und die Ausgabe des DAC 302 entsprechend anpassen. Die Verarbeitungsschaltlogik 306 kann schließlich das Ergebnis Dout der Analog-Digital-Wandlung (d. h. eine digitale Darstellung von Vin) ausgeben. Der DAC 302 kann jeder gewünschte Typ eines Digital-Analog-Wandlers sein. Als ein Beispiel kann der DAC 302 ein ladungsteilender Digital-Analog-Wandler sein. Wenn der DAC 302 als ein ladungsteilender DAC implementiert ist, kann der ADC 214 als ein ladungsteilender SAR-ADC bezeichnet werden.
4 ist ein Timing-Diagramm, das den Betrieb eines veranschaulichenden Analog-Digital-Wandlers mit sukzessivem Näherungsregister veranschaulicht. Es wird gezeigt, dass sich die Ausgangsspannung des DAC 302 (V_DAC -Signalform 400) mit der Zeit ändert, wenn V_DAC auf den Wert von Vin konvergiert. Bei t₀ kann die Ausgabe des DAC 302 von der SAR-Steuerlogik 306 auf Vref/2 gesetzt werden. Zwischen t₀ und t₁ wird V_DAC (die gleich Vref/2 ist) durch den Komparator 304 mit Vin verglichen. In dem Beispiel von 4 ist Vin - mit einem Spannungspegel, der durch die gestrichelte Linie 402 angegeben ist - kleiner als Vref/2. Dementsprechend kann die Komparatorausgabe mit einem logischen Low-Pegel „0“ bereitgestellt werden, was anzeigt, dass V_DAC > Vin ist. Die SAR-Steuerlogik 306 kann als Ergebnis dieses Vergleichs das höchstwertigste Bit (most significant bit (MSB)) auf 0 setzen.
Die SAR-Steuerlogik 306 fährt dann fort, das nächste Bit zu analysieren. Zwischen t₁ und t₂ wird V_DAC auf Vref/4 gesetzt (in der Mitte zwischen 0 und Vref /2). In dem Beispiel von 4 ist Vin größer als Vref/4. Dementsprechend kann die Komparatorausgabe auf einem logischen High-Pegel „1“ bereitgestellt werden, was angibt, dass Vin > V_DAC ist. Die SAR-Steuerlogik 306 kann als Ergebnis dieses Vergleichs das nächste Bit auf 1 setzen. Die SAR-Steuerlogik 306 fährt dann fort, das nächste Bit zu analysieren. Zwischen t₂ und t₃ wird V_DAC auf 3Vref/8 gesetzt (in der Mitte zwischen Vref/2 und Vref/4). In dem Beispiel von 4 ist Vin kleiner als 3Vref/8. Dementsprechend kann die Komparatorausgabe mit einem logischen Low-Pegel „0“ bereitgestellt werden, was anzeigt, dass V_DAC > Vin ist. Die SAR-Steuerlogik 306 kann als Ergebnis dieses Vergleichs das nächste Bit auf 0 setzen. Schließlich wird das niedrigstwertige Bit (least significant bit (LSB)) zwischen t₃ und t₄ analysiert. Zwischen t₃ und t₄ wird V_DAC auf 5Vref/16 gesetzt (in der Mitte zwischen 3Vref/8 und Vref/4). In dem Beispiel von 4 ist Vin größer ist als 5Vref/16. Dementsprechend kann die Komparatorausgabe auf einem logischen High-Pegel „1“ bereitgestellt werden, der anzeigt, dass V_IN > V_DAC . Die SAR-Steuerlogik 306 kann als Ergebnis dieses Vergleichs das niedrigstwertige Bit auf 1 setzen.
4 zeigt, wie sukzessive Näherung verwendet werden kann, um auf den Wert der Eingangsspannung Vin zu konvergieren. In dem Beispiel der 4 sind nur vier Bits an Auflösung gezeigt. Es sollte jedoch verstanden werden, dass jedes gewünschte Maß an Auflösung durch Erhöhen der Anzahl von Vergleichen erhalten werden kann. Je mehr Vergleiche durchgeführt werden, desto kleiner wird der mögliche Wertebereich für Vin. Zum Beispiel wurde in 4 Vin als größer als 5Vref/16 und kleiner als 3Vref/8 bestimmt. Zusätzliche Vergleiche können diesen Bereich noch weiter einengen.
Zusätzlich sollte angemerkt werden, dass Vin als eine Funktion von Vref bestimmt wird. Mit anderen Worten, dem DAC 302 wird eine bekannte Referenzspannung bereitgestellt. Der DAC 302 erzeugt dann eine Ausgangsspannung V_DAC. V_DAC = D x Vref, wobei D ein Multiplikationsfaktor ist (d. h. ½, ¼, ⅜, ¾, usw.). Die SAR-Steuerlogik 306 wird verwendet, um den Wert von „D“ zu bestimmen, für den V_DAC = Vin gilt. Danach berechnet die SAR-Steuerlogik 306 Vin = D x Vref, um den Wert von Vin zu bestimmen.
5 ist ein Schaltplan eines veranschaulichenden ladungsteilenden SAR-ADC 214 mit einem differenziellen Eingangsanschluss. Wie in 5 gezeigt, kann der ladungsteilende SAR-ADC 215 einen ersten (positiven) Eingangsanschluss INp, einer zweiten (negativen) Eingangsanschluss INn, einen ersten Abtastschalter 502p zum selektiven Durchleiten von Signalen von dem Eingangsanschluss INp, einen zweiten Abtastschalter 502n zum selektiven Durchleiten von Signalen von dem Eingangsanschluss INn, einen ersten Abtastkondensator Csp zum Abtasten einer Spannung V_QP die vom Eingangsanschluss INp über den Abtastschalter 502p bereitgestellt wird, einen zweiten Abtastkondensator CSN zum Abtasten einer Spannung V_QN , die vom Eingangsanschluss INn1 über den Abtastschalter 502n bereitgestellt wird, den Komparator 302, der abgetastete Signale von den Kondensatoren C_SP und C_SN empfängt, die SAR-Steuerlogik 306, die Signale von dem Komparatorausgang empfängt, und den DAC 302, der auch mit den Eingängen des Komparators 304 gekoppelt ist, aufweisen. Die Eingangsspannung Vin kann über die differenziellen Eingangsanschlüsse INp und INn bereitgestellt werden. Die Abtastkondensatoren C_SP und C_SN , die in 5 als durch einen Masseanschluss aufgespalten gezeigt sind, sind lediglich veranschaulichend. Falls gewünscht, müssen die Abtastkondensatoren nicht in einer aufgespaltenen Konfiguration implementiert sein. Die Abtastkondensatoren C_SP und CSN können unter Verwendung von Kondensatorrücksetzschaltern 504 selektiv zurückgesetzt werden. Die SAR-Steuerlogik 306 kann ein Taktsignal CLK mit einer Abtastrate Fs empfangen, Steuersignale zum Ein- und Ausschalten von Abtastschaltern 502p/502n und Kondensatorrücksetzschalter 504 ausgeben und kann ein endgültiges Ausgangssignal Dout ausgeben.
Bezugnehmend auf 5 kann der DAC 302 mehrere Kondensatoren einschließen, die selektiv parallel mit den Komparatoreingangsanschlüssen gekoppelt werden können, wie durch gepunktete Kästchen 510 angegeben ist. Für einen ladungsteilenden N-Bit-SAR-ADC kann der DAC 302 N Kondensatoren einschließen. Als ein Beispiel wird ein ladungsteilender 10-Bit-SAR-ADC zehn Kondensatoren C₉ , C₈ , C₇ , ..., C₀ innerhalb des DAC 302 einschließen. Somit kann im Allgemeinen ein ladungsteilender N-Bit-SAR-ADC N Kondensatoren C_N-1 , C_N-2 , C_N-3 , ..., C₁ , C₀ innerhalb des DAC 302 umfassen. Die N Kondensatoren 510 innerhalb des DAC 302 können alle auf den bekannten Referenzspannungspegel Vref vorgeladen werden, indem die Einschaltschalter 509 unter Verwendung der SAR-Steuerlogik 306 ausgewählt werden. Jeder der N Kondensatoren innerhalb des DAC 302 kann selektiv mit den Eingangsanschlüssen des Komparators 304 in einer ersten Polarität (z. B. unter Verwendung der SAR-Steuerlogik 306, um ein Steuersignal cp zu setzen, um Schalter 506 einzuschalten) oder in einer zweiten Polarität (z. B. unter Verwendung der SAR-Steuerlogik 306, um ein Signal cn zu setzen, um Schalter 508 einzuschalten) gekoppelt werden.
Bei herkömmlichen ladungsteilenden SAR-ADCs werden die DAC-Kondensatoren binär skaliert (d. h. die DAC-Kondensatoren haben ein Radix-2-Größenschema). Mit anderen Worten wird ein ladungsteilender N-Bit-SAR-ADC N DAC-Kondensatoren mit Kapazitätswerten C, 2C, 4C, 8C, 16C, ..., 2^N-1C einschließen. 6 ist ein Diagramm einer Übertragungskurve eines herkömmlichen ladungsteilenden SAR-ADC mit einem Radix-2-Kondensatorskalierungsschema, wobei für jeden N-ten Kondensator seine Kapazität C_N-1 gleich der Summe der Kapazitäten aller kleineren Kondensatoren C_N-2 , C_N-3 , C_N-4 , ..., C₀ plus ein zusätzliches C₀ ist. Wie in 6 gezeigt, wird der ADC das MSB basierend auf einem einzelnen Entscheidungspunkt 600 berechnen. Wenn der DAC-Vergleich über einem Entscheidungspunkt 600 liegt, wird das MSB gleich 1 sein. Umgekehrt wird, wenn der DAC-Vergleich unter dem Entscheidungspunkt 600 liegt, das MSB gleich 0 sein.
Die Genauigkeit dieses Vergleichs hängt jedoch stark von einem Komparatorversatz ab, der inhärent mit dem ADC-Komparator verbunden ist. Wie vorstehend in Verbindung mit 3 und 4 beschrieben ist, führt ein SAR-ADC jeden Taktzyklus einen zusätzlichen Kondensator ein, um V_DAC zu ändern, die als eine Eingabe in den Komparator eingespeist wird. Im Ergebnis ändert sich der eingangsbezogene Versatz des Komparators mit der Zeit (z. B. kann die Komparatorversatzspannung bei jedem nachfolgenden Vergleich effektiv verstärkt werden). Verfahren des Stands der Technik zum Lösen dieses Problems konzentrieren sich hauptsächlich auf Komparatorversatzkalibrierungstechniken. Jedoch wird, selbst wenn eine Komparatorversatzkalibrierung angewendet wird, ein ladungsteilender Radix-2-SAR-ADC durch einen Komparatorversatz auf eine maximale 8-Bit-Auflösung begrenzt sein.
Gemäß einer Ausführungsform kann der ladungsteilende SAR-ADC 214 mit DAC-Kondensatoren bereitgestellt werden, die unter Verwendung eines Sub-Radix-Auslegungs-/Skalierungsschema implementiert werden, wobei für jeden N-ten Kondensator seine Kapazität C_N-1 kleiner ist als die Summe der Kapazitäten aller kleineren Kondensatoren C_N-2 , C_N-3 , C_n-4 , ..., C₀ . 7 ist ein Diagramm einer veranschaulichenden Übertragungskurve eines SAR-ADC mit einem Sub-Radix-2-Kondensatorskalierungsschema. Als Beispiele kann der Skalierungsfaktor anstelle eines Skalierungsfaktors von 2 einen Wert von 1,9; 1,8; 1,7; 1,5 bis 1,9999, jede Zahl zwischen 1 und 2 oder jede geeignete Zahl, die kleiner als 2 ist, betragen. Falls gewünscht, muss der Skalierungsfaktor nicht konstant sein und kann an jedem DAC-Kondensator optimiert werden. In einer anderen geeigneten Anordnung können manche der DAC-Kondensatoren unter Verwendung eines Faktors kleiner als 2 skaliert werden, während manche der anderen DAC-Kondensatoren unter Verwendung eines Faktors von 2 skaliert werden können (z. B. können die größeren DAC-Kondensatoren Sub-Radix-2 sein, während die kleineren DAC-Kondensatoren Radix-2 sein können). Wie in 7 gezeigt, stellt dies Redundanz in der Übertragungskurve bereit, wo es eine kleine Region oder einen Spielraum 700 um den Entscheidungspunkt gibt, wo ein Fehler in der Entscheidung wiederhergestellt werden kann, weil die verbleibenden Kondensatoren, die noch verbunden werden müssen, einen Bereich abdecken können, der sich über den Schaltpunkt hinaus erstreckt.
Das Sub-Radix-2-Kondensatorskalierungsschema wurde traditionell auf andere Typen von ADCs angewendet, um eine Immunität gegen zeitliches Rauschen (d. h. gegen die durch Schrotrauschen, thermisches Rauschen und ein Abtastrauschen verursachte Zufallsvariation) zu verbessern, was bewirken kann, dass der Komparator unter identischen Bedingungen eine andere Entscheidung trifft. Die Redundanz des Sub-Radix-2-Kondensatorskalierungsschemas stellt eine korrekte ADC-Ausgabe sicher, selbst wenn der Komparator aufgrund des zeitlichen Rauschens eine falsche Entscheidung getroffen hat. Probleme, die vom Komparatorversatz stammen, sind jedoch nicht die Art von zufälligem zeitlichen Rauschen, für deren Lösung das Sub-Radix-2-Kondensatorauslegungsschema herkömmlicherweise verwendet wurde. Es ist daher nicht offensichtlich, einen ladungsteilenden Sub-Radix-2-SAR-ADC zu dem Zweck zu entwerfen, Beschränkungen zu überwinden, die durch einen Komparatorversatz verursacht werden.
Darüber hinaus kann bei üblichen SAR-ADCs, wie beispielsweise ladungsumverteilenden SAR-ADCs, der Komparatorversatz am Ausgang über korrelierte doppelte Abtastung (correlated double sampling (CDS)) aufgehoben werden. Das korrelierte Doppelabtastschema bezieht zunächst ein Abtasten eines Rücksetzsignals, dann ein Abtasten eines Bildsignals und dann ein Subtrahieren des Rücksetzsignals von dem Bildsignal ein. Dieser Subtraktionsvorgang wird effektiv jeden unerwünschten Komparatorversatz auslöschen. CDS kann jedoch nicht mit ladungsteilenden SAR-ADCs verwendet werden, um Komparatorversatz auszulöschen, da sich die effektive Kapazität am Eingang des Komparators jeden Taktzyklus ändert. Dies verschärft weiter die Beschränkungen, die durch den Komparatorversatz für ladungsteilende SAR-ADCs verursacht werden.
Ein ladungsteilender Sub-Radix-2-SAR-ADC, der als eine vorliegende Ausführungsform bereitgestellt ist, weist jedoch eine unerwartete Verbesserung dahingehend auf, dass er eine erhöhte Toleranz und eine reduzierte Empfindlichkeit gegenüber Komparatorversatz aufweist. Mit anderen Worten kann die Sub-Radix-2-Skalierung der DAC-Kondensatoren den zusätzlichen Spielraum bereitstellen, der benötigt wird, wenn der Komparatorversatz in dem Spannungsbereich einen vorhersagbaren, aber unterschiedlichen Signal(Ladungs)-Bereich in jedem Zyklus der Umwandlung darstellt. Ein Radix von 1,9 könnte in der Lage sein, einen Spielraum von etwa 10 bis 50 mV des Komparatorversatzes oder eines anderen geeigneten Bereichs (als ein Beispiel) bereitzustellen. Solange die Änderung der äquivalenten Ladung, die durch die Komparatorversatzspannung verursacht wird, innerhalb des redundanten Bereichs liegt, wird die Ausgabe der Umwandlung korrekt sein. Obwohl es noch eine obere Grenze des erlaubten Komparatorversatzes gibt, werden ausreichend kleine Komparatorversätze keine Auswirkung auf die effektive Anzahl von Bits (effective number of bits (ENOB)) des ADC 214 haben. Auf diese Weise konfiguriert, ist der ladungsteilende SAR-ADC 214 mit Sub-Radix-2-Kondensatorskalierung in der Lage, die Komparatorversatzbeschränkungen zu überwinden und Auflösungen von 10 Bits oder mehr zu erreichen.
Wie oben beschrieben, können die Kondensatoren innerhalb des DAC 302 unter Verwendung eines Sub-Radix-2-Gewichtungsschemas skaliert werden. In einer geeigneten Anordnung kann ein erster Abschnitt der Kondensatoren im DAC 302 skalierte Kondensatoren sein, wohingegen ein zweiter Abschnitt von Kondensatoren im DAC 302 ladungsteilende Kondensatoren sein kann (siehe z. B. 8A). Wie in 8A gezeigt, können Kondensatoren 802 skalierte Kondensatoren einschließen, wohingegen Kondensatoren 804 ladungsteilende Kondensatoren einschließen können. Unter Annahme eines Sub-Radix-2-Skalierungsfaktors von 1,9 können die skalierten Kondensatoren 802 Kondensatoren mit beispielhaften Kapazitäten C, 1,90*C, 3,61*C (d. h. 1,9²C), 6,86*C (d. h. 1,9³C) und 13,0*C (d. h. 1,9⁴C) einschließen. Andererseits können die ladungsteilenden Kondensatoren 804 Kondensatoren mit beispielhaften Kapazitäten C, 1,11*C (d. h. 1/0,9 C), 1,23*C (d. h. (1/0,9)²C) und 1,37*C (d. h. (1/0,9)³C) einschließen. Wie in diesem Beispiel zu sehen ist, ist der Skalierungsfaktor, der für die ladungsteilenden Kondensatoren 804 verwendet wird, komplementär zu dem 1,9-Sub-radix-2-Skalierungsfaktor(d. h. 1/(1,9-1) = 1,11). Als weiteres Beispiel kann, wenn ein Sub-Radix-Faktor von 1,8 verwendet wird, der entsprechende Skalierungsfaktor, der für die ladungsteilenden Kondensatoren 804 verwendet wird, 1,25 (d. h. 1/(1,8-1) = 1,25) betragen.
8B ist ein Timing-Diagramm, das den Betrieb des in 8A gezeigten Kondensator-Arrays veranschaulicht. Wie in 8B gezeigt, können alle Kondensatoren während der Zeit t1-t2 vorgeladen werden, indem das Vorladesteuersignal gesetzt wird. Zum Zeitpunkt t3 wird ein erstes Teilungssteuersignal „Share1“ hoch gepulst, um die zwei kleinsten ladungsteilenden Kondensatoren mit den Kapazitäten C und 1,11C miteinander zu koppeln. Zum Zeitpunkt t4 wird ein zweites Teilungssteuersignal „Share2“ hoch gepulst, um die nächsten zwei ladungsteilenden Kondensatoren mit Kapazitäten 1,11 C und 1,23C miteinander zu koppeln. Zum Zeitpunkt t5 wird ein drittes Teilungssteuersignal „Share3“ hoch gepulst, um die zwei größten ladungsteilenden Kondensatoren 1,23C und 1,37C miteinander zu koppeln. Auf diese Weise betätigt, wird die von dem ladungsteilenden Kondensator mit 1,11C bereitgestellte Ladung 1,9 x kleiner sein als die durch den ladungsteilenden Kondensator mit C bereitgestellte Ladung, und die von dem ladungsteilenden Kondensator mit 1,23C bereitgestellte Ladung wird 1,9 x kleiner sein als die durch den 1,23C Ladungsteilungskondensator mit 1,11C bereitgestellte Ladung. Das Verwenden von ladungsteilenden Kondensatoren, die unter Verwendung eines Skalierungsfaktors von 1,11 (oder eines anderen geeigneten Skalierungsfaktors komplementär zum Sub-Radix-2- Skalierungsfaktor) auf diese Weise ausgelegt sind, kann helfen, die Größe des Kondensator-Arrays 302 wesentlich zu reduzieren.
9 ist ein Flussdiagramm von veranschaulichenden Schritten zum Betreiben eines ladungsteilenden Sub-Radix-2-SAR-ADC 214 des Typs, der in Verbindung mit mindestens 5, 7, 8A und 8B gezeigt ist. In Schritt 900 kann eine grobe Komparatorversatzkalibrierung am ADC 214 durchgeführt werden, um dabei zu helfen, die Immunität gegenüber Komparatorversätzen zu erhöhen (z. B. um den Komparatorversatz auf einen tolerierbaren Redundanzspielraum zu reduzieren, der durch das Sub-Radix-2-Skalierungsschema bereitgestellt wird). Im Allgemeinen kann jede Art von Komparatorversatzkalibrierungsverfahren angewendet werden.
Bei Schritt 902 kann eine Online-Digitalkalibrierung der Kondensatorgewichtungen am ADC 214 durchgeführt werden, um kleinere Variationen in den tatsächlichen Kapazitätswerten aufgrund von Produktionsvariationen zu überwinden. Zum Beispiel könnte ein Kondensator mit einer idealen Kapazität von 1,9C aufgrund von Prozessvariationen tatsächlich eine Kapazität von 1,91C zeigen. In solchen Szenarien würde die digitale Kalibrierung die tatsächlichen Gewichtungen der DAC-Kondensatoren messen und bestimmen, so dass die folgende Berechnung der Codes genau sein wird (z. B. würde eine digitale Kalibrierung bestimmen, dass der Kondensator 1,91C anstelle der Zielkapazität von 1,9C zeigt). Zum Beispiel kann die Kalibrierung von Kondensatorgewichtungen erfolgen, indem dasselbe Eingangssignal zweimal mit einem kleinen analogen Versatz zwischen den beiden Umwandlungen konvertiert wird und die Gewichtungen so berechnet werden, dass dieser feste kleine analoge Versatz zu einem ebenfalls festen kleinen digitalen Versatz führt. Dieser Prozess wird iterativ wiederholt, bis alle Gewichtungen mit ausreichender Genauigkeit berechnet sind.
Bei Schritt 904 kann der kalibrierte ladungsteilende ADC verwendet werden, um eine hochauflösende Datenumwandlung (z. B. mit Auflösungen von mehr als 8 Bits, mehr als 9 Bits, mehr als 10 Bits usw.) unter Verwendung des Sub-Radix-2-Kondensatorskalierungsschemas durchzuführen, um eine verbesserte Toleranz gegenüber kleinen Komparatorversätzen bereitzustellen (z. B. Komparatorversätze von 50 mV oder weniger, 70 mV oder weniger, 100 mV oder weniger usw.), ohne die ENOB des ADC direkt zu beeinflussen.
Obwohl die Verfahren der Vorgänge in einer spezifischen Reihenfolge beschrieben wurden, sollte es sich verstehen, dass andere Vorgänge zwischen den beschriebenen Vorgängen durchgeführt werden können, die beschriebenen Vorgänge so eingestellt werden können, dass sie zu leicht unterschiedlichen Zeiten auftreten, oder die beschriebenen Vorgänge in einem System verteilt werden können, das das Auftreten der Verarbeitungsvorgänge in verschiedenen Intervallen erlaubt, die der Verarbeitung zugeordnet sind, solange die Verarbeitung der Overlay-Vorgänge in einer gewünschten Weise durchgeführt wird.
In verschiedenen Ausführungsformen ist ein Bildsensor bereitgestellt, der eine Vielzahl von Bildsensorpixeln, eine Ausgangsleitung, die mit der Vielzahl von Bildsensorpixeln gekoppelt ist, und einen Datenwandler einschließt, der konfiguriert ist, Signale von der Ausgangsleitung zu empfangen. Der Datenwandler kann einen Komparator mit einem Komparatorversatz und einen Digital-Analog-Wandler (DAC) einschließen, der konfiguriert ist, Signale auszugeben, die durch den Komparator empfangen werden. Insbesondere kann der DAC Kondensatoren aufweisen, die unter Verwendung eines Sub-Radix-2-Skalierungsschemas ausgelegt wurden, wobei das Sub-Radix-2-Skalierungsschema einen Redundanzspielraum zum Verbessern der Toleranz gegenüber dem Komparatorversatz bereitstellt.
Der Datenwandler kann ein ladungsteilender Analog-Digital-Wandler (ADC) mit sukzessivem Näherungsregister (SAR) mit einer Auflösung von mehr als 8 Bits sein. Die Kondensatoren im DAC können einen ersten Satz von Kondensatoren einschließen, die unter Verwendung eines ersten Sub-Radix-2-Skalierungsfaktors ausgelegt wurden, und einen zweiten Satz von Kondensatoren, die unter Verwendung eines zweiten Skalierungsfaktors ausgelegt wurden, der kleiner ist als der erste Sub-Radix-2-Skalierungsfaktor (d. h. unter Verwendung eines zweiten Skalierungsfaktors, der komplementär zum ersten Sub-Radix-2-Skalierungsfaktor ist). Außerdem kann der SAR-ADC unter Verwendung eines Komparatorversatzkalibrierungsschemas und einer digitalen Kalibrierung von Gewichtungen für die Kondensatoren in dem DAC kalibriert werden.
Gemäß einer Ausführungsform kann ein Bildsensor eine Vielzahl von Bildsensorpixeln, eine Ausgangsleitung, die mit der Vielzahl von Bildsensorpixeln gekoppelt ist, und einen Datenwandler einschließen, der konfiguriert ist, Signale von der Ausgangsleitung zu empfangen. Der Datenwandler kann einen Komparator mit einem Komparatorversatz und einen Digital-Analog-Wandler (DAC) einschließen, der konfiguriert ist, Signale auszugeben, die durch den Komparator empfangen werden. Der DAC kann Kondensatoren einschließen, die unter Verwendung eines Sub-Radix-2-Skalierungsschemas ausgelegt wurden, und das Sub-Radix-2-Skalierungsschema kann einen Redundanzspielraum zum Verbessern der Toleranz gegenüber dem Komparatorversatz bereitstellen.
Gemäß einer weiteren Ausführungsform kann der Datenwandler einen Analog-Digital-Wandler (ADC) mit sukzessivem Näherungsregister (SAR) einschließen.
Gemäß einer weiteren Ausführungsform kann der Datenwandler einen ladungsteilenden SAR-ADC einschließen.
Gemäß einer weiteren Ausführungsform sind die Kondensatoren in dem DAC alle auf einen bekannten Referenzspannungspegel vorgeladen.
Gemäß einer weiteren Ausführungsform weist der ladungsteilende SAR-ADC eine Auflösung auf, die 8 Bit übersteigt.
Gemäß einer weiteren Ausführungsform weist der ladungsteilende SAR-ADC eine Auflösung von mindestens 10 Bit auf.
Gemäß einer weiteren Ausführungsform weist das Sub-Radix-2-Skalierungsschema einen Skalierungsfaktor auf, der von 1,5 bis 1,9999 reicht.
Gemäß einer weiteren Ausführungsform können die Kondensatoren in dem DAC einen ersten Satz von Kondensatoren einschließen, die unter Verwendung eines ersten Sub-Radix-2-Skalierungsfaktors ausgelegt wurden, und einen zweiten Satz von Kondensatoren einschließen, die unter Verwendung eines zweiten Skalierungsfaktors ausgelegt wurden, der sich von dem ersten Sub-Radix-2-Skalierungsfaktor unterscheidet.
Gemäß einer weiteren Ausführungsform ist der zweite Skalierungsfaktor komplementär zu dem ersten Sub-Radix-2-Skalierungsfaktor.
Gemäß einer weiteren Ausführungsform wird der Komparator kalibriert, um den Komparatorversatz zu verringern.
Gemäß einer weiteren Ausführungsform weisen die Kondensatoren in dem DAC entsprechende digitale Gewichtungen auf und wobei die digitalen Gewichtungen der Kondensatoren in dem DAC kalibriert sind.
Gemäß einer Ausführungsform kann ein Bildsensor eine Vielzahl von Abbildungspixeln, eine Spaltenleitung, die mit der Vielzahl von Abbildungspixeln gekoppelt ist, und einen ladungsteilenden Analog-Digital-Wandler (ADC) mit sukzessivem Näherungsregister (SAR) mit mindestens 9 Bits Auflösung einschließen.
Gemäß einer weiteren Ausführungsform wird der ladungsteilende SAR-ADC unter Verwendung eines Sub-Radix-2-Kondensatorskalierungsschemas implementiert.
Gemäß einer weiteren Ausführungsform kann der SAR-ADC einen Komparator mit einem Komparatorversatz einschließen, und das
Sub-Radix-2-Kondensatorskalierungsschema stellt einen Spielraum bereit, um den Komparatorversatz abzuschwächen, ohne die Auflösung des SAR-ADC zu beeinflussen.
Gemäß einer weiteren Ausführungsform verwendet das Sub-Radix-2-Kondensatorskalierungsschema einen ersten Skalierungsfaktor, der kleiner als 2 ist, und einen zweiten Skalierungsfaktor, der zu dem ersten Skalierungsfaktor komplementär ist.
Gemäß einer weiteren Ausführungsform wird der Komparator kalibriert, um den Komparatorversatz zu verringern.
Gemäß einer Ausführungsform kann ein Datenwandler einen Komparator, der konfiguriert ist, um ein Eingangssignal zu empfangen, wobei der Komparator einen Komparatorversatz zeigt, einen Digital-Analog-Wandler (DAC), der konfiguriert ist, um ein analoges Signal zu erzeugen, wobei der Komparator ferner konfiguriert ist, ein Eingangssignal mit dem analogen Signal zu vergleichen, und eine Steuerlogik einschließen, die konfiguriert ist, um Signale von dem Komparator zu empfangen und Signale an den DAC auszugeben, wobei der DAC parallele Kondensatoren einschließt, die in einer Weise ausgelegt sind, um eine Redundanz zum Kompensieren des Komparatorversatzes bereitzustellen.
Gemäß einer weiteren Ausführungsform ist der Datenwandler ein ladungsteilender Analog-Digital-Wandler (ADC) mit sukzessivem Näherungsregister (SAR).
Gemäß einer weiteren Ausführungsform weist der SAR-ADC mindestens 10 Bit Auflösung auf.
Gemäß einer weiteren Ausführungsform wird der Komparator kalibriert, um den Komparatorversatz zu verringern.
Gemäß einer weiteren Ausführungsform weisen die parallelen Kondensatoren Gewichtungen auf, die digital kalibriert sind.
Gemäß einer weiteren Ausführungsform sind mindestens einige der parallelen Kondensatoren unter Verwendung eines ersten Faktors kleiner als 2 skaliert.
Gemäß einer weiteren Ausführungsform wird ein erster Teilsatz der parallelen Kondensatoren unter Verwendung eines ersten Faktors kleiner als 2 skaliert, und ein zweiter Teilsatz der parallelen Kondensatoren wird unter Verwendung eines zweiten Faktors im Bereich von 1,5 bis 2 skaliert.
Das Vorhergehende ist lediglich veranschaulichend für die Grundsätze dieser Erfindung, und durch den Fachmann können vielfältige Modifikationen vorgenommen werden. Die vorhergehenden Ausführungsformen können einzeln oder in einer beliebigen Kombination implementiert werden.

Claims

Bildsensor, umfassend: eine Vielzahl von Bildsensorpixeln; eine Ausgangsleitung, die mit der Vielzahl von Bildsensorpixeln gekoppelt ist; und einen Datenwandler, der konfiguriert ist, um Signale von der Ausgangsleitung zu empfangen, wobei der Datenwandler umfasst: einen Komparator mit einem Komparatorversatz; und einen Digital-Analog-Wandler (digital-to-analog converter (DAC)), der konfiguriert ist, um Signale auszugeben, die durch den Komparator empfangen werden, wobei der DAC Kondensatoren umfasst, die unter Verwendung eines Sub-Radix-2-Skalierungsschemas ausgelegt sind, und wobei das Sub-Radix-2-Skalierungsschema einen Redundanzspielraum bereitstellt, um eine Toleranz gegenüber dem Komparatorversatz zu verbessern.
Bildsensor nach Anspruch 1, wobei der Datenwandler einen Analog-Digital-Wandler (analog-to-digital converter (ADC)) mit sukzessivem Näherungsregister (successive approximation register (SAR)) umfasst.
Bildsensor nach Anspruch 2, wobei der Datenwandler einen ladungsteilenden SAR-ADC umfasst.
Bildsensor nach Anspruch 3, wobei die Kondensatoren in dem DAC alle auf einen bekannten Referenzspannungspegel vorgeladen sind.
Bildsensor nach Anspruch 3, wobei der ladungsteilende SAR-ADC eine Auflösung aufweist, die 8 Bit übersteigt.
Bildsensor nach Anspruch 3, wobei der ladungsteilende SAR-ADC mindestens eine Auflösung von 10 Bit aufweist.
Bildsensor nach Anspruch 3, wobei das Sub-Radix-2-Skalierungsschema einen Skalierungsfaktor im Bereich von 1,5 bis 1,9999 aufweist.
Bildsensor nach Anspruch 3, wobei die Kondensatoren in dem DAC einen ersten Satz von Kondensatoren umfassen, der unter Verwendung eines ersten Sub-Radix-2-Skalierungsfaktors ausgelegt ist, und einen zweiten Satz von Kondensatoren umfassen, der unter Verwendung eines zweiten Skalierungsfaktors ausgelegt ist, der von dem ersten Sub-Radix-2-Skalierungsfaktor verschieden ist.
Bildsensor nach Anspruch 8, wobei der zweite Skalierungsfaktor komplementär zu dem ersten Sub-Radix-2-Skalierungsfaktor ist.
Bildsensor nach Anspruch 3, wobei der Komparator kalibriert ist, um den Komparatorversatz zu verringern.
Bildsensor nach Anspruch 3, wobei die Kondensatoren in dem DAC entsprechende digitale Gewichtungen aufweisen und wobei die digitalen Gewichtungen der Kondensatoren in dem DAC kalibriert sind.
Bildsensor, umfassend: eine Vielzahl von Abbildungspixeln; eine Spaltenleitung, die mit der Vielzahl von Abbildungspixeln gekoppelt ist; und einen ladungsteilenden Analog-Digital-Wandler (analog-to-digital converter (ADC)) mit sukzessivem Näherungsregister (successive approximation register (SAR)) mit einer Auflösung von mindestens 9 Bit.
Bildsensor nach Anspruch 12, wobei der ladungsteilende SAR-ADC unter Verwendung eines Sub-Radix-2-Kondensatorskalierungsschemas implementiert ist.
Bildsensor nach Anspruch 12, wobei der SAR-ADC einen Komparator mit einem Komparatorversatz umfasst, und wobei das Sub-Radix-2-Kondensatorskalierungsschema einen Spielraum bereitstellt, um den Komparatorversatz abzuschwächen, ohne die Auflösung des SAR-ADC zu beeinflussen.
Bildsensor nach Anspruch 12, wobei das Sub-Radix-2-Kondensator-Skalierungsschema einen ersten Skalierungsfaktor verwendet, der kleiner als 2 ist, und einen zweiten Skalierungsfaktor, der zu dem ersten Skalierungsfaktor komplementär ist.
Bildsensor nach Anspruch 14, wobei der Komparator kalibriert ist, um den Komparatorversatz zu verringern.
Datenwandler, umfassend: einen Komparator, der konfiguriert ist, um ein Eingangssignal zu empfangen, wobei der Komparator einen Komparatorversatz zeigt; einen Digital-Analog-Wandler (digital-to-analog converter (DAC)), der konfiguriert ist, um ein analoges Signal zu erzeugen, wobei der Komparator ferner konfiguriert ist, um das Eingangssignal mit dem analogen Signal zu vergleichen; und eine Steuerlogik, die konfiguriert ist, um Signale von dem Komparator zu empfangen und Signale an den DAC auszugeben, wobei der DAC parallele Kondensatoren einschließt, die in einer Weise ausgelegt sind, um Redundanz zum Kompensieren des Komparatorversatzes bereitzustellen.
Datenwandler nach Anspruch 17, wobei der Datenwandler ein ladungsteilender Analog-Digital-Wandler (analog-to-digital converter (ADC)) mit einem sukzessiven Näherungsregister (successive approximation register (SAR)) ist.
Datenwandler nach Anspruch 18, wobei der SAR-ADC mindestens eine Auflösung von 10 Bits aufweist.
Datenwandler nach Anspruch 19, wobei der Komparator kalibriert ist, um den Komparatorversatz zu reduzieren.
Datenwandler nach Anspruch 20, wobei die parallelen Kondensatoren Gewichte aufweisen, die digital kalibriert sind.
Datenwandler nach Anspruch 18, wobei mindestens einige der parallelen Kondensatoren unter Verwendung eines ersten Faktors kleiner als 2 skaliert werden.
Datenwandler nach Anspruch 18, wobei ein erster Teilsatz der parallelen Kondensatoren unter Verwendung eines ersten Faktors kleiner als 2 skaliert wird, und wobei ein zweiter Teilsatz der parallelen Kondensatoren unter Verwendung eines zweiten Faktors in einem Bereich von 1,5 bis 2 skaliert wird.