Der Erfindung liegt die Aufgabe zugrunde,
eine gattungsgemäße Auswerteeinheit
zu schaffen, durch die Signalereignisse sicher detektiert und schnell
weiterverarbeitet werden können.
Erfindungsgemäß wird diese Aufgabe dadurch
gelöst,
dass eine gattungsgemäße Auswerteeinheit
so gestaltet wird, dass der Verteiler ein zu bearbeitender Signal
der Detektoren an einen freie Verarbeitungskapazität aufweisenden
Signalverarbeiter weiterleitet.
Die Auswerteeinheit kann auf verschiedene
Weisen gestaltet sein. Insbesondere ist es möglich, die Auswerteeinheit
so zu gestalten, dass ihre Bestandteile für die Durchführung eines
oder mehrerer vorgegebener Auswerteverfahren optimiert sind.
So ist es beispielsweise vorteilhaft,
die Auswerteeinheit mit analogen Ausgangskanälen auszugestalten, vorzugsweise
auch anologe Pulsformer vorzusehen und im Anschluß an die
Pulsformer Analog-Digital-Wandler vorzusehen.
Die zuvor genannte Anordnung ermöglicht eine
besonders schnelle Signalerfassung, wie sie in einem Online-Betrieb
gewünscht
ist. Die Erfindung beinhaltet jedoch auch Ausführungsformen, bei denen die
Auswerteeinheit vollständig
digital oder vollständig
analog ist, bzw. die eine andere Aufteilung zwischen analogen und
digitalen Bestandteilen aufweist.
Eine besonders schnelle und zuverlässige Signalverarbeitung
läßt sich
dadurch erzielen, dass der Verteiler ein digitaler Baustein ist.
Der Verteiler ist vorzugsweise ein Application Specific Integrated
Circuit (ASIC). Insbesondere handelt es sich bei dem Baustein um
ein digitales Gate-Array, vorzugsweise um ein Field Programmable
Gate-Array (FPGA). Ein Field Programmable Gate-Array ist mit dem besonderen Vorteil
einer freien Programmierbarkeit verbunden.
Das System eignet sich für beliebige
Zählraten
und ist auch für
hohe Zählraten
im Bereich von 1 MHz bis zu mehreren MHz geeignet.
Die Auswerteeinheit und das mit ihr
ausgestattete Detektorsystem eignen sich insbesondere für eine größere Anzahl
von Kanälen, beispielsweise
256 × 256
Kanäle.
Durch eine so große
Zahl wird die Auflösung für Teilbereiche
(Subbereiche) gesteigert.
Eine Erhöhung der Erfassungs- und/oder
Auswertegeschwindigkeit wird dadurch erzielt, dass der Verteiler
so gestaltet ist, dass er ein zu bearbeitendes Signal an einen freie
Verarbeitungskapazität
aufweisenden Signalprozessor weiterleitet.
Hierdurch ist es möglich, Messungen
in Echtzeit durchzuführen.
Eine Unterdrückung von Störsignalen
läßt sich
dadurch erzielen, dass die Auswerteeinheit wenigstens ein Bauelement
enthält,
welches eine Differentiation durchführt. Hierdurch werden langsame
Störsignale
eliminiert.
Eine weitere Verbesserung der Unterdrückung läßt sich
dadurch erzielen, dass das Bauelement ein Shaping-Verstärker ist.
Eine Erhöhung der Zuverlässigkeit
der Datenverarbeitung wird dadurch erzielt, dass die Signalprozessoren
digitale Signalprozessoren sind.
Um eine störungsarme Datenübertragung
zu erzielen, ist es vorteilhaft, dass wenigstens bereichsweise Lichtleiter
zur Datenübertragung
dienen.
Um das Detektorsystem für Flugzeitmessungen
nutzen zu können,
kann es so gestaltet werden, dass die Auswerteeinheit Strahlungsereignisse
zu voneinander verschiedenen Flugzeitkanälen zuordnen kann.
Um bei den Flugzeitmessungen und/oder
anderen zeitkritischen Anwendungen eine Erfassung in Echtzeit zu
ermöglichen,
ist es vorteilhaft, Speicherbänke
mit einer Datenbreite von mindestens 24 bit vorzusehen. Speicherbänke mit
einer Datenbreite von wenigstens 32 bit sind besonders vorteilhaft.
Ein weiterer Vorteil verschiedener
erfindungsgemäßer Gestaltungen
des Detektorsystems ist die Möglichkeit,
es in ein bestehendes Software-System bezüglich Datenübergabe sowie Start/Stop, Unterbrechung/Fortführung der
Messung in Abhängigkeit
von äußeren Parametern
zu integrieren.
Es handelt sich um ein zukunftorientiertes
Detektorsystem, das sich auszeichnet durch Technologien der Pulsverarbeitung,
beispielsweise durch digitale Signalverarbeitung und durch hierauf
angepaßte
Bauteile.
Die Ausleseelektronik kann eine vorhandene
Elektronik ersetzen, so dass eine bestehende Auswerte- und Steuerungs-Software
weiter genutzt werden kann. Trotzdem ist es auch ein autarkes System,
das für
verschiedene Experimente geeignet ist. Eine Anpassung an ein bestehendes
System erfolgt vorzugsweise mit einem Interface zu einer bereits
vorhandenen Elektronik. Das System ist skalierbar bezüglich der
Rechenleistung. Hierzu ist es vorteilhaft, dass – je nach benötigter Laufzeit
der angewandten Algorithmen – ein
oder mehrere Signalverarbeiter, insbesondere digitale Signalprozessoren
(DSPs), eingesetzt werden, wobei die Anzahl der eingesetzten Signalverarbeiter
keine Veränderungen
der Basissystemstruktur mit sich bringt.
Weitere Vorteile, Besonderheiten
und zweckmäßige Weiterbildungen
der Erfindung ergeben sich aus den Unteransprüchen und der nachfolgenden
Darstellung bevorzugter Ausführungsbeispiele
anhand der Abbildungen.
Von den Abbildungen zeigt:
1 eine
Prinzipskizze zur Verdeutlichung der Lichtverteilung über verschiedene
Photomultiplier PM,
2 in
drei Teilbildern einen Signalverlauf (a) an einem Detektor (b) nach
Vorschalten eines Vorverstärkers
(c) nach Vorschalten eines Shaping-Verstärkers,
3 ein
Prinzipschaltbild eines für
das Detektorsystem geeigneten spannungsempfindlichen Verstärkers,
4 eine
Darstellung des Verlaufs der wichtigsten Signale im Detektorsystem,
5 ein
Blockschaltbild einer in einer Auswerteeinheit enthaltenen FPGA/ADC
Baugruppe,
6 eine
erste FPGA/ADC Busstruktur,
7A eine
weitere FPGA/ADC Busstruktur,
7B Bausteine
zur Ermittlung eines Detektionssignals
8 einen
schematischen Aufbau eines in dem Detektorsystem eingesetzten Photomultipliers
PM,
9 einen
bevorzugten Signalverlauf in den Signalprozessoren,
10 einen
schematischen Aufbau einer Anordnung von Signalprozessoren,
11 ein
Blockschaltbild eines lokalen Buscontrollers LBC und
12 eine
Adressierung einer Speicherzelle zur Speicherung eines Detektionsereignisses.
Nachfolgend wird ein Detektionssystem
mit einer erfindungsgemäßen Auswerteeinheit
dargestellt. Die Auswerteeinheit setzt nicht eine spezielle Gestaltung
des Detektorsystems voraus. Auch der Begriff Detektor ist in einer
weiten Bedeutung zu verstehen. Er umfaßt jeden Sensor, bei dem das
Auftreten von einem oder mehreren Ereignissen registriert wird.
Bei dem Ereignis kann es sich beispielsweise um ein Strahlungsereignis handeln,
jedoch sind andere Ereignisse, wie beispielsweise eine chemische
oder physikalische Veränderung einer
Oberfläche,
gleichermaßen
detektierbar.
Die Auswerteeinheit kann mit unterschiedlichen
Detektorsystemen zusammenarbeiten, so dass sie vielseitig einsetzbar
ist.
Der in 1 zur
Verdeutlichung der Lichtverteilung über drei Photomultiplier PM
beispielhaft dargestellte Detektorkopf weist in einem bevorzugten
Praxiseinsatz eine höhere
Anzahl von Photomultipliern auf. Der Aufbau eines geeigneten Detektorkopfes
in einem Vakuumgehäuse
besteht aus einer 2-dimensionalen Anordnung von beispielsweise 8 × 8 = 64
Photomultipliern (PM) mit einem Durchmesser von etwa 10 cm.
Die Photomultiplier PM sind vorzugsweise äquidistant
auf einem Lichtkoppler montiert. Die Dicke des Lichtkopplers ist
so gewählt,
dass das durch Neutroneneinfang in einem Szintillator erzeugte Licht
durch einen dünnen
Luftspalt zwischen Szintillator und Lichtkoppler auf 90° Austrittswinkel
begrenzt und auf eine Fläche von
mindestens 3 × 3
Photomultiplier PM verteilt wird. Die Verstärkung jedes Photomultipliers
PM kann über Variationen
der Kathodenspannung eingestellt werden, um Verstärkungsschwankungen
auszugleichen. Das Ausgangssignal der Photomultiplier PM wird über Vorverstärker der
Ausleseelektronik zur Verfügung
gestellt.
In einem ersten Detektorkopf werden
geeignete Photomultiplier, beispielsweise die Photomultiplier von Philips,
Typ XP2312, mit einem passiven Spannungsteiler eingesetzt. Im einem
besonders vorteilhaften Detektorkopf wird eine weiterentwickelte
Röhre,
beispielsweise von PHI, Typ XP5312, mit einem transistorisierten Spannungsteiler
eingesetzt. Die Photomultiplier werden an geeigneten Positionen
des Detektors montiert.
Jeder Photomultiplier wird im Bereich
der Photokathoden bis zur 1. Dynode mit einem Abschirmzylinder,
beispielsweise aus einem hoch permeablen Material wie MUMETALL®,
gegen das Erdmagnetfeld sowie weitere von außen einwirkende kleinere Magnetfelder
abgeschirmt. Für
die Abschirmung kann jedes Material mit einer hohen Permeabilität eingesetzt
werden. Eine derartige Abschirmung ist insbesondere bei solchen
Detektoren sinnvoll, die durch Magnetfelder beeinflußbar sind.
Da die Erfindung jedoch keineswegs auf die genannten Detektoren
beschränkt
ist, sondern sich auf alle Detektoren erstreckt, mit denen Detektionsereignisse ermittelt
werden, ist diese Abschirmung bei diesen weiteren Detektoren entbehrlich.
Das Detektorsystem kann mit beliebigen
Detektoren betrieben werden. Ein Beispiel für geeignete Detektoren sind 6Li-Glasszintillatoren
(Typ GS20), die von der Firma „Applied Scintillation
Technologies" gefertigt werden.
Der gesamte Szintillator hat eine Größe von etwa 600 mm × 600 mm × 1 mm und
besteht aus sechzehn Einzelstücken
von etwa 150 mm × 150
mm × 1
mm. Dieser Szintillator wird auf ein Trägerglas DESAG B270 (605 mm × 605 mm × 3 mm)
mittels eines optischen Klebers zusammengesetzt.
Das Trägerglas DESAG B 270 ist ein
Borglas, das zur Absorption von weiteren Neutronen dient. Eine derartige
Abschirmung ist bei Detektoren, die keine Neutronen registrieren,
entbehrlich. Bei Detektoren, welche Strahlungsereignisse registrieren,
ist eine Abschirmung von Neutronen jedoch zur Verringerung des Rauschens
und zur Erhöhung
des Signal-Rausch-Verhältnisses
zweckmäßig, jedoch
gleichfalls nicht notwenig.
Vorzugsweise werden solche Detektoren
ausgewählt,
die bei einer Pulshöhenanalyse
eine Toleranz von höchstens ± 5% aufweisen.
Mit den ausgesuchten Stücken
wird dann der gesamte Szintillator zusammengesetzt. Die gesamte
Szintillatoroberfläche
wird einseitig (Neutronenseite) mit Reflektorfarbe beschichtet.
Alternativ ist ein LiY-Borate-Szintillator
geeignet. Die Verwendung dieses Szintillators würde die γ-Empfindlichkeit verbessern.
Bei einer Durchführung von Messungen mit der
Detektoranordnung löst
einfallendes Licht an der Photokathode in den Photomultipliern PM
Elektronen aus. Diese Elektronen werden in den Photomultipliern
PM 105 – 106-fach verstärkt. Dieser Strom wird auf
einem Integrationskondensator C gesammelt, wobei die Ladung Q proportional
der Spannung ist, die dann von dem Vorverstärker weiter verarbeitet wird.
Die RC Kombination ist so gewählt, dass
die Abfallzeitkonstante ca. 50 μs
ist, um den nachgeschalteten Filterverstärker zu optimieren. Der eingesetzte
Vorverstärker
ist vorzugsweise ein spannungsempfindlicher Vorverstärker mit
einem FET Eingang, um evtl. Leckströme zu eliminieren. Unter einem
spannungsempfindlichen Vorverstärker
wird insbesondere ein Verstärker
verstanden, der ein eingangsseitiges Spannungssignal um einen Faktor
V verstärkt.
Der Verstärkungsfaktor
wird im Allgemeinen als Leistungsverstärkung VP in
dB angegeben, die aus dem Spannungsverstärkungsfaktor V berechnet wird:
VP[dB] = 20 log V.
3 zeigt
ein Ersatzschaltbild für
einen nichtinvertierenden Spannungsverstärker, der als Vorverstärker für einen
PM verwendet wird.
Um ein eindeutiges und leicht digitalisierbares
Signal zu erhalten und das Signal-Rausch-Verhältnis zu verbessern, ist es
zweckmäßig, einen
sogenannten Shaping-Verstärker
einzusetzen, der schnelle Anstiege im Ausgangssignal des Vorverstärkers differenziert,
n-mal integriert und ein Signal erzeugt, dessen Höhe proportional
zur Spannungsstufe und damit zur erzeugten Ladung Q ist. Mit der
Differentiation werden langsame Signale (50 Hz) nicht übertragen.
Das Vorverstärkersignal
wird dann über
ein Kabel, beispielsweise ein RG159 (Lemo) Kabel, an den Hauptverstärker weitergeleitet.
Die Halterung für die elektronischen Bauteile
besteht vorzugsweise aus einem geeigneten Rahmen, beispielsweise
einem Doppel-Europa-Rahmen, der die einzelnen Baugruppen trägt und einem
Einfach-Europa-Rahmen mit der Spannungsversorgung. Ein Hochspannungs-Netzteil
ist vorzugsweise in einen normierten Einschub, beispielsweise einem
19 Zoll Einschub, angeordnet. Zur schnellen digitalen Signalanalyse
kommen hochintegrierte Datenkanäle,
beispielsweise FPGA-Kanäle,
zum Einsatz. Die von dort gelieferten Daten gelangen über einen
schnellen Verteiler, beispielsweise einen „Crossbarswitch" mit Datenkapazitäten von
vielen MB/s bis zu mehreren GB/s zu einem jeweils „freien
DSP". Ausreichend
hohe Verteilungsgeschwindigkeiten in Verbindung mit einem konstruktiv
vereinfachten Aufbau werden vorzugsweise mit Datenkapazitäten im Bereich
von etwa 80 MB/s erreicht. Die Kontrolle über diesen Datenpfad übernimmt
ein Local Bus Controller.
Die Anordnung der Bauelemente und
ein Signalverlauf sind in 4 beispielhaft
dargestellt. Hierbei ist eine geeignete Anzahl Photomultiplier PM
in einer geeigneten Formation angeordnet. Im dargestellten Fall sind
die Photomultiplier PM zu einer 8 × 8 Matrix zusammengefaßt. Ausgänge mehrerer
Photomultiplier PM, vorzugsweise Ausgänge aller Photomultiplier PM,
sind mit einem Eingang eines Vorverstärkers PreAmp verbunden. Der
Vorverstärker
PreAmp weist mehrere Ausgänge
auf, die in Eingänge
von Shaping Verstärkern ShAmp
münden.
Bei einer Anzahl N Photomultiplier PM – im dargestellten Fall 64 – die in
den Vorverstärker PreAmp
münden
und einer Datenbreite, die den Signalen von 1 – im dargestellten Fall 16 – Photomultipliern PM
entspricht, verarbeiten N/1 – im
dargestellten Fall 4 – Vorverstärker PreAmp
Signale von jeweils 1 Photomultipliern PM.
Der mechanische Aufbau der einzelnen
Baugruppen im Hauptrahmen ist beliebig und hat beispielsweise folgende
Bestandteile:
- – alle Baugruppen im „extended,
Doppel-Europa" Format
(6 HE)
- – 220 × 233,35
mm, Platinen mit PCI Bus: unterer Teil 160 mm tief
- – maximale
Breite je Baugruppe: 4 TE = 20,4 mm
Bevorzugte Baugruppen sind:
- – mehrere,
vorzugsweise bis 4, Analog-Baugruppen mit je 16 analogen Eingängen (Hauptverstärker, Shaper)
- – mehrere,
vorzugsweise bis 4, FPGA Baugruppen; jede FPGA Baugruppe bearbeitet
16 analoge Eingänge
- – eine
DAC Baugruppe für
die Kathodenspannung der einzelnen PM
- – mehrere,
vorzugsweise bis 4, DSPc62xx Baugruppen jede Baugruppe trägt 4 TMS320c62xx
Digitale Signalprozessoren
- – ein
Local Bus Controller (LBC) Arbitrierung des DSPs, CAN Bus Schnittstelle,
LED Anzeigen
- – eine
System CPU mit Pentium basierendem PC und mit Windows-NT oder Linux
Es ist zweckmäßig, mehrere, beispielsweise
drei, Backplanes vorzusehen, insbesondere:
- – compact
PCI (standard cPCI, 8 Slots) Kommunikation zwischen DSP Baugruppen
und System CPU
- – Private
Bus (VME Rückwand
wird benutzt) Kommunikation zwischen FPGA und DSP Baugruppen als „Crossbarswitch"
- – FPGA
und Analog FPGA interconnections (2·PCI connector auf 3 HE)
Ein Aufbau der Bus-Systeme in einem
19''-Rahmen erfolgt beispielsweise
wie folgt:
Ein Überrahmen
enthält
ein „Doppel-Euro,
6HE, 84 TE" für die gesamte
Elektronik. Bevorzugte Maße
sind:
Nachfolgend werden die einzelnen
Baugruppen erläutert.
Ein Hauptverstärker ist aus mehreren Komponenten
aufgebaut. Beispielsweise befinden sich auf einer Frontplatte sechzehn
LEMO Eingänge
mit einer Testbuchse für
den Ausgang. Die ankommenden Vorverstärkersignale (16 pro Baugruppe)
werden im nachgeschalteten Hauptverstärker (Filterverstärker) auf
die gewünschte
Amplitude verstärkt.
Das Signal wird durch Differenzieren und Integrieren zu einem unipolaren, gaußförmigen Signal
verarbeitet und dann dem ADC auf der FPGA/ADC Baugruppe zur Verfügung gestellt.
Die FPGA/ADC Karte wird über einen
privaten Bus mit jeweils 16 Kanälen
der analogen Hauptverstärker
verbunden (Analog In). Die Ankopplung an den Bus erfolgt über einen
cPCI Stecker, wobei der obere Teil des Steckers für Kommunikation
der FPGA/ADC Karten untereinander und der untere Teil des Steckers
für die analogen
Eingangssignale verwendet wird. Um eine gute Schirmung der analogen
Signale zu gewährleisten, wird
jedes ADC Signal zwischen GND Kontakten angeordnet. Für den Betrieb
als linearer Detektor werden keine Crosslink Signale zwischen den
FPGA/ADC Karten benötigt.
Eine Standard VME Backplane dient
zur schnellen Kommunikation der FPGA/ADC Karte mit dem Local Bus
Controller und DSP Karten.
Weitere Einzelheiten ergeben sich
aus dem in 5 dargestellten
Blockschaltbild einer FPGA/ADC Baugruppe. Über einen CAN Bus Controller
der FPGA/ADC Karte können
die Flash Proms der FPGAs umkonfiguriert werden. Im laufenden Betrieb
kann eine beliebige FPGA Konfiguration geladen und der FPGA neu
programmiert werden. Der Micro Controller speichert in seinem EEPROM,
welche Konfiguration zuletzt aktiv war und initialisiert nach einem
System Neustart den FPGA mit der entsprechenden Konfiguration.
Es werden mehrere, im dargestellten
Fall 2, Konfigurations-Proms eingesetzt, um ein schnelles Umschalten
zwischen unterschiedlichen Betriebs-Modi zu gewährleisten.
Jede FPGA/ADC Karte besitzt einen
First-in-first-out-Baustein Fifo, beispielsweise einen 4 k·36 bit First-in-first-out-Baustein Fifo, zum
Puffern der Daten. Hiermit können
viele – im
dargestellten Fall 1024 – Ereignisse
gespeichert werden, was einer Aufnahmezeit von etwa 1 ms entspricht.
Um auch eine Anwendung der FPGA/ADC-Platine
für Flugzeitmessungen,
das heißt
im Time of Flight-Betrieb, zu gewährleisten, ist jede Karte mit
einem Zähler
(Auflösung
etwa 1 μs)
ausgestattet. Der Startimpluls wird den FPGAs in einem Vorzähler zur
Verfügung
gestellt, und der Vorzähler
startet dann die Zeitbasis.
Die Kommunikation der FPGA/ADC Karte
mit dem Local Bus Controller und den DSP Karten erfolgt über die
VME Backplane.
Bei der in 6 dargestellten FPGA/ADC Busstruktur
kommunizieren auf der privaten FPGA/Analog Backplane die FPGA/ADC-Karten
untereinander und mit den analogen Hauptverstärkern. Ahle FPGA/ADC-Karten
erhalten ihren Systemtakt (80 MHz) von einem auf der privaten Backplane
angebrachten Oszillator, um eine Taktverschiebung auf den Karten
zu vermeiden. Vom Systemtakt wird der Arbeitstakt der ADCs (20 MHz)
abgeleitet, um auch hier nicht vom Gesamtkonzept eines synchronen
Designs abzuweichen. Das Reset Signal der FPGA/ADC Karten sowie
der TOF Zähler
wird ebenfalls über
die Backplane in der Laufzeit korrigiert. Hierdurch wird jede FPGA/ADC-Karte
zur gleichen Zeit zurückgesetzt.
Die Steuersignale des FPGA Busses
bestehen aus Reset-Signal für
den TOF-Counter, Reset-Signal der FPGAs und Peak-Leitungen. Der
Zähler
für die
Zeitmarke im TOF-Modus wird auf jeder FPGA/ADC-Karte implementiert. Jede FPGA/ADC-Karte
zeigt über
ihre Peakleitung ein gefundenes Maximum an, worauf alle Karten ihre
aktuellen ADC-Werte (Peak-Werte) in ihren Fifos speichern.
Bausteine zur Ermittlung eines Detektionssignals
sind in einem schematischen Aufbau in 7B dargestellt.
Ein Suchprozeß arbeitet
mit von den Analog-Digital-Wandlern ADC ausgegebenen Werten. Sobald auf
einem der Kanäle
ein Maximum gefunden wurde, werden alle ADC Werte – im dargestellten
Fall 16 – in den
First-in-first-out-Baustein
Fifo übertragen
und die Datenausgabe für
eine geeignete Zeit, beispielsweise etwa 1 μs, gesperrt. Gleichzeitig werden
alle anderen Karten aufgefordert, ihre ADC Werte ebenfalls ins Fifo zu übertragen.
Es entsteht somit ein Abbild des Detektors. Der Fachmann kann die
Elemente und ihre Anordnung abwandeln, um die dargestellte Verarbeitung
der Meßwerte
anders zu realisieren, Ferner wird untersucht, wann ein Kanal k
ein Maximum aufweist. Ein Kanal k hat dann ein Maximum, wenn zu
einer Zeit ti die folgenden Bedingungen erfüllt sind:
- 1.
Der ADC Wert ADC_chk(ti)
muß über einer
Schwelle liegen
- 2 . ADC_chk (ti) ≥ ADC_chk+i (ti) und
ADC_chk (ti) > ADC_chk–1 (ti)
- 3 . ADC_chk (ti) > ADC_chk (ti+1)
Sind alle Bedingungen
erfüllt,
werden die Nachbarsegmente über
die Peak-Leitungen der Karte angewiesen, ihre ADC-Werte ebenfalls
ins Fifo zu übertragen.
Da der Prozeß des Peak-Findens bei konventionellen
Bausteinen nicht in einem Taktzyklus (20 MHz) abgearbeitet werden
kann, wird er in mehrere Pipeline States zerlegt. Dieses ergibt
eine um n·50
ns verzögerte Ereignisausgabe
und erhöht
den Ressourcenbedarf im FPGA, da für jeden State die zu diesem
State gehörenden
ADC-Eingangssignale gespeichert werden müssen.
In 8 ist
ein schematischer Aufbau des Photomultipliers PM mit DAC und HV
dargestellt.
Bei der Stabilisierungs-Messung wird
von jedem Photomultiplier PM ein Pulshöhenspektrum erzeugt. Der Schwerpunkt
in diesem Pulshöhenspektrum
sollte für
alle Photomultiplier PM im gleichen Kanal liegen.
Eine Abweichung der einzelnen PM-Signale
von diesem Kanal kann durch eine Änderung der Verstärkung für den jeweiligen
PM erreicht werden. Dazu wird über
DACs, welche über
eine Kontrolleinheit automatisch gesteuert werden, die Kathodenspannung
des betreffenden PM variiert, bis sich die gewünschte Kanalnummer einstellt.
Ein Digitaler Signal Prozessor (DSP)
ist optimiert auf die bei der digitalen Signalauswertung anfallenden
mathematischen Operationen. Ein für die anfallenden Signalverarbeitungsaufgaben
geeigneter DSP ist der Prozessor TMS320c6201/c6701 von Texas Instruments.
Dieser DSP (getaktet mit 200 MHz) kann in einem Zyklus mit einer
Zyklusdauer von 5 ns bis zu acht 32 bit-Befehle abarbeiten. Damit
erreicht der DSP eine Rechenleistung von 1600 MIPS.
Für
die digitale Zentrumsfindung können
mehrere, vorzugsweise bis zu vier, Doppel-Euro-Karten mit jeweils
vier TMS320c6101 Prozessoren eingesetzt werden. Dadurch kann die
digitale Zentrumsfindung auf mehreren, bevorzugt bis zu 16, Signalverarbeitern
parallel durchgeführt
werden.
In 9 ist
ein geeigneter Signalverlauf in der DSP Baugruppe dargestellt. Die
DSPc62 Baugruppe ist als Doppel-Euro Format Karte ausgelegt, wobei
die obere Baugruppenhälfte
eine Tiefe von 220, die untere Hälfte
eine Tiefe von 160 mm hat. Damit ist die Karte im unteren Bereich
cPCI kompatibel zu anderen PCI-Bus basierenden Einfach-Euro-Karten.
10 zeigt
einen schematischen Aufbau der DSP Baugruppe. Ein oberer Stecker,
beispielsweise eine 96-polige VG Leiste, verbindet die DSPc62 Baugruppe über den
lokalen Bus mit den FPGA Eventbuilder Baugruppen. Ein unterer Stecker,
beispielsweise ein cPCI Stecker, verbindet die DSPc62 Baugruppe
mit dem compact-PCI Bus und somit dem Hostrechner.
Die Signalprozessoren (DSP) erhalten
vom Lokalen Bus Controller (LBC) den Auftrag, das in den Fifos vorliegende
Detektorereignis zu verarbeiten. Der angesprochene DSP liest daraufhin
die ADC-Werte des
kompletten Detektorarrays über
den lokalen Bus ein und gibt die Ereigniskennung in den FPGAs wieder
frei. Der Datentransfer über
den lokalen Bus wird mit 20 MHz, 32 bit Worte durchgeführt. Dies
führt zu
einer Busbandbreite von 80 MHz. Das Datenpaket (64 Bytes) wird daher
in 800 ns eingelesen.
Nach dem Einlesen übernimmt
der Signalverarbeiter die Aufgabe der Zentrumsfindung. Durch die Möglichkeit,
ein Programm für
den Signalverarbeiter vom Hostrechner zu laden, kann der Algorithmus
zur Zentrumsfindung den verschiedenen Meßaufgaben angepaßt werden.
Durch unterschiedliche Signalverarbeitungsprogramme wird hier auch
zwischen 1-D- und 2-D-Detektoren unterschieden.
Das gefundene Zentrum wird, mit einer
Zeitmarke versehen, in einen Ringspeicher innerhalb des DSP Speichers
abgelegt und durch ein Flag dem Hostrechner mitgeteilt. Der Hostrechner
ist eine cPCI kompatible Baugruppe mit dem Betriebssystem Windows-NT
oder LINUX. Der Hostrechner holt nun über den cPCI Bus die Zentrumsdaten
der verschiedenen Signalverarbeiter ab und führt das Histogramming durch.
Auch hier können
durch verschiedene Anwenderprogramme verschiedene Meßaufgaben
(1 D, 2 D, Kalibrierung usw.) durchgeführt werden.
In 11 ist
ein Blockschaltbild des lokalen Bus Controllers LBC dargestellt.
Der Local Bus Controller (LBC) dient zur Ablaufsteuerung der Lastverteilung
an die parallel arbeitenden Digitalen Signalprozessor-(DSP)-Baugruppen
DSPc62 am lokalen Bus LB. Weiterhin stellt der LBC eine CAN Schnittstelle
zur Verfügung
sowie Anschlußmöglichkeiten
für verschiedene
Statusanzeigen.
Der lokale Bus LB dient zum schnellen
Datentransfer von den FPGA Eingangsbaugruppen zu dem Ereignisse
verarbeitenden DSP. Er weist beispielsweise folgende Werte auf:
- – 32
bit Datenbreite
- – 20
MHz Lesetakt
- – 80
MByte Bandbreite
Als Rückwand für den LB wird eine industrielle „VME Backplane" eingesetzt. Es werden
folgende Signale geführt:
Nachfolgend sind bevorzugte Signalverläufe im Bereich
des lokalen Busses LB dargestellt.
- Eine FPGA
Eingangsbaugruppe erkennt ein Ereignis.
– Alle FPGA Eingangsbaugruppen
werden gesperrt
– jede
FPGA Eingangsbaugruppe schreibt seine ADC-Bytes in das FIFO
– Fifo ist
als 32 bit Ausgangsbus aufgebaut
– Das *EVENT Signal wird aktiviert
(Fifo X NotEmpty)
– die
FPGA Eingangsbaugruppen sind wieder frei (max 1 μs)
- – der „Local
Bus Controller" (LBC)
erkennt das *EVENT Signal
– der
LBC sucht nach einem freien DSP (*FREE Signale)
– der LBC
selektiert einen freien DSP (Go 0..3 Signale)
– der LBC
aktiviert das *GO Signal
- – der
selektierte DSP
– aktiviert
nacheinander die 4 FPGA Baugruppen (*CS_FPGA0..3;
– und liest
von jeder Baugruppe 4 Doppelworte (*RD_FPGA)
– zum Abschluß wird sein
*FREE Signal weggenommen
– der
LBC erkennt, dass der DSP die Arbeit aufgenommen hat und nimmt das
*GO Signal weg
- – der
DSP bearbeitet die eingelesenen Daten
– Bearbeitung des 8×8 Bildes
– Abspeichern
des Ergebnisses in einem lokalen Speicherpuffer
– wenn Puffer
voll, Flag für
den Host setzen
– wenn
fertig, *FREE Signal setzen
- – die
HOST CPU
– pollt
alle DSPs, ob der Puffer voll ist f
– liest einen DSP Ergebnis
Puffer ein
– incrementiert
im Spektrumsspeicher
– überträgt das Bild
auf Anforderung übers
Netzwerk
– speichert
das Bild auf die lokale Festplatte
Beispielsweise weist der lokale Bus
folgende Pinbelegung auf:
Vorzugsweise übernimmt ein Hostrechner die
gesamte Konfiguration des Systems und bestimmt durch Download der
entsprechenden DSP-Programme
und Start der Anwenderprogramme, welche Messung durchgeführt werden
soll.
Als Hostrechner kommt beispielsweise
eine am Markt erhältliche
cPCI Baugruppe mit wenigstens einem Pentium Prozessor zum Einsatz.
Selbstverständlich
kann auch ein anderer Prozessor mit einer vergleichbaren Rechenleistung
eingesetzt werden. Der Hostrechner erhält eine lokale Festplatte,
ein Diskettenlaufwerk, einen Anschluß für Maus, Tastatur und Bildschirm
sowie vorzugsweise auch einen Netzwerkzugang.
Auf dem Hostrechner läuft ein
geeignetes Betriebssystem, beispielsweise Windows-NT oder LINUX. Er
dient außerdem
als Entwicklungsplattform für
weitere Programme. Sowohl die DSP- als auch die FPGA-Programme können hier
entwickelt werden, bzw. die entwickelten Programme können auf
die Festplatte abgelegt werden.
Beim Starten eines Anwenderprogramms
werden alle FPGA und DSPs mit dem entsprechenden Meßprogramm
geladen und der Meßablauf
gestartet.
Der Hostrechner liest die von den
DSPc62 vorbereiteten Meßergebnisse,
(Zentrum, Koordinaten) aus und führt
das Histogramming im D1- oder 2D-Raum aus.
Die Histogrammdaten können über den
lokalen Bildschirm visualisiert werden oder aber über das Netzwerk
an andere Auswerterechner weitergeleitet werden.
Weitere zweckmäßige Bestandteile des Detektorsystems
sind: Ausgänge:
Ratemeter-Ausgang für
gezählte
Ereignisse Ratemeter-Ausgang für
nicht gezählte
Ereignisse Ratemeter-Ausgang für
mehrere, vorzugsweise alle Ereignisse
LED Display
Ethernet
Verbindung
Netzteil-Rahmen
Temperaturüberwachung.
In 12 ist
eine Adressierung einer Speicherzelle zur Abspeicherung des Detektionsereignisses
beispielhaft dargestellt.
Die Adressierung einer Speicherzelle – Abspeicherung – sollte
gemäß des Ortes
erfolgen, an dem die Neutronenabsorption stattgefunden hat. Das
ist nur eingeschränkt
möglich,
da die zur Verfügung
stehenden PM Signale Sik stochastische Größen sind,
die um ihre Erwartungswerte Bik (x, y) fluktuieren
und damit keine eindeutigen Funktionen des Ortes sind. Lediglich
ihre Erwartungswerte sind wohl definierte Funktionen des Ortes der
Neutronenabsorption. Prinzipiell kann der Ort nicht genauer bestimmt
werden, als dadurch, daß nach dem
wahrscheinlichsten Ort für
die generierten PM-Signale gesucht wird. Dazu sollten die Erwartungswerte aller
Multiplier-Signale in Abhängigkeit
der Ereignisorte (x, y) bekannt sein. Die Speicheradressen werden dann
bis auf einen Maßstabsfaktor
und Offset Wert identisch den ermittelten wahrscheinlichsten Orten
(xw, yw), und eine
Abspeicherung eines Ereignisses geschieht dann dadurch, dass der
Inhalt der Speicherzelle um 1 erhöht wird.
Bei den dargestellten Ausführungsbeispielen
werden der Verteiler und die Signalverarbeiter durch besonders geeignete
elektronische Schaltungen realisiert. Es ist jedoch gleichfalls
möglich,
anstelle der elektronischen Schaltungen eine oder mehrere optische
Schaltungen vorzusehen, bzw. einen oder mehrere Computer für die Signalverarbeitung
einzusetzen.
Die Auswerteeinheit ist insbesondere
eine Schaltungsanordnung mit Mitteln zur Durchführung logischer Vergleiche,
ein Computer oder ein Bestandteil eines Computers. Der Begriff „Computer" ist in keiner Weise
einschränkend
zu verstehen. Es kann sich hierbei um eine beliebige zur Durchführung von
Berechnungen geeignete Einheit handeln, beispielsweise eine Workstation,
einen Personalcomputer, einen Mikrocomputer oder eine zur Durchführung von
Berechnungen geeignete Schaltung.
