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Diese Erfindung betrifft den Bereich Positronen-Emissions-Tomografie (PET). Insbesondere betrifft die Erfindung Signalverarbeitungs-Vorrichtungen und -Verfahren, die in PET Front-End Elektronik verwendet werden.
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Positronen-Emissions-Tomografie (PET) ist eine Technik, die in der klinischen Medizin-Forschung und der biomedizinischen Forschung verwendet wird, um Bilder zu erzeugen, die sowohl anatomische Strukturen als auch wie gewisse Gewebe ihre physiologischen Funktionen ausführen zeigen. Radioaktive Kerne werden als Markierungen auf Tracer-Molekülen („tracer molecules”) in den Körper eingeführt. Diese Kerne emittieren Positronen, welche mit Elektronen im Gewebe kollidieren. Jede Kollision begründet ein Annihilations-Ereignis, welches zwei Gamma-Photonen zur Folge haben kann. Mittels Detektieren der Gamma-Photonen und Verarbeiten des Resultates mit Bildverarbeitungs-Werkzeugen kann ein Bild der Aktivität im Gewebe erstellt werden, um die physiologischen Funktionen darzustellen.
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In Positronen-Emissions-Tomografie(PET)-Systemen wird ein Szintillations-Lichtpuls, der auf die Interaktion eines Photons aus dem Annihilations-Ereignis mit einem Szintillator erzeugt wurde, von Photomultiplier-Röhren („photomultiplier tubes”) (PMT) oder Lawinenfotodioden (”avalanche photodiodes”) (APD) gesammelt und in einen Ladungspuls umgewandelt. Hamamatsu Photonics K. K. Electron Tube Center, Fundamental and Applications of Photomultiplier Tube, JP:Hamamatsu Photonics K. K., 1995, deren Inhalte hiermit mittels Bezugnahme beinhaltet sind, stellt weitere Details bezüglich PMT bereit. Der Ladungspuls wird oft verstärkt und gefiltert, um einen neuen Spannungspuls zu bilden, welcher eine Peak-Amplitude hat, die proportional zu der Fläche unter dem ursprünglichen Szintillations-Lichtpuls, und daher proportional zum Betrag der Photonenenergie, die während der Interaktion im Szintillator deponiert wurde, ist. Die Peak-Amplitude wird dann aufgenommen und zur Weiterverarbeitung mittels Analog-Digital-Wandlern („analog to digital converters”) (ADCs) in digitale Daten umgewandelt. Eine Ereignis-Zeit wird üblicherweise mittels Verwendung von Constant-Fraction-Diskriminatoren (CFDs) erhalten. Depth of Interaktion Detector Block for High Resolution Positronen-Emissions-Tomografie (
U.S. Patent No. 6,288,399 to Andreaco et al.), stellt weitere Details zur Implementierung von PET-Detektoren bereit.
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Aus H. U. Schmidt, „Meßelektronik in der Kernphysik”, B. G. Teubner, Stuttgart 1986, Abschnitt 10.2 zeigt ebenfalls eine Meßvorrichtung für Strahlenereignisse.
US 6288399 B1 offenbart einen Detektorblock für PET mit einer verbesserten räumlichen Auflösung.
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Bemühungen, um höhere räumliche Auflösungen und ein größeres Bildvolumen zu erhalten, haben zur Verwendung von immer kleineren Szintillatoren in der PET-Gestaltung geführt. Da jede Szintillator-Ausgabe getrennt verarbeitet werden muss, steigt die Anzahl von ADC-Kanälen in einem modernen PET-System rapide an. Außerdem, da schnellere Szintillatoren und ein 3D-Bildmodus immer weitgehender verwendet werden, sind oft Hochgeschwindigkeits-ADCs wünschenswert. Ein PET-System, das eine große Anzahl an Hochgeschwindigkeits-ACDs einsetzt, verbraucht jedoch nicht nur eine hohe Leistung, sondern ist für viele Anwendungen oft auch zu teuer.
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Konsistent mit Ausführungsformen der Erfindung, können Verfahren und Vorrichtungen zum Digitalisieren von Gammastrahlenenergie und zur Charakterisieren von Peak-Zeit und Zerfallszeitkonstante mit einer minimalen Anzahl von ADCs bereit gestellt werden.
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In einem Aspekt der Erfindung wird mittels einem PET-System ein Verfahren zum Digitalisieren von Strahlungsereignissen durchführt. Dieses Verfahren enthält Verstärken einer Gruppe von PET-Detektoren erzeugten analogen Spannungspulsen abhängig von einer relativen Position jedes analogen Spannungspulses in der Gruppe, Kombinieren der Gruppe von analogen Spannungspulsen um weniger analoge Signale als die Anzahl der analogen Signale in der Gruppe zu erzeugen, Digitalisieren der erzeugten analogen Signale, und Analysieren der digitalisierten Signale, um einen digitalisierten Spannungswert jedes einzelnen analogen Spannungspulses in der Gruppe zu erhalten.
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In einem weiteren Aspekt der Erfindung weist ein Verfahren zur Verwendung in der Positronen-Emissions-Tomografie zum Digitalisieren von Strahlungsereignissen, die folgenden Schritte auf: Vergleichen jedes Spannungspulses einer Gruppe von mittels PET-Detektoren erzeugten analogen Spannungspulsen mit einer Schwellen-Referenzspannung, so dass jede analoge Spannung, die höher als die Referenzspannung ist, beibehalten wird und jede analoge Spannung, die niedriger als die Referenzspannung ist, auf Null gesetzt wird, Verstärken der Gruppe von analogen Spannungspulsen abhängig von einer relativen Position jedes analogen Spannungspulses in der Gruppe, Kombinieren der Gruppe von analogen Spannungspulsen, um zwei analoge Signale zu erzeugen, wobei jedes erzeugte analoge Signal Informationen über alle analogen Spannungspulse in der Gruppe enthält, Digitalisieren der zwei erzeugten analogen Signale, und Analysieren der zwei digitalisierten Signale, um einen digitalisierten Spannungswert von jedem individuellen analogen Spannungspulses in der Gruppe zu erhalten.
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In einem anderen Aspekt der Erfindung kann eine Vorrichtung elektronische Mittel bereitstellen zum Durchführen des Verfahrens des Digitalisierens von PET-Strahlungs-Ereignissen mittels Verwendung einer minimalen Anzahl von ADCs. Die Vorrichtung enthält mehrere Verstärkersätze, wobei jeder Verstärkersatz gekoppelt ist, um eine gleiche Gruppe von analogen Spannungspulsen, die von PET-Detektoren erzeugt wurden, zu empfangen, und um die Gruppe von analogen Spannungspulsen abhängig von einer relativen Position jedes analogen Spannungspulses in der Gruppe zu verstärken, eine Vielzahl von Addierern, wobei jeder gekoppelt ist, um Ausgaben von einem Verstärkersatz der mehreren Verstärkersatze zu empfangen und um die Ausgaben in ein Signal zu addieren, eine Vielzahl von ADCs, wobei jeder ADC gekoppelt ist, um eine Ausgabe eines der Addierer zu empfangen, um die Ausgabe in digitale Form umzuwandeln, und einen Analysierer, der gekoppelt ist, um die Ausgaben der Vielzahl von ADCs zu empfangen, um einen digitalen Spannungswert jedes einzelnen Spannungspulses in der Gruppe der analogen Spannungspulse zu bestimmen.
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Zusätzliche Eigenschaften und Vorteile der Erfindung werden teilweise in der folgenden Beschreibung erklärt, teilweise durch die Beschreibung offensichtlich gemacht, oder können durch die Anwendung der Erfindung erfahren werden. Die Eigenschaften und Vorteile der Erfindung werden durch die Kittel und Kombinationen, die insbesondere in den anhängenden Patentansprüchen aufgezeigt werden, realisiert und erlangt werden.
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Es versteht sich, dass sowohl die vorhergehende insgesamte Beschreibung als auch die folgende ausführliche Beschreibung lediglich beispielhaft und erklärend sind und nicht die Erfindung, wie sie beansprucht ist, einschränken.
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Die beiliegenden Zeichnungen, welche enthalten sind in der Beschreibung und ein Teil dieser Beschreibung bilden, stellen verschiedene Aspekte der Erfindung dar und dienen zusammen mit der Beschreibung dazu, das Prinzip der Erfindung zu erklären. In den Zeichnungen:
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1 ist ein Blockdiagram eines beispielhaften PET-Systems, welches konsistent mit der Erfindung ist.
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2 ist ein Diagram eines beispielhaften Spannungspulses, der von einem LSO/PMT-Detektor erzeugt wurde.
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3 ist ein konzeptionelles schematisches Diagram einer beispielhaften elektronischen Implementierung, welche konsistent mit der Erfindung ist.
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4 stellt einen beispielhaften Algorithmus dar, der konsistent mit der Erfindung ist.
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5 stellt einen anderen beispielhaften Algorithmus dar, der konsistent mit der Erfindung ist.
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Nun wird ausführlich Bezug genommen auf die beispielhaften Aspekte der Erfindung, von denen Beispiele in den beliegenden Zeichnungen dargestellt werden. Wenn möglich, werden in allen Zeichnungen durchwegs dieselben Bezugszeichen verwendet, um auf die gleichen oder ähnliche Teile Bezug zu nehmen.
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1 stellt ein beispielhaftes PET-System 100 dar, welches eine Ausführungsform der Erfindung enthält. Das PET-System 100 enthält einen PMT-Detektor 102, um Lichtpulse von einem Szintillator (nicht gezeigt) zu detektieren und das Detektionsergebnis in einen Ladungspuls umzuwandeln. Der Detektor 102 enthält Schaltkreise zum Verstärken und Filtern des Ladungspulses, um einen Spannungspuls bereitzustellen. Eine analoge Untereinheit 104 des PET Systems 100 empfängt und verarbeitet den Spannungspuls. Die analoge Untereinheit 104 enthält einen Digitalisierer 106, um den Spannungspuls zu digitalisieren und in digitaler Form zu einer digitalen Untereinheit 108 bereitzustellen, Parameter des Spannungspulses, die relevant für die Detektion von PET-Ereignissen sind. Die digitale Untereinheit 108 führt alle von einem PET-System benötigten Prozeduren der digitalen Signalverarbeitung durch, und die Resultate der digitalen Verarbeitung durch die digitale Untereinheit 108 kann durch die Kommunikations-Untereinheit 110 weiter an andere Systeme übertragen werden oder kann auf einer Bedienungs- und Bildrekonstruktions-Untereinheit 112 angezeigt werden.
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Die Kommunikations-Untereinheit 110 kann jeder geeignete Typ von Kommunikations-System oder -Vorrichtung sein, verwendet, um die Resultate der digitalen Verarbeitung zu übertragen. Die Bedienungs- und Bildrekonstruktions-Untereinheit 112 kann jede geeignete Art von Bedienungsvorrichtung oder Computersystem sein, verwendet, um die Resultate der digitalen Verarbeitung von der digitalen Untereinheit 108 darzustellen.
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2 zeigt einen beispielhaften Spannungspuls, der von einem PET-Detektor 102 erzeugt wurde, insbesondere einem Lutetiumoxyorthosilikatkristall-gekoppelten-PMT(LSO/PMT)-Detektor, auf die Interaktion eines Gammastrahlenphotons mit dem LSO. Der Puls wird über einen Widerstand gemessen, der direkt mit dem LSO/PMT-Detektor verbunden ist. Der dargestellte beispielhafte Spannungspuls wurde unter Verwendung eines digitalen Oszilloskops bei einer 5 GHz Tastrate aufgenommen. Die Peak-Zeit und die Zerfallszeit, die aus zahlreichen solcher Pulse beobachtet wurden, sind etwa 10 ns bzw. 40–45 ns.
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3 stellt eine konzeptionelle elektronische Implementierung 200 des Digitalisierers 106 in 1 dar. Die Implementierung 200 kann auf jeden passenden Typ von Mechanismus, wie zum Beispiel eine kundenspezifische integrierte Schaltung („application specific integrated circuit”) (ASIC), einen frei programmierbaren Logikschaltkreis („field programmable gate array”) (FPGA), und/oder eine Kombination von Softwareprogrammen und einem Mikroprozessor, basieren. Wie in 3 gezeigt, weist der Digitalisierer 200 auf eine Vielzahl von Eingängen 202-1 bis 202-n, eine Vielzahl von Komparatoren 204-1 bis 204-n, eine Vielzahl von Gattern 206-1 bis 206-n, zwei Verstärkersätze, wobei der erste Satz eine Vielzahl von Verstärkern 208-11 bis 208-1n und der zweite Satz eine Vielzahl von Verstärkern 208-21 bis 208-2n enthält, zwei Addierer 210-1 und 210-2, zwei Analog-Digital-Wandler (ADCs) 212-1 und 212-2, einen Nicht-Null-Selektor 214, einen Analysierer 216, einen Referenzspannungs-Eingang 218 und einen Ausgang 220. Es versteht sich, dass die Anzahl der Komponenten, die Referenzspannungsniveaus und die Schritte zum Durchführen der Erfindung beispielhaft sind und nicht einschränkend gedacht sind. Die Anzahl der Komponenten oder Vorrichtungen kann verändert werden, die Reihenfolge der Komponenten kann sich ändern und die Funktionalitäten von Komponenten können in unterschiedliche Komponenten kombiniert werden, ohne sich von dem Prinzip und aus dem Rahmen der Erfindung zu entfernen.
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Während des Betriebs des Digitalisierers 200 empfangen die Eingänge 202-1 bis 202-n eine Vielzahl von mittels PET-Detektoren erzeugten analogen Spannungspulsen Vi(t), die verarbeitet werden müssen. Die gesamte Anzahl n der analogen Spannungspulse wird basierend auf dem tatsächlich benutzten Algorithmus bestimmt, welcher ausführlich in den mit den 4 und 5 korrespondierenden Beschreibungen erklärt wird. Die empfangenen analogen Spannungspulse können oder können nicht vorverstärkt werden. Die ersten Eingänge der Komparatoren 204-1 bis 204-n sind jeweils gekoppelt, die Vielzahl der analogen Spannungspulse von den Eingängen 202-1 bis 202-n zu empfangen. Die zweiten Eingänge der Komparatoren 204-1 bis 204-n sind gekoppelt, um eine Referenzspannung Vref von Eingang 218 zu empfangen. Die Referenzspannung Vref ist ein vorbestimmtes Energieniveau von Interesse, so dass jeder Eingangsspannungspuls Vi(t), der niedriger als Vref ist, als Nullwert betrachtet wird, und nur ein Eingangsspannungspuls Vi(t), der höher als oder gleich Vref ist, wird als ein gültiges Detektionsereignis betrachtet.
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Die Eingänge der Gatter 206-1 bis 206-n sind jeweils an die Eingänge 202-1 bis 202-n gekoppelt, um die analogen Spannungspulse Vi(t) zu empfangen. Die Ausgänge der Gatter 206-1 bis 206-n sind sowohl jeweils mit den Eingängen des ersten Verstärkersatzes 208-11 bis 208-1n als auch jeweils mit den Eingängen des zweiten Verstärkersatzes 208-21 bis 208-2n gekoppelt. Die Gatter 206-1 bis 206-n sind auch jeweils gekoppelt, um von den Ausgängen der Komparatoren 204-1 bis 204-n gesteuert zu werden. Jeder der Komparatoren 204-1 bis 204-n ist konfiguriert, um eine Ausgabe, die gleich der Referenzspannung Vref ist, bereitzustellen, falls der korrespondierende analoge Spannungspuls am ersten Eingang des Komparators niedriger als die Referenzspannung Vref oder gleich der Referenzspannung Vref ist. Falls eine Ausgabe eines Komparators der Referenzspannung Vref gleicht, wird das Gatter, welches mit dem Komparator korrespondiert, unter der Steuerung des Komparatorausgangs ausgeschaltet. Ansonsten wird das Gatter eingeschaltet, um einem analogen Spannungspuls am Eingang des Gatters zu erlauben zwei korrespondierende Verstärker zu erreichen. Falls der analoge Spannungspuls größer als die Referenzspannung Vref ist, dann ist die Ausgabe des Komparators im Wesentlichen gleich dem analogen Spannungspuls, der höher als die Referenzspannung Vref ist.
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Zwei Verstärkersätze 208-11 bis 208-1n und 208-21 bis 208-2n verstärken die gleiche Vielzahl von analogen Spannungspulsen separat gemäß verschiedenen Algorithmen. Operationen der Verstärker 208-11 bis 208-1n und 20821 bis 208-2n werden unten ausführlich mit Bezug auf die 4 und 5 erklärt. Der Addierer 210-1 ist gekoppelt, um alle Ausgaben der Verstärker 208-11 bis 208-1n zu empfangen. Der Addierer 210-1 summiert alle empfangenen Ausgaben in ein Ausgangssignal. Auf ähnliche Weise ist der Addierer 210-2 gekoppelt, um alle Ausgaben der Verstärker 208-21 bis 208-2n zu empfangen, und der Addierer 210-2 summiert alle empfangenen Ausgaben in ein Ausgangssignal. Die ADCs 212-1 und 212-2 sind gekoppelt, um Ausgangssignale von dem Addierer 210-1 bzw. 210-2 in digitale Form umzuwandeln. Die ADCs 212-1 und 212-2 sind Hochgeschwindigkeits-, Hochpräzisions-Analog-Digital-Wandler (ADCs). Die Präzision der ADCs 212-1 und 212-2 ist vorzugsweise höher, als wie zum Umwandeln jeder einzelnen analogen Eingangsspannung innerhalb der Vielzahl von analogen Spannungspulsen benötigt wird.
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Der Nicht-Null-Selektor 214 ist gekoppelt, um Ausgaben von den Komparatoren 204-1 bis 204-n zu empfangen, um zu bestimmen, ob eine bestimmter Ausgabe Null ist, d. h. ob eine Ausgabe gleich der Referenzspannung Vref ist. Der Nicht-Null-Selektor 214 gibt die bestimmten Resultate in einem geeigneten Format aus, eine Bit-Masken-Darstellung enthaltend, aber nicht darauf beschränkt. Der Analysierer 216 ist gekoppelt, um digitale Ausgaben von den ADCs 212-1 und 212-2 und von dem Nicht-Null-Selektor 214 zu empfangen. Mit Hilfe der digitalen Ausgaben der ADCs 212-1 und 212-2 und der Ausgabe des Nicht-Null-Selektors 214 führt der Analysierer 216 verschiedene arithmetische Operationen entsprechend den verschiedenen Algorithmen durch, die verwendet werden können, um die Erfindung, von der Details in den mit den 4 und 5 korrespondierenden Beschreibungen erklärt sind, anzuwenden. Als ein Resultat der arithmetischen Operationen bestimmt der Analysierer 216 einen digitalen Wert für jeden der individuellen analogen Spannungspulse von der Vielzahl der analogen Spannungspulse. Der Analysierer 216 gibt dann die digitalen Werte, welche mit den individuellen analogen Spannungspulsen korrespondieren, am Ausgang 220 aus. Der Ausgang 220 stellt digitale Signale anderen Digitalsignal-verarbeitenden Einheiten (nicht gezeigt) für die weitere PET-Signal-Verarbeitung zur Verfügung. Es versteht sich, dass alle in 3 gezeigten Komponenten individuell implementiert werden können oder auf einem einzelnen VLSI Gerät, wie ASIC, FPGA oder FPAA, implementiert werden können. Es kann ebenfalls Computersoftware verwendet werden, um die gleichen Resultate zu erhalten, wenn sie geeignet implementiert wird.
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4 ist ein Logikdiagram 300, welches ein nicht-einschränkendes Beispiel des Betriebs eines Digitalisierers 106 in einer mit der Erfindung konsistenten Weise darstellt. 4 zeigt den Empfang von analogen Spannungspulsen Vo, V1, ..., Vn-1 an den jeweiligen Eingängen 202-1 bis 202-n. Die logischen Operationen, die von dem Komparator 204-2 und von dem Gatter 206-2 durchgeführt werden, sind durch Logik-Blöcke dargestellt. Zum Beispiel ist der Test, ob ein analoger Spannungspuls größer als Vref ist, durch Logik dargestellt, wie zum Beispiel dem Logik-Block 302-1. Genauer gesagt, wie vorher erklärt, wird jeder Spannungspuls Vi(t), der niedriger als Vref ist, als Nullwert betrachtet. Daher wird jedem Spannungspuls, der einen niedrigeren Wert als Vref hat, ein Nullwert zugeordnet, was in einer ”N”(nein)-Antwort resultiert, wenn getestet wird, ob der zugeordnete Wert größer als Null ist. Wenn alternativerweise der Wert des Spannungspulses größer als Vref oder gleich Vref, ist, wird sein tatsächlicher Wert mit Null verglichen und das Resultat des Testes ist ”J” (Ja).
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In dem Fall, dass das Testresultat ”N” ist, wird der Wert V = 0 (Block 304-1a) einem Rechenausdruck VS0 (Block 306-1) zugeordnet. Falls das Testresultat ”J,” ist, wird der Wert V als der tatsächliche Wert des Spannungspulses bestimmt und, z. B. durch den Verstärker 208-11, verstärkt, um einen verstärkten Wert von V = V + 0 × 2r (Block 304-1b) zu liefern. Dieser verstärkte Wert wird dem Rechenausdruck VS0 zugeordnet. Weitere Details bezüglich dem Wert der Verstärkung werden nachstehend geliefert.
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In 4 werden die Rechenausdrücke Vs0 + ... + Vs,n-1 auf die funktionellen Blöcke 308-1 und 308-2 angewandt. Der funktionelle Block 308-1 repräsentiert die Verstärker 208-11 bis 208-1n und den Addierer 210-1, und der funktionelle Block 308-2 repräsentiert die Verstärker 208-21 bis 208-2n und den Addierer 210-2.
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Da insgesamt die digitale Umwandlung, welche von einem ADC durchgeführt wird, über Quantisierung erfolgt, korrespondiert ein Ausgabewert eines ADCs nicht mit einem eindeutigen Eingabewert sondern mit einem kleinen Bereich von Eingabewerten. Die Auflösung oder Präzision eines ADCs ist somit die Anzahl der eindeutigen Ausgabewerte, die das analoge Eingangssignal repräsentieren, und ist insgesamt durch die Anzahl der Bits repräsentiert. Ein ADC mit einer s-Bit-Präzision kann 2s – 1 einzelne Ausgabewerte besitzen. Je höher die Präzision eines ADCs ist, desto mehr eindeutige Ausgabewerte kann er haben. In 4 werden in der dargestellten Beschreibung m-Bit-Präzisions-ADCs verwendet. Unter den m Bits werden nur r Bits benötigt, um jede analoge Eingangsspannung umzuwandeln, wobei m größer ist als r.
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Eine ganze Zahl k ist derart definiert, dass k < m – r ist. Eine Gesamtanzahl von n analogen Spannungspulsen Vo, V1, ..., Vn-1 kann dann zusammen als eine Gruppe kombiniert werden, wobei n = 1, 2, 4, ..., 2k ist. Demgemäß werden n Eingänge 202-1 bis 202-n, n Komparatoren 204-1 bis 204-n, n Gatter 206-1 bis 206-n, zwei Verstärkersätze, wobei der erste Satz n Verstärker 208-11 bis 208-1n enthält und der zweite Satz n Verstärker 208-21 bis 208-2n enthält, zwei Addierer 210-1 und 2102, zwei Analog-Digital-Wandler (ADCs) 212-1 und 212-2, ein Nicht-Null-Selektor 214, ein Analysierer 216, ein Referenzspannungseingang 218 und ein Ausgang 220 implementiert, um die logischen Operationen durchzuführen, die in 4 dargestellt sind. Falls irgendein analoger Spannungspuls Vi niedriger als die Referenzspannung Vref ist, wird der analoge Spannungspuls Vi als eine Nullspannung betrachtet und wird nicht in die weitere Verarbeitung einbezogen. Falls irgendein analoger Spannungspuls Vi als Nicht-Null Spannung betrachtet wird, dann wird eine Spannung von i × 2r zum Puls Vi mittels des entsprechenden Verstärkers 208-1i addiert. Dies resultiert in einem verstärkten analogen Spannungspuls: Vs,i = Vi + i × 2r, wobei i = 0, 1, ..., n – 1 ist. Der verstärkte Spannungspuls wird dann am Addierer 210-1 angelegt. Das resultierende summierte Signal des Addierers 210-1 hat die Form: Vd1 = Vs0 + Vs1 + ... + Vs,n-1, (1) wobei Vs0 entweder V0 = 0 oder V0 + 0 × 2r ist, Vs1 entweder V1 = 0 oder V1 + 1 × 2r ist, ..., und Vs,n-1 entweder Vn-1 = 0 oder V„-1 + (n – 1) × 2r ist, gemäß der oben beschriebenen Logik.
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Gleichzeitig wird der gleiche analoge Eingangsspannungspuls Vi von einem zweiten Verstärkersatz 208-2n verarbeitet, jedoch in umgekehrter Reihenfolge. Anstelle eine Spannung von i × 2r wird eine Spannung von (n – 1 – i) × 2r durch einen korrespondierenden Verstärker 208-2n addiert. In dem Fall, dass der analoge Spannungspuls größer als Vref ist, resultiert dies in einen verstärkten analogen Spannungspuls: Vs,i = Vi + (n – 1 – i) × 2r, wobei i = 0, 1, ..., n – 1 ist. Der verstärkte Spannungspuls wird dann an den Addierer 210-2 angelegt. Das resultierende summierte Signal von Addierer 210-2 hat die Form: Vd2 = Vs0 + Vs1 + ... + Vs,n-1 (2) wobei Vs0 entweder V0 = 0 oder V0 + (n – 1) × 2r ist, VS1 entweder V1 = 0 oder V1 + (n – 1) × 2r ist, ..., und Vs,n-1 = 0 oder Vn-1 + 0 × 2r ist.
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Die summierten Signale von den Addierern 210-1 und 210-2 werden, innerhalb der funktionellen Blöcke 308-1 und 308-2, jeweils durch die ADCs 212-1 und 212-2 digitalisiert. Die Gleichungen (1) und (2), welche die digitalisierten Resultate repräsentieren, werden zu dem mit dem Logik-Block 310 korrespondierenden Analysierer 216 geliefert.
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Der Analysierer 216 löst die Gleichungen (1) und (2), um digitale Werte der individuellen analogen Pulse V0, V1, ..., V„-1 zu erhalten. Es versteht sicht, dass die Gleichungen (1) und (2) individuell gelöst werden können oder in Kombination gelöst werden können. In einem Zeitfenster kann es sein, dass es nur zwei Variablen gibt, die nicht kleiner als Vref sind. Falls es mehr als zwei Variablen gibt, die größer als Vref sind, obwohl weniger wahrscheinlich, können alle Ereignisse in dem Zeitfenster verworfen werden. Ferner können die Gleichungen (1) und (2) vereinfacht werden, indem der Null-Spannungspuls unter Verwendung des Nicht-Null-Selektors 214 identifiziert wird.
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5 ist ein Logikdiagram 400, welches ein weiteres nichtbeschränkendes Beispiel eines Betriebs des Digitalisierers 106 in einer Weise, die mit der Erfindung konsistent ist, darstellt. In 5 stellt der funktionelle Block 402-1 die Verstärker 208-11 bis 208-1n und den Addierer 210-1 dar, und der funktionelle Block 402-2 stellt die Verstärker 208-21 bis 208-2n und den Addierer 210-2 dar. In 5 werden auch m-Bit-Präzisions-ADCs benutzt. Die Gesamtanzahl von analogen Spannungspulsen Vd = [V0, V1, ..., Vm-1] kann zur Verarbeitung empfangen werden, das heißt, n ist gleich m. Demgemäß sind n Eingänge 202-1 bis 202-n, n Komparatoren 204-1 bis 204-n n Gatter 206-1 bis 206-n, zwei Verstärkersätze, wobei der erste Satz n Verstärker 208-11 bis 208-1n enthält und der zweite Satz n Verstärkers 208-21 bis 208-2n enthält, zwei Addierer 210-1 und 210-2, zwei Analog-Digital-Wandler (ADCs) 212-1 und 212-2, ein Nicht-Null-Selektor 214, ein Analysierer 216, ein Referenzspannungseingang 218 und ein Ausgang 220 vorgesehen. Der erste Verstärkersatz 208-11 bis 208-1n wendet einen Koeffizientensatz αi = [α0,i, α1,i, ..., αm-1]T auf die analogen Eingangsspannungspulse an. Demzufolge können die Ausgaben von dem ADC 212-1 dargestellt werden als: Vd ∘ αi,
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In ähnlicher Weise wendet der zweite Verstärkersatz 208-21 bis 208-2n einen anderen Koeffizientensatz βi = [β0,i + β1,i + ... + βm-1]T auf die analogen Eingangsspannungspulse an. Demzufolge können die Ausgaben von dem ADC 212-2 dargestellt werden als: Vd ∘ βi.
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Die Koeffizientensätze αi und βi können bestimmt werden gemäß der Struktur des Digitalisierers 200 oder der Geometrie des PET-Systems 100. Zum Beispiel kann αi als I + 1 gewählt werden und βi kann als βi = m – i gewählt werden. Daher kann der Analysierer 216 einen digitalen Wert von jedem individuellen analogen Spannungspuls mittels Lösen der folgenden Gleichungen (3) und (4) bestimmen: α0V0 + α1V1 + ... + αm-1Vm-1 = Vd1 (3) β0V0 + β1V1 + ... + βm-1Vm-1 = Vd2 (4)
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Jeder Null-Eingangs-Analogspannungspuls kann mit den Informationen, die vom Nicht-Null-Selektor 214 geliefert werden, aus den Gleichungen (3) und (4) ausgelassen werden, um die Rechnung zu vereinfachen. Wie oben erklärt wurde, kann es sein, dass in einem Zeitfenster nur zwei Variablen sind, die nicht kleiner als Vref sind. Falls es mehr als zwei Variablen gibt, die größer als Vref sind, obwohl weniger wahrscheinlich, können alle Vorgänge in diesem Zeitfenster verworfen werden. Die Gleichungen (3) und (4) können ähnlich gelöst werden wie die Gleichungen (1) und (2).
