DE19946715C1 - Process for three-dimensional integration of microelectronic systems - Google Patents
Process for three-dimensional integration of microelectronic systemsInfo
- Publication number
- DE19946715C1 DE19946715C1 DE19946715A DE19946715A DE19946715C1 DE 19946715 C1 DE19946715 C1 DE 19946715C1 DE 19946715 A DE19946715 A DE 19946715A DE 19946715 A DE19946715 A DE 19946715A DE 19946715 C1 DE19946715 C1 DE 19946715C1
- Authority
- DE
- Germany
- Prior art keywords
- substrate
- via holes
- main surface
- trenches
- metallization
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Ein Verfahren zur dreidimensionalen Integration mikroelektronischer Systeme umfasst folgende Verfahrensschritte: DOLLAR A - Bereitstellen eines ersten Substrates, das im Bereich einer ersten Hauptfläche zumindest eine Metallisierung aufweist, DOLLAR A - Bereitstellen eines zweiten Substrates, das im Bereich einer zweiten Hauptfläche erste Enden von Via-Löchern und eine Struktur von Gräben in einer dielektrischen Schicht und in einer dritten Hauptfläche zweite Enden der Via-Löcher aufweist, DOLLAR A - Verbinden des ersten Substrates mit dem zweiten Substrat, wobei die Schritte der ersten Hauptfläche des ersten Substrates mit der Seite der dritten Hauptfläche des zweiten Substrates zusammengefügt werden, wobei die Via-Löcher an der Metallisierung an der ersten Hauptfläche enden, DOLLAR A - Ausfüllen der Via-Löcher und der Gräben mit einer leitfähigen Schicht und DOLLAR A - Abtragen der leitfähigen Schicht, bis nur noch in den Via-Löchern und den Gräben leitfähiges Material vorhanden ist, wobei in den Gräben vorhandene Leiter mit der Metallisierung auf der ersten Hauptfläche des ersten Substrates elektrisch leitend verbunden werden.A method for three-dimensional integration of microelectronic systems comprises the following method steps: DOLLAR A - providing a first substrate which has at least one metallization in the area of a first main area, DOLLAR A - providing a second substrate which has first ends of via holes in the area of a second main area and a structure of trenches in a dielectric layer and in a third main surface has second ends of the via holes, DOLLAR A - connecting the first substrate to the second substrate, wherein the steps of the first main surface of the first substrate with the side of the third main surface of the second substrate are joined together, the via holes ending at the metallization on the first main surface, DOLLAR A - filling the via holes and the trenches with a conductive layer and DOLLAR A - removing the conductive layer until only in the via Holes and the trenches conductive mate rial is present, with existing conductors in the trenches being electrically conductively connected to the metallization on the first main surface of the first substrate.
Description
Die Erfindung betrifft ein Verfahren zur dreidimensionalen Integration mikroelektronischer Systeme, bei denen beispiels weise Halbleitersubstrate in Form von Scheiben oder Chips miteinander verbunden und danach vorgefertigte Via-Löcher, die den elektrischen Kontakt zwischen den Metallisierungsebe nen der Scheiben oder Chips herstellen sollen, mit Metall ge füllt werden. In der Regel muß danach eine Metallisierungsla ge aufgebracht und phototechnisch strukturiert werden, um das gewünschte mikroelektronische System zu erhalten.The invention relates to a method for three-dimensional Integration of microelectronic systems, for example wise semiconductor substrates in the form of disks or chips connected together and then pre-fabricated via holes, the electrical contact between the metallization levels to produce the slices or chips with metal be filled. As a rule, a Metallierungsla ge applied and phototechnically structured to the to get desired microelectronic system.
Ein derartiges Verfahren ist aus der DE 44 33 846 A1 bekannt, bei der einzelne Bauelementelagen in unterschiedlichen Sub straten unabhängig voneinander prozessiert und nachfolgend zusammengefügt werden. Dabei wird zunächst ein erstes, fertig prozessiertes Substrat mit einer oder mehreren Metallisie rungsebenen vorderseitig mit Via-Löchern versehen. Die Via- Löcher werden an der Stelle geöffnet, an der später ein ver tikaler Kontakt zu den darunterliegenden Bauelementelagen ei nes zweiten Substrates erzeugt werden soll. Nach Prozessieren der Via-Löcher wird auf der Vorderseite des ersten Substrates über eine Haftschicht ein Hilfssubstrat aufgebracht. An schließend wird das erste Substrat von der Rückseite her ge dünnt, bis die Via-Löcher erreicht sind, so daß diese danach nach beiden Seiten des Substrates hin geöffnet sind. An schließend wird ein zweites, ebenfalls fertig prozessiertes Substrat mit dem ersten Substrat durch eine Haftschicht ver bunden, wobei die Vorderseite des zweiten Substrats mit einer transparenten Haftschicht versehen wird. Nach dem Zusammenfü gen der beiden Substrate wird das Handlingsubstrat entfernt, und die vorhandenen Via-Löcher werden nun von der Vorderseite des ersten Substrates her bis zu der Metallisierungsebene des zweiten Substrates verlängert, und über diese Via-Löcher wird schließlich der elektrische Kontakt zwischen der Metallisie rung einer Metallisierungsebene des ersten Substrates und der Metallisierung einer Metallisierungsebene des zweiten Sub strates hergestellt. Anschließend wird auf der Oberseite des ersten Substrates und in die Via- und Kontaktlöcher metalli sches Material abgeschieden. Dieses Material muß dann struk turiert werden, worauf die vertikale Integration der Bauele mentelagen von erstem und zweitem Substrat abgeschlossen ist.Such a method is known from DE 44 33 846 A1, with the individual component layers in different sub strate independently and subsequently be put together. First, a first is finished processed substrate with one or more metallization Provide via levels on the front levels. The via Holes are opened at the point where a ver tical contact to the underlying component layers nes second substrate to be generated. After processing the via holes will be on the front of the first substrate an auxiliary substrate is applied over an adhesive layer. On the first substrate is then closed from the back thins until the via holes are reached so that afterwards are open on both sides of the substrate. On in the end a second one, also finished Ver substrate with the first substrate through an adhesive layer bound, the front of the second substrate with a transparent adhesive layer is provided. After merging the handling substrate is removed against the two substrates, and the existing via holes are now from the front of the first substrate down to the metallization level of the second substrate is extended, and via these via holes finally the electrical contact between the metallisie tion of a metallization level of the first substrate and the Metallization of a metallization level of the second sub strates manufactured. Then on top of the first substrate and in the via and contact holes metalli separated material. This material must then be structured tured, whereupon the vertical integration of the components ment layers of the first and second substrate is completed.
Aus der JP 63-213943 A2 ist ein Verfahren zur vertikalen In tegration mikroelektronischer Systeme bekannt, bei dem die Prozessierung zweier Bauelementeebenen in unterschiedlichen Substraten (Top- und Bottomsubstrat) erfolgt. Bei dem Verfah ren wird das Topsubstrat zunächst mit Via-Löchern versehen, die sämtliche Lagen mit Schaltungsstrukturen dieses Substra tes durchdringen. Das Topsubstrat wird dann vorderseitig mit einem Hilfssubstrat verbunden, rückseitig gedünnt und auf die Vorderseite des Bottomsubstrates aufgebracht. Das Hilfssub strat wird entfernt und die vorhandenen Via-Löcher werden bis zur Metallisierung des Bottomsubstrates geöffnet. Die Via- Löcher werden aufgefüllt und die Verbindung zur Metallisie rungsebene des Topsubstrates wird über Kontaktlöcher herge stellt. Das Dünnen des Topsubstrates vor dem Zusammenfügen mit dem Bottomsubstrat erfordert jedoch eine spezielle Hand lingtechnik für das Topsubstrat. Die Handlingtechnik besteht im Aufbringen und späteren Entfernen eines Hilfssubstrates (Handlingsubstrat). Diese zusätzlichen Fertigungsschritte er höhen die Herstellungskosten. Das Wiederentfernen des Hilfs substrates nach erfolgtem Dünnen des Topsubstrates verringert zudem die Ausbeute der Bauteile, da hierbei Bauelemente schichten beschädigt werden können.JP 63-213943 A2 describes a method for vertical insertion tegration microelectronic systems known, in which the Processing two component levels in different Substrates (top and bottom substrate). In the process the top substrate is first provided with via holes, the all layers with circuit structures of this substra penetrate. The top substrate is then on the front connected to an auxiliary substrate, thinned on the back and on the Front of the bottom substrate applied. The auxiliary sub strat is removed and the existing via holes are up opened for metallization of the bottom substrate. The via Holes are filled and the connection to the metallization The level of the top substrate is via contact holes poses. Thinning the top substrate before joining with the bottom substrate, however, requires a special hand ling technology for the top substrate. The handling technology exists in the application and later removal of an auxiliary substrate (Handling substrate). These additional manufacturing steps he increase the manufacturing costs. The removal of the aid substrates reduced after thinning the top substrate in addition, the yield of the components, since they are components layers can be damaged.
Bei den bekannten Verfahren ist es erforderlich, daß nach dem Zusammenfügen der Substrate zu einem Bauelementestapel die Verbindungsmetallisierung strukturiert wird, die durch Ab scheidung metallischen Materials auf der Oberfläche der obe ren Bauelementebene erzeugt wurde. Die hierzu notwendigen Li thographieschritte bringen die folgenden Nachteile mit sich: hohe Anforderungen an die Lack- und Belichtungstechnik wegen des nicht dem Standard entsprechenden Substratmaterials (Sta pel gedünnter und geklebter Substrate) sowie Ausbeuteminde rung bei der Lithographie für die Metallstrukturierung wegen der vorliegenden starken Topographie nach ausgeführter Via- Technik in Folge von Lackdickeninhomogenitäten und Lackbenet zungsproblemen bis hin zu Lackabrissen.In the known methods, it is necessary that after Assembling the substrates into a component stack Connection metallization is structured by Ab separation of metallic material on the surface of the top ren component level was generated. The necessary Li Thography steps have the following disadvantages: high demands on the coating and exposure technology because of the non-standard substrate material (Sta pel of thinned and glued substrates) as well as low yield lithography for metal structuring the present strong topography after the via Technology as a result of inhomogeneity in paint thickness and paint bed problems up to lacquer tears.
Die Nachteile der genannten Verfahren bestehen also insbeson dere in hohen Durchlaufzeiten der Substrate bei der Ferti gung, hohen Fertigungskosten, Ausbeuteminderung oder in der notwendigen Anwendung von Sonderprozessen, die inkompatibel zur Standard-Halbleiterfertigung sind.The disadvantages of the above-mentioned methods therefore exist in particular the high throughput times of the substrates at Ferti supply, high manufacturing costs, reduction in yield or in the necessary application of special processes that are incompatible for standard semiconductor manufacturing.
Mit anderen Worten haben die phototechnischen Strukturierun gen in den oben beschriebenen Systemen den Nachteil, daß die se Strukturierungen auf dem Untergrund extremer Topologie durchgeführt werden müssen. Die Unebenheiten können so groß sein, daß die Tiefenschärfe einer phototechnischen Struktu rierung überfordert wird. Gründe hierfür sind darin zu sehen, daß Scheiben aufeinandergesetzt werden, die gedünnt wurden, und dieser Dünnungsprozeß mit dicken Schwankungen von einigen µm behaftet ist. Ferner werden Chips montiert, die aus ver schiedenen Regionen einer Scheibe stammen können, und die deshalb verschiedene Dicke aufweisen können, was zu Stufen in der Chipoberfläche führt. Schließlich müssen im Falle der Chipmontage Gräben zwischen den Chips planarisiert werden, und diese Planarisierung ist ebenfalls problematisch und fällt oft nicht hinreichend gut aus.In other words, the phototechnical structuring gene in the systems described above the disadvantage that the Structuring on the background of extreme topology must be carried out. The bumps can be so big be that the depth of field of a phototechnical structure is overwhelmed. The reasons for this are that slices that have been thinned are placed on top of one another, and this thinning process with large fluctuations of a few µm is affected. Furthermore, chips are assembled, which ver different regions of a disc, and the can therefore have different thicknesses, leading to steps in the chip surface leads. Finally, in the case of Chip assembly trenches between the chips are planarized and this planarization is also problematic and often doesn't turn out well enough.
Ein weiteres Verfahren zur vertikalen Integration mikroelek tronischer Systeme ist aus der DE 195 16 487 C1 bekannt. Dort werden die einzelnen Bauelementelagen in unterschiedlichen Substraten unabhängig voneinander prozessiert und nachfolgend zusammengefügt. Zunächst werden auf der Vorderseite eines fertig prozessierten Topsubstrates Vialöcher geöffnet, die alle vorhandenen Bauelementelagen durchdringen. Anschließend wird ein fertig prozessiertes Bottomsubstrat mit dem Topsub strat Vorderseite zu Vorderseite verbunden. Danach wird beim nun vorliegenden Substratstapel das Topsubstrat von der Rück seite her bis an die Vialöcher gedünnt. Anschließend werden die geöffneten Vialöcher durch die verbleibenden Schichten bis auf eine Metallisierungsebene des Bottomsubstrates ver längert und der elektrische Kontakt zwischen Top- und Bottom substrat hergestellt.Another method of vertical integration mikroelek Tronic systems is known from DE 195 16 487 C1. There the individual component layers are in different Substrates processed independently and subsequently put together. First, be on the front of one processed processed top substrate via holes that penetrate all existing component layers. Subsequently becomes a fully processed bottom substrate with the topsub strat connected face to face. Then at now present stack of substrates the top substrate from the back thinned down to the via holes. Then be the opened via holes through the remaining layers ver up to a metallization level of the bottom substrate lengthens and the electrical contact between top and bottom substrate made.
Demgegenüber liegt der Erfindung die Aufgabe zugrunde, ein Verfahren zur dreidimensionalen Integration mikroelektroni scher Systeme bereitzustellen, bei dem eine phototechnische Strukturierung der Leiterbahnen nach der Verbindung der bei den Substrate bzw. der Scheiben-/Chip-Verbindung vermieden wird.In contrast, the invention is based on the object Process for three-dimensional integration of microelectronics to provide shear systems in which a phototechnical Structuring the conductor tracks after connecting the avoided the substrates or the wafer / chip connection becomes.
Zur Lösung dieser Aufgabe umfaßt das Verfahren zur dreidimen
sionalen Integration mikroelektronischer System gemäß der Er
findung die folgenden Verfahrensschritte:
To achieve this object, the method for three-dimensional integration of microelectronic systems according to the invention comprises the following method steps:
- - Bereitstellung eines ersten Substrates, das im Bereich ei ner ersten Hauptfläche zumindest eine Metallisierung auf weist, - Provision of a first substrate in the area of egg ner first main surface at least one metallization points out
- - Bereitstellung eines zweiten Substrates, das im Bereich einer zweiten Hauptfläche erste Enden von Via-Löchern und eine Struktur von Gräben und in einer dritten Hauptfläche zweite Enden der Via-Löcher aufweist,- Provision of a second substrate in the area a second major surface has first ends of via holes and a structure of trenches and in a third major area has second ends of the via holes,
- - Verbinden des ersten Substrates mit dem zweiten Substrat, wobei die Seite der ersten Hauptfläche des ersten Substra tes mit der Seite der dritten Hauptfläche des zweiten Sub strates zusammengefügt werden, wobei die Via-Löcher an der Metallisierung der ersten Hauptfläche des ersten Substra tes enden,Connecting the first substrate to the second substrate, the side of the first major surface of the first substra tes with the side of the third major surface of the second sub strates are joined together, the via holes on the Metallization of the first main surface of the first substra end,
- - Ausfüllen der Via-Löcher und der Gräben mit einer leitfä higen Schicht und- Fill the via holes and the trenches with a guide layer and
- - Abtragen der leitfähigen Schicht, bis nur noch in den Via- Löchern und den Gräben leitfähiges Material vorhanden ist, wobei in den Gräben verlaufende Leiter mit der Metallisie rung auf der ersten Hauptfläche des ersten Substrates elektrisch leitend verbunden werden.- Remove the conductive layer until only in the via Holes and the trenches conductive material is present with trenches running in the trenches with the metallization tion on the first main surface of the first substrate be electrically connected.
Dreidimensionale Integrierungsverfahren, insbesondere Chip- zu-Scheiben(Wafer)-Verfahren konnten bisher nicht nennenswert zum Einsatz kommen wegen der obengenannten Probleme. Da die bisher verwendeten Verfahren nicht in hoher Volumenfertigung ausgeführt werden, können durch die hohe Wertschöpfung des einzelnen Bausteins die hohen Ausbeuteprobleme ausgeglichen werden. Durch das erfindungsgemäße Verfahren wird es nun mög lich, eine hohe Volumenfertigung zu fahren, da die eingangs genannten Probleme durch das erfindungsgemäße Verfahren ge löst werden.Three-dimensional integration processes, especially chip to-wafer processes have so far not been noteworthy are used because of the problems mentioned above. Since the previously used processes not in high volume production can be carried out by the high added value of the individual building blocks compensated for the high yield problems become. The method according to the invention now makes it possible Lich to drive a high volume production, because the beginning problems mentioned ge by the inventive method be solved.
Die Vorteile des erfindungsgemäßen Verfahrens ergeben sich hauptsächlich daraus, daß die Strukturen, die später mit Me tall oder einem leitfähigen Material ausgefüllt werden, be reits vor der Chip-/Scheiben-Montage erzeugt werden und daher an einem konventionellen Scheibenmaterial hergestellt werden, wie es bisher schon bei zweidimensionaler Integration üblich war. Damit erfolgt die Photolithographietechnik auf einem Un tergrund, der hinreichend eben und damit unproblematisch ist. Nach der Scheiben-/Chip-Montage, die einen unebenen Unter grund schafft, muß keine photolithographische Strukturierung mehr vorgenommen werden, und es erfolgt nur noch die ganzflä chige Metallabscheidung mit nachfolgender Rückätzung, die weitgehend unabhängig von der Planarizität der Chipoberfläche ist.The advantages of the method according to the invention result mainly due to the fact that the structures that later became Me tall or a conductive material, be are already generated before the chip / disk assembly and therefore are made on a conventional disc material, as was previously the case with two-dimensional integration was. With this, the photolithography technology takes place on a Un surface that is sufficiently flat and therefore unproblematic. After the disk / chip assembly, which has an uneven bottom creates ground, no photolithographic structuring is required more are done, and there is only the whole area Metal deposition with subsequent etching back, the largely independent of the planarity of the chip surface is.
Eine vorteilhafte Ausgestaltung des erfindungsgemäßen Verfah rens ist dadurch gekennzeichnet, daß die Via-Löcher und/oder die Gräben durch Photolithographie und Ätzen erzeugt werden, wobei es sich um unproblematische und im Stand der Technik erprobte Verfahren zur Herstellung dieser Struktur handelt. Eine weitere vorteilhafte Ausgestaltung des erfindungsgemäßen Verfahrens ist dadurch gekennzeichnet, daß die Substrate durch eine Klebeschicht miteinander verbunden werden, so daß einerseits eine sichere Verbindung der beiden Substrate und andererseits eine Nachjustierung der beiden Substrate möglich wird.An advantageous embodiment of the inventive method rens is characterized in that the via holes and / or the trenches are produced by photolithography and etching, being unproblematic and state of the art tried and tested methods for producing this structure. Another advantageous embodiment of the invention The method is characterized in that the substrates be connected to each other by an adhesive layer, so that on the one hand a secure connection of the two substrates and on the other hand, readjustment of the two substrates is possible becomes.
Eine weitere vorteilhafte Ausgestaltung des erfindungsgemäßen Verfahrens ist dadurch gekennzeichnet, daß die Klebeschicht vor dem Ausfüllen der Via-Löcher und der Gräben mit leitfähi gem Material an den Via-Löchern entfernt wird, und prinzipi ell ist es möglich, daß bei dem Ausfüllen der Via-Löcher die Klebeschicht durch thermische Einwirkung entfernt wird. Um eine sichere Entfernung der Klebeschicht an den Via-Löchern zu gewährleisten, wird jedoch bevorzugt, daß die Klebeschicht an den Via-Löchern entfernt wird.Another advantageous embodiment of the invention The process is characterized in that the adhesive layer before filling the via holes and the trenches with conductive is removed according to the material on the via holes, and in principle ell it is possible that when filling the via holes Adhesive layer is removed by thermal action. Around a safe removal of the adhesive layer on the via holes To ensure, however, it is preferred that the adhesive layer is removed at the via holes.
Eine weitere vorteilhafte Ausgestaltung des erfindungsgemäßen Verfahrens ist dadurch gekennzeichnet, daß zum Ausfüllen der Via-Löcher und Gräben mit einer leitfähigen Schicht eine Me tallschicht auf der zweiten Hauptfläche des zweiten Substrats abgeschieden wird, was sowohl im Hinblick auf die elektrische Leitfähigkeit der dadurch erzeugten Leiterbahnen als auch hinsichtlich der Herstellungstechnologie eine vorteilhafte Vorgehensweise ist.Another advantageous embodiment of the invention The method is characterized in that for completing the Via holes and trenches with a conductive layer a me tallschicht on the second major surface of the second substrate is deposited, both in terms of electrical Conductivity of the traces generated thereby as well an advantageous in terms of manufacturing technology Procedure is.
Eine weitere vorteilhafte Ausgestaltung des erfindungsgemäßen Verfahrens ist dadurch gekennzeichnet, daß die Metallabschei dung in einem PVD (physikalisches Aufdampfverfahren)-, CVD (chemische Abscheidung aus der Dampfphase)- oder ein Plattie rungsverfahren durchgeführt wird. Mit diesen Verfahren können in vorteilhafterweise die unterschiedlichsten Abscheidungsbe dingungen je nach den verwendeten Abscheidungsmaterialien eingesetzt werden.Another advantageous embodiment of the invention The method is characterized in that the metal separation in a PVD (physical vapor deposition), CVD (chemical vapor deposition) - or a platter is carried out. With these procedures you can advantageously the most diverse Abscheidungsbe conditions depending on the deposition materials used be used.
Schließlich ist eine weitere vorteilhafte Ausgestaltung des erfindungsgemäßen Verfahren dadurch gekennzeichnet, daß die leitfähige Schicht bzw. die Metallschicht durch Zurückätzen oder ein CMP (chemisch mechanisches Polieren)-Verfahren abge tragen wird. Beide Verfahren eignen sich insofern für das Ab tragen der leitfähigen Schicht als es auf eine extreme Genau igkeit bei der Abtragungshöhe nicht ankommt, weil nur sicher gestellt werden muß, daß von der Metallisierung nur die Lei terteile in den Via-Löchern (sogenannte Plaques) und die Lei terbahnen übrigbleiben müssen.Finally, a further advantageous embodiment of the Method according to the invention characterized in that the conductive layer or the metal layer by etching back or a CMP (chemical mechanical polishing) process will wear. In this respect, both methods are suitable for the Ab wear the conductive layer as it is to an extreme accuracy The amount of the removal does not matter because it is only safe must be made that only the Lei from the metallization ter parts in the via holes (so-called plaques) and the lei tracks must remain.
Ausführungsbeispiele der Erfindung werden nun anhand der bei liegenden Zeichnungen beschrieben. Es zeigen:Embodiments of the invention are now based on the lying drawings described. Show it:
Fig. 1 eine schematische Darstellung eines standardmäßig prozessierten ersten Substrates, im folgenden Bot tom Wafer; Fig. 1 is a schematic representation of a standard processed first substrate, in the following bot tom wafer;
Fig. 2 eine schematische Darstellung eines standardmäßig prozessierten zweiten Substrates, im folgenden Top Wafer mit Via-Löchern; Fig. 2 is a schematic representation of a default second substrate processed in the following top wafer with via-holes;
Fig. 3 eine schematische Darstellung des Top Wafers mit einem Graben (trench) für eine spätere Leiterbahn; Figure 3 is a schematic representation of the top wafer having a trench (trench) for subsequent conductor track.
Fig. 4 eine schematische Darstellung einer mikroelektroni schen Struktur, bestehend aus einem Top Wafer und einem Bottom Wafer, die gebondet sind; Fig. 4 is a schematic representation of a microelectronic structure consisting of a top wafer and a bottom wafer, which are bonded;
Fig. 5 eine schematische Darstellung eines mikroelektroni schen Systems, wobei eine Metallschicht auf das Top Wafer aufgebracht worden ist; und Figure 5 is a schematic representation of a microelectronic's system, wherein a metal layer is applied to the top wafer. and
Fig. 6 eine schematische Darstellung einer mikroelektroni schen Struktur, wobei Teile der Metallisierung des Top Wafers abgetragen sind. Fig. 6 is a schematic representation of a microelectronic structure, parts of the metallization of the top wafer being removed.
Fig. 1 zeigt eine schematische Darstellung eines Bottom Wa fers 2 mit zwei Metallisierungen 4, 6, sogenannten Landing Pads, auf einer ersten Hauptfläche 10 des Bottom Wafers 2. Fig. 1 shows a schematic representation of a bottom Wa fers 2 with two metallizations 4, 6, so-called landing pads on a first major surface 10 of the bottom wafer 2.
Fig. 2 zeigt eine schematische Darstellung eines Top Wafers 12 mit zwei Via-Löchern 14, 16, die von einer zweiten Hauptfläche 18 des Top Wafers 12 bis zu einer dritten Hauptfläche 20 des Top Wafers 12 reichen. FIG. 2 shows a schematic illustration of a top wafer 12 with two via holes 14 , 16 , which extend from a second main surface 18 of the top wafer 12 to a third main surface 20 of the top wafer 12 .
Fig. 3 zeigt die schematische Darstellung des Top Wafers 12, nachdem zwischen den beiden Via-Löchern 14, 16 ein Graben 22 ausgebildet wurde, der nach der weiteren Verarbeitung zu ei ner Leiterbahn werden soll. Die Via-Löcher 14, 16 und der Graben 22 können durch ein photolithographisches Verfahren und Ätzen in dem zweiten Substrat 12, welches aus einem die lektrischen Material besteht, erzeugt werden. Fig. 3 shows the schematic representation of the top wafer 12 after a trench 22 has been formed between the two via holes 14 , 16 , which is to become a conductor track after further processing. The via holes 14 , 16 and the trench 22 can be produced by a photolithographic process and etching in the second substrate 12 , which consists of a dielectric material.
Gemäß Fig. 4 werden die beiden Substrate 2, 12 mit Hilfe ei ner Klebeschicht 24 gebondet oder miteinander verbunden. Die Klebeschicht 24 wird bei dieser Verfahrensstufe, das heisst vor dem Ausfüllen der Via-Löcher 14, 16 und des Grabens 22 mit leitfähigem Material an den Via-Löchern entfernt.According to FIG. 4, the two substrates 2, 12 bonded or by using egg ner adhesive layer 24 bonded together. The adhesive layer 24 is removed in this process stage, that is to say before the via holes 14 , 16 and the trench 22 are filled with conductive material at the via holes.
Fig. 5 zeigt eine schematische Darstellung des mikroelektro nischen Systems, wobei die Via-Löcher 14, 16 und der Graben 20 sowie die zweite Hauptfläche 18 des Top Wafers 12 durch eine Metallisierungsschicht 26 ausgefüllt bzw. abgedeckt sind. Die Metallisierungsschicht 26 macht an den Via-Löchern 14, 16 Kontakt mit den Metallisierungen 4, 6 des Bottom Wa fers 2. Fig. 5 shows a schematic representation of the microelectronic system, the via holes 14 , 16 and the trench 20 and the second main surface 18 of the top wafer 12 are filled or covered by a metallization layer 26 . The metallization layer 26 makes contact with the metallizations 4 , 6 of the bottom wafer 2 at the via holes 14 , 16 .
Schließlich zeigt Fig. 6 eine schematische Darstellung des mikroelektronischen Systems, wobei die Metallschicht 6 soweit abgetragen ist, daß nur noch die Metallisierung in den Via- Löchern 14, 16 als Plaques und in dem Graben 22 als Leiter bahn übrigbleibt. Damit ist die Herstellung des mikroelektro nischen Systems abgeschlossen, welches nun als Einheit wei terverarbeitet werden kann. Finally, Fig. 6 shows a schematic representation of the microelectronic system, the metal layer 6 being removed to such an extent that only the metallization remains in the via holes 14 , 16 as plaques and in the trench 22 as a conductor track. This completes the manufacture of the microelectronic system, which can now be further processed as a unit.
22nd
Bottom Wafer
Bottom wafer
44th
Metallisierung
Metallization
66
Metallisierung
Metallization
1010th
erste Hauptfläche
first main area
1212th
Top Wafer
Top wafer
1414
Via-Loch
Via hole
1616
Via-Loch
Via hole
1818th
zweite Hauptfläche
second main area
2020th
dritte Hauptfläche
third main area
2222
Graben
dig
2424th
Klebeschicht
Adhesive layer
2626
Metallisierungsschicht
Metallization layer
Claims (5)
- - Bereitstellen eines ersten Substrates (2), das im Bereich einer ersten Hauptfläche (10) zumindest eine Metallisie rung (4, 6) aufweist,
- - Bereitstellen eines zweiten Substrates (12), das im Be reich einer zweiten Hauptfläche (18) erste Enden von Via- Löchern (14, 16) und eine Struktur von Gräben (22) in ei ner dielektrischen Schicht und in einer dritten Hauptflä che (20) zweite Enden der Via-Löcher (14, 16) aufweist,
- - Verbinden des ersten Substrates (2) mit dem zweiten Sub strat (12), wobei die Seite der ersten Hauptfläche (10) des ersten Substrates (2) mit der Seite der dritten Hauptfläche (20) des zweiten Substrates (12) zusammenge fügt werden, wobei die Via-Löcher (14, 16) an der Metalli sierung (4, 6) an der ersten Hauptfläche (10) enden;
- - Ausfüllen der Via-Löcher (14, 16) und der Gräben (22) mit einer leitfähigen Schicht (26), und
- - Abtragen der leitfähigen Schicht (26), bis nur noch in den Via-Löchern (14, 16) und den Gräben (22) leitfähiges Mate rial vorhanden ist, wobei in den Gräben (22) vorhandene Leiter mit der Metallisierung (4, 6) auf der ersten Hauptfläche (10) des ersten Substrates (2) elektrisch lei tend verbunden werden.
- - Providing a first substrate ( 2 ) which has at least one metallization ( 4 , 6 ) in the region of a first main surface ( 10 ),
- - Providing a second substrate ( 12 ) in the area of a second main surface ( 18 ) first ends of via holes ( 14 , 16 ) and a structure of trenches ( 22 ) in a dielectric layer and in a third main surface ( 20 ) has second ends of the via holes ( 14 , 16 ),
- - Connecting the first substrate ( 2 ) with the second substrate ( 12 ), the side of the first main surface ( 10 ) of the first substrate ( 2 ) being joined together with the side of the third main surface ( 20 ) of the second substrate ( 12 ) , wherein the via holes ( 14 , 16 ) on the metallization ( 4 , 6 ) on the first main surface ( 10 ) end;
- - Filling the via holes ( 14 , 16 ) and the trenches ( 22 ) with a conductive layer ( 26 ), and
- - Removing the conductive layer ( 26 ) until there is only conductive material in the via holes ( 14 , 16 ) and the trenches ( 22 ), the conductors present in the trenches ( 22 ) with the metallization ( 4 , 6 ) on the first main surface ( 10 ) of the first substrate ( 2 ) electrically connected tend.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19946715A DE19946715C1 (en) | 1999-09-29 | 1999-09-29 | Process for three-dimensional integration of microelectronic systems |
| PCT/DE2000/003309 WO2001024256A1 (en) | 1999-09-29 | 2000-09-22 | Method for the tri-dimensional integration of micro-electronic systems |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19946715A DE19946715C1 (en) | 1999-09-29 | 1999-09-29 | Process for three-dimensional integration of microelectronic systems |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| DE19946715C1 true DE19946715C1 (en) | 2001-05-03 |
Family
ID=7923742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19946715A Expired - Fee Related DE19946715C1 (en) | 1999-09-29 | 1999-09-29 | Process for three-dimensional integration of microelectronic systems |
Country Status (2)
| Country | Link |
|---|---|
| DE (1) | DE19946715C1 (en) |
| WO (1) | WO2001024256A1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7927966B2 (en) | 2006-12-12 | 2011-04-19 | Nxp B.V. | Method of manufacturing openings in a substrate, a via in substrate, and a semiconductor device comprising such a via |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63213943A (en) * | 1987-03-03 | 1988-09-06 | Sharp Corp | Three-dimensional semiconductor integrated circuit |
| DE4433846A1 (en) * | 1994-09-22 | 1996-03-28 | Fraunhofer Ges Forschung | Method of making a vertical integrated circuit structure |
| DE19516487C1 (en) * | 1995-05-05 | 1996-07-25 | Fraunhofer Ges Forschung | Vertical integration process for microelectronic system |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5380681A (en) * | 1994-03-21 | 1995-01-10 | United Microelectronics Corporation | Three-dimensional multichip package and methods of fabricating |
| JP3184493B2 (en) * | 1997-10-01 | 2001-07-09 | 松下電子工業株式会社 | Electronic device manufacturing method |
-
1999
- 1999-09-29 DE DE19946715A patent/DE19946715C1/en not_active Expired - Fee Related
-
2000
- 2000-09-22 WO PCT/DE2000/003309 patent/WO2001024256A1/en active Application Filing
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63213943A (en) * | 1987-03-03 | 1988-09-06 | Sharp Corp | Three-dimensional semiconductor integrated circuit |
| DE4433846A1 (en) * | 1994-09-22 | 1996-03-28 | Fraunhofer Ges Forschung | Method of making a vertical integrated circuit structure |
| DE19516487C1 (en) * | 1995-05-05 | 1996-07-25 | Fraunhofer Ges Forschung | Vertical integration process for microelectronic system |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2001024256A1 (en) | 2001-04-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE60131934T2 (en) | Front and back electrically conductive substrate and its production | |
| DE19813239C1 (en) | Wiring method for manufacturing a vertical integrated circuit structure and vertical integrated circuit structure | |
| EP0739540B1 (en) | Process for producing a three-dimensional circuit | |
| EP0703619B1 (en) | Method for fabricating a three dimensional integrated circuit for a higher system gain achievement | |
| EP0698288B1 (en) | Process for producing vertically connected semiconductor components | |
| EP0769209B1 (en) | Method of manufacturing three-dimensional circuits | |
| EP0862788B1 (en) | Method of producing a vertically integrated semiconductor component | |
| DE112010000142B4 (en) | Cost-optimized method of forming high-density passive capacitors to replace discrete capacitors using a cost-optimized modular 3D wafer-wafer integration scheme | |
| EP0703623B1 (en) | Method of fabrication of a vertical integrated circuit structure | |
| DE19516487C1 (en) | Vertical integration process for microelectronic system | |
| EP1171912B1 (en) | Method for the vertical integration of electric components by reverse side contacting | |
| DE19626977A1 (en) | Thin film multilayer wiring board and its manufacture | |
| EP0703618A1 (en) | Method for fabricating a three dimensional integrated circuit | |
| DE102005046737B4 (en) | Benefits for the production of an electronic component, component with chip-through contacts and methods | |
| DE19853703A1 (en) | Chip production, especially for a chip card, comprises applying metallization onto a thinned finished chip wafer, bonded to a handling wafer, for connection by vias to the chip metallization and/or circuit structure | |
| DE102004052921A1 (en) | Process for the production of semiconductor devices with external contacts | |
| EP1620893A2 (en) | Semiconductor wafer, panel and electronic component comprising stacked semiconductor chips, and method for the production thereof | |
| DE102022122467A1 (en) | DIELECTRIC LAYER SEPARATING A METAL PAD OF A GLASS FEEDTHROUGH FROM A SURFACE OF THE GLASS | |
| EP0745274B1 (en) | Process for producing a three-dimensional circuit | |
| DE4221432C2 (en) | Global planarization process for integrated semiconductor circuits or micromechanical components | |
| WO2004008522A2 (en) | Method for producing a component having submerged connecting areas | |
| DE19946715C1 (en) | Process for three-dimensional integration of microelectronic systems | |
| DE10244077B4 (en) | Process for the production of semiconductor devices with plated through-hole | |
| DE10339762B4 (en) | Chip stack of semiconductor chips and method of making the same | |
| DE19849586C1 (en) | Three-dimensional IC production comprises opening of filled trenches before cutting a three-dimensional circuit structure into individual circuits |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| 8100 | Publication of the examined application without publication of unexamined application | ||
| D1 | Grant (no unexamined application published) patent law 81 | ||
| 8364 | No opposition during term of opposition | ||
| R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |
Effective date: 20130403 |