DE19839641A1 - Verfahren zur Herstellung von Transistoren - Google Patents

Verfahren zur Herstellung von Transistoren

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Abstract

Erfindungsgemäß wird ein Verfahren zur Herstellung von zumindest zwei Transistortypen bereitgestellt. Das erfindungsgemäße Verfahren besitzt den Vorteil, daß es zur Erzeugung von zumindest zwei Transistortypen, beispielsweise PMOS- und NMOS-Transistoren, nur zwei Photoebenen benötigt, während die herkömmlichen Herstellungsverfahren üblicherweise 5 Photoebenen benötigen.

Description

Die Erfindung betrifft ein Verfahren zur Herstellung von Transistoren, insbesondere MOS-Transistoren, sowie die so hergestellten Transistoren.
Integrierte Schaltkreise, insbesondere CMOS-Schaltkreise, werden mit einer Vielzahl von Prozeßschritten hergestellt. Die Herstellungskosten dieser Schaltkreise werden dabei durch die Prozeßkomplexität und die physikalische Bearbeitungszeit bestimmt. Hochkomplexe Bausteine erfordern häufig mehrere hundert einzelne Prozeßschritte und eine Vielzahl von Tagen für den Prozessdurchlauf des Produkts.
Ein Teil der Prozeßschritte muß dabei für die Erzeugung der einzelnen aktiven Bauelementen aufgewendet werden. So werden beispielsweise für die Herstellung von CMOS-Transistoren nach den herkömmlichen Verfahren 5 Photoebenen benötigt. Jeweils eine Photoebene entfällt dabei auf die Strukturierung der Ga­ te-Elektrode, die n LDD-Implantation (LDD = lightly doped drain), die n⁺ Source/Drain-Implantation, die p LDD-Implan­ tation und die p⁺ Source/Drain-Implantation.
Sollen die CMOS-Transistoren zusätzliche Eigenschaften auf­ weisen, so werden in der Regel weitere Prozeßschritte bzw. Photoebenen notwendig, um diese zusätzlichen Eigenschaften zu gewährleisten. So gibt es Reihe von Anwendungen, bei denen die CMOS-Transistoren relativ hohe Spannungen schalten sol­ len. Bei dem Betrieb nichtflüchtiger Speicher, wie EEPROMs, ist es beispielsweise notwendig, Spannungen im Bereich von 15 Volt zu schalten. Übliche CMOS-Transistoren sind jedoch nur für Betriebsspannungen von 5 Volt oder kleiner ausgelegt und können somit für diese Anwendungen nicht verwendet werden.
Um eine ausreichende HV-Festigkeit (HV = High Voltage) mit einem konventionellen CMOS-Verfahren zu erzielen, müssen in der Regel ausreichend lange Driftstrecken bereitgestellt wer­ den. Zur Erzeugung dieser Driftstrecken werden jedoch platz­ raubende Photoebenen benötigt.
Grundsätzlich ist es immer wünschenswert, eine möglichst ge­ ringe Anzahl von Prozeßschritten bzw. Photoebenen zu haben, um die Herstellungskosten und die Durchlaufzeit zu senken. Es ist daher eine der Aufgaben der vorliegenden Erfindung, ein Verfahren zur Herstellung von Transistoren anzugeben, das ei­ ne nur geringe Anzahl von Prozeßschritten bzw. Photoebenen erfordert.
Diese Aufgabe wird von dem Verfahren gemäß Patentanspruch 1 sowie von dem Transistor gemäß Patentanspruch 13 gelöst. Wei­ tere vorteilhafte Ausführungsformen, Ausgestaltungen und Aspekte der vorliegenden Erfindung ergeben sich aus den Un­ teransprüchen der Beschreibung und den bei liegenden Zeichnun­ gen.
Erfindungsgemäß wird ein Verfahren zur Herstellung von zumin­ dest zwei Transistorentypen bereitgestellt. Dabei umfaßt das erfindungsgemäße Verfahren folgende Schritte:
  • a) ein Halbleitersubstrat wird bereitgestellt, das zumindest zwei Gebiete aufweist, wobei in einem ersten Gebiet die Transistoren des ersten Transistortyps und in einem zwei­ ten Gebiet die Transistoren des zweiten Transistortyps an­ geordnet werden sollen,
  • b) auf das Halbleitersubstrat wird eine erste isolierende Schicht aufgebracht,
  • c) auf die erste isolierende Schicht wird eine leitende Schicht aufgebracht,
  • d) mittels einer Phototechnik wird eine erste Maske aufge­ bracht, welche in dem ersten Gebiet im wesentlichen nur die Gatebahnen der zu erzeugenden Transistoren des ersten Transistortyps und das zweite Gebiet nahezu vollständig bedeckt,
  • e) entsprechend dieser ersten Maske werden die leitende Schicht in eine zweite Isolationsschicht umgewandelt oder entfernt und zumindest ein Dotierstoff eines ersten Leit­ fähigkeitstyps in das Halbleitersubstrat eingebracht,
  • f) mittels einer Phototechnik wird eine zweite Maske aufge­ bracht, welche in dem zweiten Gebiet im wesentlichen nur die Gatebahnen der zu erzeugenden Transistoren des zweiten Transistortyps und das erste Gebiet nahezu vollständig be­ deckt,
  • h) entsprechend dieser zweiten Maske werden die leitende Schicht in eine zweite Isolationsschicht umgewandelt oder entfernt und zumindest ein Dotierstoff eines zweiten Leit­ fähigkeitstyps in das Halbleitersubstrat eingebracht.
Das erfindungsgemäße Verfahren besitzt den Vorteil, daß es zur Erzeugung von zumindest zwei Transistortypen, beispiels­ weise PMOS- und NMOS-Transistoren, nur zwei Photoebenen benö­ tigt, während die herkömmlichen Herstellungsverfahren übli­ cherweise 5 Photoebenen benötigen. Bei dem erfindungsgemäßen Verfahren dienen die mittels der zwei Phototechniken erzeug­ ten Masken, in dem jeweiligen Gebiet, sowohl zur Strukturie­ rung der Gatebahnen bzw. der Gateelektroden als auch zur Ein­ bringung des Dotierstoffs, um die Source/Drain-Gebiete zu er­ zeugen. Durch die Einsparung von drei Photoebenen wird der Prozeßablauf wiederum deutlich vereinfacht und beschleunigt, so daß sich eine kostengünstige Produktion gewährleisten läßt. Integrierte Schaltungen, welche die so hergestellten Transistoren beinhalten, können somit ebenfalls in Anwendun­ gen eingesetzt, bei denen es insbesondere auf geringe Her­ stellungskosten ankommt. Integrierte Schaltungen für Chipkar­ ten sind dementsprechend eines der Hauptanwendungsgebiete.
Bei dem erfindungsgemäßen Verfahren ist es insbesondere be­ vorzugt, wenn zwischen dem ersten und zweiten Gebiet ein Be­ reich (bzw. Bereiche) vorgesehen, ist der von beiden Masken nicht bedeckt wird. Auf diese Weise ist sichergestellt, daß in der Ebene der leitenden Schicht 10 nur die Gatebahnen eine leitende Verbindung zwischen ersten und dem zweiten Gebiet herstellen.
Weiterhin ist es bevorzugt, wenn auf die leitende Schicht ei­ ne Schutzschicht, insbesondere eine Oxid-Nitrid-Oxid-Schicht, aufgebracht wird, die nach dem Aufbringen der Masken entspre­ chend den Masken entfernt wird.
Ebenso ist es bevorzugt, wenn die leitende Schicht eine Poly­ siliziumschicht ist.
Gemäß einer Ausführungsform der vorliegenden Erfindung wird die Polysiliziumschicht durch Oxidation in die zweite isolie­ rende Schicht umgewandelt. Dabei ist es insbesondere bevor­ zugt, wenn die Polysiliziumschicht in die zweite isolierende Schicht umgewandelt wird, indem ein Teil der Polysilizium­ schicht entfernt und der verbleibende Teil durch Oxidation in eine Siliziumoxidschicht umgewandelt wird.
Weiterhin ist es bevorzugt, wenn der Dotierstoff durch eine Implantation mit anschließender Wärmebehandlung in das Halb­ leitersubstrat eingebracht wird. Dabei kann insbesondere die bei Oxidation der Polysiliziumschicht auftretende erhöhte Prozeßtemperatur zum Eintreiben des Dotierstoffs verwendet werden.
Gemäß einer weiteren Ausführungsform der vorliegenden Erfin­ dung wird der Dotierstoff so in das Halbleitersubstrat einge­ bracht, daß der pn-Übergang zwischen Source/Drain-Gebiet und Kanalzone in etwa unterhalb der Gateflanke angeordnet ist. Durch die geeignete Wahl der Dotierstoff-Verteilung sind Transistoren mit einer guten HV-Festigkeit auf einfache Art herzustellen.
Darüber hinaus ist es bevorzugt, wenn das erste und das zwei­ te Gebiet jeweils Bereiche aufweisen, die für Substratkontak­ te vorgesehen sind, die erste Maske über den Bereichen in dem zweiten Gebiet, die für Substratkontakte vorgesehen sind, Öffnungen aufweist und Bereiche in dem ersten Gebiet, die für Substratkontakte vorgesehen sind, bedeckt, und wenn die zwei­ te Maske über den Bereichen in dem ersten Gebiet, die für Substratkontakte vorgesehen sind, Öffnungen aufweist und Be­ reiche in dem zweiten Gebiet, die für Substratkontakte vorge­ sehen sind, bedeckt.
Weiterhin ist bevorzugt, wenn in den vorgegebenen Gebieten, in denen die zu erzeugenden Transistoren angeordnet werden sollen, Isolationszonen, insbesondere Locos-Isolationen oder Shallow-Trench-Isolationen, vorgesehen sind, die die Transi­ storen begrenzen.
Die Erfindung wird nachfolgend anhand von Figuren der Zeich­ nung näher dargestellt. Es zeigen:
Fig. 1 bis 4 schematische Querschnitte durch verschiedene Stadien eines erfindungsgemäßen Verfahrens,
Fig. 5 einen vergrößerten Ausschnitt aus Fig. 4, und
Fig. 6 eine Aufsicht auf die in Fig. 4 im Querschnitt gezeig­ te Struktur.
Fig. 1 zeigt das Halbleitersubstrat 1, das als Ausgangspunkt für das erfindungsgemäße Verfahren bereitgestellt wird. In dem p-leitenden Halbleitersubstrat 1 ist eine n-leitende Wan­ ne 2 vorgesehen, die später die p-Kanal Transistoren auf­ nimmt. Die Ausdehnung der n-Wanne 2 definiert somit eines der Gebiete 3, in denen die zu erzeugenden Transistoren angeord­ net werden sollen. Weiterhin ist in dem Halbleitersubstrat 1 ist eine p-leitende Wanne 4 vorgesehen, die später die n-Kanal Transistoren aufnimmt. Die Ausdehnung der p-Wanne 4 de­ finiert somit ebenfalls eines der Gebiete 5, in denen die zu erzeugenden Transistoren angeordnet werden sollen. Weiterhin sind Locos-Isolationen 6 vorgesehen, die einzelne Transisto­ ren gegeneinander lateral isolieren. Zur Verbesserung der Isolation können dabei unterhalb der Locos-Isolationen noch Feldimplantationen 7 vorhanden sein. Weiterhin können zur ex­ akten Einstellung der Schwellspannungen der zu erzeugenden Transistoren an den Oberflächen der Wannen 2 und 4 noch zu­ sätzliche Dotierstoff-Implantationen (nicht gezeigt) vorgese­ hen sein.
Auf dieses so vorstrukturierte Halbleitersubstrat 1 wurde ei­ ne Oxidschicht 8 als erste isolierende Schicht zwischen den Locos-Isolationen auf das Halbleitersubstrat 1 aufgebracht. Diese Oxidschicht 8 dient im folgenden als Gateoxid für die noch zu erzeugenden Transistoren. Die sich daraus ergebende Struktur ist in Fig. 1 gezeigt.
Anschließend wird durch CVD-Abscheidung eine Polysilizium­ schicht 10 als leitende Schicht auf die Oxidschicht 8 und die Locos-Isolation 6 aufgebracht. Dabei besitzt die Polysilizi­ umschicht 10 beispielsweise eine Dicke von 150 nm und eine n⁺-Dotierung von 2.0 1020 cm-3. Diese Dotierung kann in situ während der Abscheidung, durch nachträgliche Implantation oder eine sogenannte POCL-Belegung erfolgen. Es folgt die Ab­ scheidung einer Oxid-Nitrid-Schicht auf die Polysilizium­ schicht 10, wobei aus der Oxid-Nitrid-Schicht nachfolgend durch Oxidation eine Oxid-Nitrid-Oxid-Schicht 11 als Schutz­ schicht entsteht.
Mittels einer Phototechnik wird nun eine erste Maske 12 auf die Oxid-Nitrid-Oxid-Schicht 11 aufgebracht. Dabei bedeckt die erste Maske 12 in dem ersten Gebiet 3 im wesentlichen nur die Gatebahnen bzw. Gateelektroden 14 der zu erzeugenden Transistoren, während das zweite Gebiet 5 nahezu vollständig zugedeckt wird.
Zusätzlich zu den Gatebahnen 14 bedeckt die erste Maske 12 in dem ersten Gebiet 3 noch die Bereiche 33, die für Substrat­ kontakte vorgesehen sind. In dem zweiten Gebiet 5 sind nur über Bereichen, die für Substratkontakte 32 (siehe Fig. 6) reserviert sind, Öffnungen in der Maske 12 vorgesehen. Über dem Bereich 19 (siehe Fig. 4) zwischen den beiden Gebieten 3 und 5 ist die Maske 12 etwas zurückgezogen, so daß auch die­ ser Bereich freibleibt.
Entsprechend dieser ersten Maske 12 werden die freiliegenden Teile der Oxid-Nitrid-Oxid-Schicht 11 durch eine Ätzung ent­ fernt. Weiterhin wird entsprechend dieser ersten Maske 12 der frei liegende Teil der Polysiliziumschicht 10 bis zu einer vorgegebenen Dicke entfernt. Und schließlich werden entspre­ chend dieser ersten Maske 12 Boratome 15 in das Halbleiter­ substrat 1 und die Locos-Isolation 6 implantiert (Implanta­ tionsenergie 20 keV, Implantationsdosis 2.1015 cm-2). Da die in die Locos-Isolation 6 implantierten Bor-Atome im weiteren keine Rolle spielen, sind nur die in das Halbleitersubstrat 1 implantierten Boratome in der Fig. 2 gezeigt.
Dabei könnte die Maske 12 bereits nach der Strukturierung der Schutzschicht 11 oder nach der Strukturierung der leitenden Schicht 10 entfernt werden, es ist jedoch bevorzugt, die Mas­ ke 12 solange zu belassen, bis die Dotierstoffimplantation abgeschlossen ist. Auf diese Weise kann eine relativ dünne leitende Schicht verwendet werden, die nur geringe Topologie­ unterschiede auf der Substratoberfläche nach sich zieht.
Ist die Bor-Implantation abgeschlossen wird die erste Maske 12 entfernt und wird nun mittels einer weiteren Phototechnik eine zweite Maske 17 aufgebracht. Dabei bedeckt die zweite Maske 17 in dem zweiten Gebiet 5 nur die Gatebahnen bzw. Ga­ teelektroden 18 der zu erzeugenden Transistoren, während das erste Gebiet 3 nahezu vollständig zugedeckt wird. Dabei be­ deckt die erste Maske 12 in dem ersten Gebiet 3 nur die Gate­ bahnen bzw. Gateelektroden 14 der zu erzeugenden Transisto­ ren, während das zweite Gebiet 5 nahezu vollständig zugedeckt wird.
Zusätzlich zu den Gatebahnen 18 bedeckt die zweite Maske 17 in dem zweiten Gebiet 5 noch die Bereiche 32 (siehe Fig. 6), die für Substratkontakte vorgesehen sind. In dem ersten Ge­ biet 3 sind nur über Bereichen, die für Substratkontakte 33 (siehe Fig. 6) reserviert sind, Öffnungen in der Maske 17 vorgesehen. Über dem Bereich 19 (siehe Fig. 4) zwischen den beiden Gebieten 3 und 5 ist die Maske 17 etwas zurückgezogen, so daß auch dieser Bereich freibleibt.
Entsprechend dieser zweiten Maske 17 werden die noch vorhan­ denen, jetzt freiliegenden Teile der Oxid-Nitrid-Oxid-Schicht 11 durch eine Ätzung entfernt. Weiterhin wird entsprechend dieser zweiten Maske 12 der noch vorhandene, freiliegende Teil der Polysiliziumschicht 10 bis zu einer vorgegebenen Dicke entfernt. Dies führt unter anderem dazu, daß in einem Bereich 19 zwischen dem ersten und dem zweiten Gebiet, der von beiden Masken nicht bedeckt wurde, die Polysilizium­ schicht 10 vollständig entfernt wird. Auf diese Weise ist si­ chergestellt, daß in der Ebene der leitenden Schicht 10 nur die Gatebahnen eine leitende Verbindung zwischen ersten und dem zweiten Gebiet herstellen.
Schließlich werden entsprechend dieser zweiten Maske 17 Phos­ phor- und Arsenatome 20 in das Halbleitersubstrat 1 und die Locos-Isolation 6 implantiert (Phosphor: Implantationsenergie 130 keV, Implantationsdosis 1.1014 cm-2; Arsen: Implantation­ senergie 150 keV, Implantationsdosis 2.1015 cm-2) . Da die in die Locos-Isolation 6 implantierten Dotierstoffatome im wei­ teren keine Rolle spielen, sind nur die in das Halbleiter­ substrat 1 implantierten Dotierstoffatome in der Fig. 3 ge­ zeigt.
Ist die Phosphor/Arsen-Implantation abgeschlossen wird die zweite Maske 17 entfernt und es folgt eine Oxidation des noch verbliebenen und nicht von einer Schutzschicht 11 geschützten Polysiliziums 10, so daß eine Oxidschicht 22 als zweite Iso­ lationsschicht entsteht. Die mit der Oxid-Nitrid-Oxid-Schicht 11 abgedeckten Gatebahnen werden dabei nicht oxidiert, sind nun durch die zweite Isolationsschicht voneinander isoliert. Die Oxidation der Polysiliziumschicht 10 findet beispielswei­ se in feuchter Atmosphäre bei einer Temperatur von etwa 950°C für 80 min statt. Diese erhöhte Temperatur wird gleichzeitig dazu genutzt, die Dotierstoffe Bor bzw. Phosphor/Arsen in das Halbleitersubstrat einzutreiben, um so die Source/Drain-Ge­ biete 24 der Transistoren zu erzeugen.
Durch die Diffusion der Dotierstoffe stellen sich an den Ga­ tekanten sanfte Konzentrationsgradienten ein, die eine aus­ reichende HV-Festigkeit gewährleisten. Bei den p-Kanal Tran­ sistoren wird dies durch die schnelle Bor-Diffusion erreicht. Bei den n-Kanal Transistoren wird das unterschiedliche Diffu­ sionsverhalten von Phosphor und Arsen ausgenutzt. Während Phosphor bei dieser Temperatur schnell diffundiert, bewegt sich Arsen kaum von der Stelle.
Fig. 5 zeigt eine vergrößerte Darstellung eines erfindungsge­ mäßen Transistors, wie er sich aus der in Fig. 4 gezeigte Si­ tuation ergibt. Da die Gatestrukturierung im wesentlichen durch die Oxidation der Polysiliziumschicht 10 durchgeführt wird, können hohe Millerkapazitäten vermieden werden. Dabei ist es vorteilhaft, wenn Gateflanke 28 und der pn-Übergang 29 zwischen Source/Drain-Gebiet 24 und Kanalzone 31 in etwa die gleiche Strecke L in Richtung der Gateelektrode 14 (bzw. 18) zurücklegen. Insbesondere ist es bevorzugt, wenn der pn-Übergang 29, an der Stelle angeordnet ist, an dem das Ga­ teoxid 8 am Rande der Gateelektrode anfängt etwas dicker zu werden.
Gemäß einer weiteren Ausführungsform des erfindungsgemäßen Verfahrens, wird die Polysiliziumschicht 10 während des Ät­ zens nicht nur bis zu einer vorgegebenen Dicke sondern voll­ ständig entfernt. Dies hat zur Folge, daß ein langer Oxidati­ onsschritt zur Umwandlung des verbliebenen Polysiliziums nicht mehr notwendig ist. In diesem Fall wird nur eine relativ kur­ ze Wärmebehandlung durchgeführt, um die Dotierstoffe in das Halbleitersubstrat einzutreiben (950°C für etwa 20 min).
Fig. 6 zeigt eine Aufsicht auf die in Fig. 4 im Querschnitt gezeigte Struktur. Der in Fig. 4 gezeigte Struktur ergibt sich durch einen Schnitt entlang der Linie A A' in Fig. 6.
Man erkennt, daß die Gatebahnen 14 und 18 eine leitende Ver­ bindung zwischen den beiden Gebieten 3 und 5 herstellen. Der Bereich 19 zwischen den beiden Gebieten 3 und 5 wurde weder von der Maske 12 noch von der Maske 17 bedeckt. Dementspre­ chend wurde in diesem Bereich die leitende Schicht 10 voll­ ständig entfernt.
Weiterhin ist in dem ersten Gebiet 3 das n-Diffusionsgebiet 33 vorgesehen, das später für eine Kontaktierung der n-Wanne 2 dient. Entsprechend ist in dem zweiten Gebiet 5 das p-Diffusionsgebiet 32 vorgesehen, das später für eine Kontak­ tierung der p-Wanne 4 dient. Das erfindungsgemäße Verfahren besitzt den Vorteil das diese Diffusionsgebiete gleichzeitig mit der Herstellung der Transistoren gebildet werden können, so daß zusätzliche Photoebenen vermieden werden können.
Anschließend eine folgt eine Abscheidung einer weiteren Iso­ lationsschicht, beispielsweise BPSG, und einer weiteren lei­ tenden Schicht, beispielsweise Aluminium, um eine erste Me­ tallisierungsebene zu bilden. Je nach Komplexität der herzu­ stellenden Schaltung können weitere Isolationsschichten und weitere leitende Schichten. Für einfache Schaltungen ist eine Metallisierungsebene jedoch in Regel ausreichend, so daß nun eine Passivierungsschicht abgeschieden werden kann.
Durch das erfindungsgemäße Verfahren werden die strukturge­ benden Photoebenen (bzw. Masken) und die Photoebenen (bzw. Masken) für die Dotierstoffeinbringung zu zwei Photoebenen (Masken) zusammengefaßt. Welche Aufgabe einer Öffnung in ei­ ner Maske zukommt, ergibt sich aus dem Zusammenspiel der bei­ den Masken. Gatebahnen entstehen nur an den Stellen, an denen beide Masken abdecken. Diffusionsgebiete (Source/Drain-Ge­ biete oder Kontaktdiffusionen) entstehen nur an den Stel­ len, an denen die eine Maske Öffnungen besitzt und die andere Maske abdeckt. Insgesamt läßt sich auf diese Weise eine ein­ fache und kostengünstige Produkt gewährleisten.

Claims (13)

1. Verfahren zur Herstellung von zumindest zwei Transistorty­ pen mit den folgenden Schritten:
  • a) ein Halbleitersubstrat (1) wird bereitgestellt, das zumin­ dest zwei Gebiete (3, 5) aufweist, wobei in einem ersten Gebiet (3) die Transistoren des ersten Transistortyps und in einem zweiten Gebiet (5) die Transistoren des zweiten Transistortyps angeordnet werden sollen,
  • b) auf das Halbleitersubstrat (1) wird eine erste isolierende Schicht (8) aufgebracht,
  • c) auf die erste isolierende Schicht (8) wird eine leitende Schicht (10) aufgebracht,
  • d) mittels einer Phototechnik wird eine erste Maske (12) auf­ gebracht, welche in dem ersten Gebiet (3) im wesentlichen nur die Gatebahnen (14) der zu erzeugenden Transistoren des ersten Transistortyps und das zweite Gebiet (5) nahezu vollständig bedeckt,
  • e) entsprechend dieser ersten Maske (12) werden die leitende Schicht (10) in eine zweite Isolationsschicht (22) umgewan­ delt oder entfernt und zumindest ein Dotierstoff (15) ei­ nes ersten Leitfähigkeitstyps in das Halbleitersubstrat (1) eingebracht,
  • f) mittels einer Phototechnik wird eine zweite Maske (17) aufgebracht, welche in dem zweiten Gebiet (5) im wesentli­ chen nur die Gatebahnen (18) der zu erzeugenden Transisto­ ren des zweiten Transistortyps und das erste Gebiet (3) nahezu vollständig bedeckt,
  • h) entsprechend dieser zweiten Maske (17) werden die leitende Schicht (10) in eine zweite Isolationsschicht (22) umgewan­ delt oder entfernt und zumindest ein Dotierstoff (20) ei­ nes zweiten Leitfähigkeitstyps in das Halbleitersubstrat (1) eingebracht,
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das zwischen dem ersten und zweiten Gebiet (3, 5) ein Bereich (19) vorgesehen ist der von beiden Masken (12, 17) nicht be­ deckt wird.
3. Verfahren nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß auf die leitende Schicht (10) eine Schutzschicht (11) aufge­ bracht wird, die nach dem Aufbringen der Maske(n) (12, 17) entsprechend der (den) Maske(n) (12, 17) entfernt wird.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die Schutzschicht (11) eine Oxid-Nitrid-Oxid-Schicht ist.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die leitende Schicht (10) eine Polysiliziumschicht ist.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß die Polysiliziumschicht (10) durch Oxidation in die zweite isolierende Schicht (22) umgewandelt wird.
7. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß die Polysiliziumschicht (10) in die zweite isolierende Schicht (22) umgewandelt wird, indem ein Teil der Polysilizi­ umschicht (10) entfernt und der verbleibende Teil durch Oxi­ dation in eine Siliziumoxidschicht (22) umgewandelt wird.
8. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß der Dotierstoff (15, 20) durch eine Implantation mit an­ schließender Wärmebehandlung in das Halbleitersubstrat (1) eingebracht wird.
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß der Dotierstoff (15, 20) durch die erhöhte Temperatur bei der Oxidation des Polysiliziums in das Halbleitersubstrat (1) eintrieben wird.
10. Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß der Dotierstoff (15, 20) so in das Halbleitersubstrat einge­ bracht wird, daß der pn-Übergang zwischen Source/Drain-Gebiet (24) und Kanalzone (31) in etwa unterhalb der Gateflanke (28) angeordnet ist.
11. Verfahren nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß das erste und das zweite Gebiet (3, 5) jeweils Bereiche (32, 33) aufweisen, die für Substratkontakte vorgesehen sind, daß die erste Maske (12) über den Bereichen (32) in dem zwei­ ten Gebiet (5), die für Substratkontakte vorgesehen sind, Öffnungen aufweist und Bereiche (33) in dem ersten Gebiet (3), die für Substratkontakte vorgesehen sind, bedeckt, und daß die zweite Maske (17) über den Bereichen (33) in dem er­ sten Gebiet (3), die für Substratkontakte vorgesehen sind, Öffnungen aufweist und Bereiche (32) in dem zweiten Gebiet (5), die für Substratkontakte vorgesehen sind, bedeckt.
12. Verfahren nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, daß in den vorgegebenen Gebieten (3, 5), in denen die zu erzeu­ genden Transistoren angeordnet werden sollen, Isolationszonen (6), insbesondere Locos-Isolationen oder Shallow-Trench-Isolationen, vorgesehen sind, die die Transistoren begrenzen.
13. Transistor, dadurch gekennzeichnet, daß er durch ein Verfahren nach einem der Ansprüche 1 bis 12 er­ hältlich ist.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61287160A (ja) * 1985-06-13 1986-12-17 Oki Electric Ind Co Ltd Ｍｏｓ型半導体装置の製造方法
EP0301364A2 (de) * 1987-07-28 1989-02-01 STMicroelectronics S.r.l. Herstellungsprozess für CMOS-Bauelemente
JPH0660754A (ja) * 1992-05-08 1994-03-04 Multi Contact Ag 接点装置

Patent Citations (3)

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