DE19833970A1

DE19833970A1 - Schnelle Programmierung von Speicherbausteinen über Boundary Scan

Info

Publication number: DE19833970A1
Application number: DE1998133970
Authority: DE
Inventors: Karlheinz Krause
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1998-07-28
Filing date: 1998-07-28
Publication date: 1999-12-02

Abstract

Ein eine integrierte Schaltung aufnehmender kundenspezifischer Baustein ASIC weist eine seinen Anschlüssen zugeordnete Boundary-Scan-Kette gemäß Standard IEEE 1149.1a auf. Erfindungsgemäß ist eine Teilkette zur Programmierung (On-Board-Programming) eines mit dem Baustein ASIC verbundenen Speicherbausteins Flash-Memory selektierbar, wodurch eine erhebliche Reduzierung der Programmierdauer erzielbar ist.

Description

Der Anmeldungsgegenstand betrifft einen eine Integrierte Halbleiterschaltung aufweisenden Baustein, insbesondere einen Baustein nach Standard IEEE 1149.1a, zum Programmieren eines Speicherbausteins umfassend die Merkmale des Oberbegriffs des Anspruchs 1.

Zur Programmierung eines insbesondere durch ein Flash Memory gegebenen Speicherbausteins, der auf einer Leiterplatte ein gebaut ist, kann die Boundary-Scan-Kette eines eine inte grierte Schaltung aufweisenden Bausteins ASIC, der mit dem der Speicherbaustein verbunden ist, verwendet werden, um die Eingänge des Speicherbausteins zu stimulieren und die Zustän de der Ausgänge zu erfassen (OBP On-Board-Programming).

Das Prinzip des Flash-Programmierens über die Boundary-Scan- Kette ist aus Elektronik 23/1997 S. 114 bis 122, insbesondere dort Bild 2, bekannt.

Die Boundary-Scan-Kette ist im allgemeinen mit einer der An zahl von Anschlüssen des Bausteins gleichenden Anzahl von Boundary-Scan-Zellen gebildet. Der Baustein ist nur mit einem Bruchteil seiner Anzahl von Anschlüssen mit Anschlüssen des Speicherbausteins verbunden. Für jeden Vektor eines Program mierzyklus' ist in der Boundary-Scan-Kette des Bausteins ein der Anzahl von Scan-Zellen entsprechender Schiebeprozess er forderlich, obgleich nur die Scan-Zellen der Anschlüsse des Bausteins, die mit dem Datenbus, dem Adressbus und den Steu erleitungen des Speicherbausteins verbunden sind, relevant sind. Der Schiebeprozess für jeden Vektor eines Programmier zyklus' dauert also um ein Vielfaches länger als es für die eigentliche Programmierung notwendig wäre.

Zur Reduzierung der Programmierdauer werden in der angegebe nen Literaturstelle Datenkompressionstechniken sowie ein Ver fahren, bei dem das Write-Enable synchron mit den Schreibda ten gehalten wird, genannt.

Dem Anmeldungsgegenstand liegt das Problem zugrunde, einen neuen Weg anzugeben, wie der Zeitbedarf für das Anlegen bzw. Abfragen digitaler Zeichen an einem Bruchteil der Anzahl von Anschlüssen eines eine integrierte Schaltung aufnehmenden Bausteins, dessen seinen Anschlüssen zugeordnete Scan-Zellen eine Boundary-Scan-Kette bilden, drastisch reduziert werden kann.

Das Problem wird bei einem durch die Merkmale des Oberbe griffs umrissenen Gegenstand durch die Merkmale des kenn zeichnenden Teils des Anspruchs 1 gelöst.

Der Anmeldungsgegenstand bringt für eine Programmierung eines mit dem Baustein verbundenen Speicherbausteins eine erhebli che Verkürzung der Zeitdauer für die Programmierung mit sich, wobei die Verkürzung mit zunehmendem Verhältnis von Länge der gesamten Boundary-Scan-Kette zu Länge der Teil-Kette um so erheblicher ist.

Vorteilhafte Weiterbildungen des Anmeldungsgegenstandes sind in den Unteransprüchen angegeben.

Der Anmeldungsgegenstand wird im folgenden als Ausführungs beispiel in einem zum Verständnis erforderlichen Umfang an hand von Figuren näher erläutert. Dabei zeigen:

Fig. 1 eine schematische Darstellung einer herkömmlichen An ordnung eines eine integrierte Schaltung aufweisenden kundenspezifischen Bausteins ASIC und eines Speicher bausteins Memory und

Fig. 2 eine erfindungsgemäße Ausgestaltung der in Fig. 1 darge stellten Boundary-Scan-Kette BS.

In den Figuren bezeichnen gleiche Bezeichnungen gleiche Ele mente.

Fig. 1 zeigt einen eine integrierte Schaltung aufweisenden Baustein ASIC (für: Application Specific Integrated Circuit), der entsprechend dem Standard IEEE (Institut of Electrical and Electronics Engineers) 1149.1a an seinen Anschlüssen AS001. . .AS767 den Anschlüssen jeweils zugeordnete Boundary- Scan-Zellen BSZ aufweist, wobei die Boundary-Scan-Zellen zu Boundary-Scan-Registern BSR gruppiert sind und die Gesamtheit der Boundary-Scan-Zellen eine Boundary-Scan-Kette bilden. Be kanntlich wird gemäß dem genannten Standard eine dem Anschluß TDI zugeführte serielle Folge von Bits synchron zu einem Taktsignal von Scan-Zelle zu Scan-Zelle weitergeschoben, die dann an den Anschlüssen auftreten. An dem Anschluß TDO wird eine Bitfolge synchron zu einem Taktsignal ausgegeben, die durch die dem Anschluß TDI zugeführte Folge von Bits oder durch die an den Anschlüssen der Scan-Zellen aufgenommenen Bits gegeben sein mag.

Der Baustein ASIC ist über mehrere Anschlüsse mit einem Spei cherbaustein Memory, der vom Typ Flash sein mag, verbunden. Die Verbindungen der mehreren, beispielsweise 40, Anschlüsse betreffen den Datenbus DB, den Adressbus AS und die Steueran schlüsse WE, CE, OE und RY sowie gegebenenfalls einen nicht dargestellten Anschluß RP (Reset) zum Rücksetzen des Spei cherbausteins. Die Anzahl der Verbindungen zwischen dem Bau stein ASIC und dem Speicherbaustein beträgt einen Bruchteil der Anzahl der Anschlüsse des Bausteins ASIC.

Fig. 2 zeigt eine erfindungsgemäße Ausgestaltung der Boundary- Scan-Kette eines eine integrierte Schaltung aufnehmenden Bau steins. Der Anschluß TDI ist mit dem Eingang eines ersten Bo undary-Scan-Registers BSR 1 und dem ersten Eingang ersten ei nes Multiplexers MUX 1 verbunden. Der Ausgang des ersten Bo undary-Scan-Registers BSR 1 ist mit dem zweiten Eingang des ersten Multiplexers MUX 1 verbunden. Der Ausgang des ersten Multiplexers MUX 1 ist mit dem Eingang eines zweiten Boun dary-Scan-Registers BSR 2 verbunden. Die den Boundary-Scan- Zellen des zweiten Boundary-Scan-Registers BSR 2 zugeordneten Anschlüsse des Bausteins sind als Verbindungen zu einem Spei cherbaustein Memory vorgesehen. Der Ausgang des zweiten Boun dary-Scan-Registers BSR 2 ist mit dem Eingang eines dritten Boundary-Scan-Registers BSR 3 und dem ersten Eingang eines zweiten Multiplexers MUX 2 verbunden. Der Ausgang des dritten Boundary-Scan-Registers BSR 3 ist mit dem zweiten Eingang des zweiten Multiplexers MUX 2 verbunden. Der Ausgang des zweiten Multiplexers MUX 2 bildet den Anschluß TDO. Die beiden Multi plexer MUX sind nach Maßgabe eines ihrem Steueranschluß von einer Steuereinrichtung (Instruktion Decoder) zugeführten Steuersignals ID1, ID2 umschaltbar. Bei dem einen Zustand des Steuersignales sind die Boundary-Scan-Register in Serie ge schaltet, wobei die dem Anschluß TDI zugeführte Bitfolge wie herkömmlich durch die Boundary-Scan-Register durchgeschoben wird bei dem anderen Zustand des Steuersignales wird die dem Anschluß TDI zugeführte Bitfolge über den ersten Multiplexer MUX 1 dem Boundary-Scan-Register BSR 2 und damit den Boun dary-Scan-Zellen, die über die zugehörigen Anschlüsse mit dem Speicherbaustein verbunden sind, zugeführt, die von dem Boun dary-Scan-Register BSR 2 abgegebene Bitfolge wird über den zweiten Multiplexer MUX 2 direkt dem Anschluß TDO zugeführt, wobei für eine Programmierung des Speicherbausteins eine ma ximale Verkürzung der Länge der von der Bitfolge zu durchlau fenden Boundary-Scan-Kette erreicht wird.

In einer Ausführungsform der Erfindung ist in die Boundary- Scan-Kette nur ein Multiplexer eingefügt. Durch Einfügung nur eines Multiplexers vor oder nach den Boundary-Scan-Zellen, die über die zugehörigen Anschlüsse mit dem Speicherbaustein zu verbinden sind, ist ganz allgemein eine Verkürzung der Länge der von der Bitfolge zu durchlaufenden Boundary-Scan- Kette gegeben, womit sich die Durchlaufzeit der Bitfolge ver kürzt.

Sind die Boundary-Scan-Zellen, die über die zugehörigen An schlüsse mit dem Speicherbaustein verbindbar sind, am Anfang oder am Ende der Boundary-Scan-Kette angeordnet, wird durch Anordnung nur eines Multiplexers zwischen diesen Zellen und der restlichen Boundary-Scan-Kette für eine Programmierung eine maximale Verkürzung der Länge der von der Bitfolge zu durchlaufenden Boundary-Scan-Kette erreicht.

Als Ausführungsbeispiel möge ein beim Anmelder eingesetzter Baustein ASIC dienen, dessen Boundary-Scan-Kette eine Länge von 767 Boundary-Scan-Zellen aufweist, wobei für die Program mierung und Verifizierung des mit dem Baustein verbundenen Speicherbaustein nur 42 Boundary-Scan-Zellen von Bedeutung sind. Um die 42 relevanten Boundary-Scan-Zellen zu steuern, sind jeweils 767 Schiebezyklen erforderlich.

Für die Programmierung wird erfindungsgemäß die Boundary- Scan-Kette auf die zur Programmierung tatsächlich erforderli che Anzahl von Zellen beschränkt. Für die im Standard IEEE 1149.1a definierten Instruktionen ist weiter die komplette Boundary-Scan-Kette verfügbar, während für die Programmierung von Speicherbausteinen die Boundary-Scan-Kette auf das Min destmaß reduziert wird. Durch Einsatz von ein oder zwei Mul tiplexern ist eine Teilkette innerhalb der gesamten Boundary- Scan-Kette an beliebiger Stelle selektierbar. Die zur Pro grammierung benötigten Boundary-Scan-Zellen werden in die Teilkette gruppiert.

Der Standard IEEE 1149.1a weist die entsprechenden Freiräume auf, um eine weitere Instruktion 'PROGRAM' zur Ansteuerung des/der Multiplexer(s) zu definieren und einzuführen.

Aus Fig. 2 ist ersichtlich, daß durch entsprechende Steue rung der Multiplexer sowohl die komplette Boundary-Scan-Kette (z. B. bei der EXTEST Instruktion), als auch ein kleiner Teil der Boundary-Scan-Kette (z. B. bei der PROGRAM Instruktion) verfügbar ist. Der Unterschied zwischen EXTEST Instruktion und der PROGRAM Instruktion besteht nur darin, daß die Boun dary-Scan-Kette bei Anwendung der PROGRAM Instruktion ver kürzt ist. Somit ist keine Änderung der Ansteuerung der Boun dary-Scan-Zellen erforderlich. Die Ansteuerung der Multiple xer erfolgt vom 'Instruktion Decoder' über die Steuersignale ID1, ID2 in Abhängigkeit der aktuellen Instruktion.

Für das Ausführungsbeispiel beträgt das Verhältnis komplette Boundary-Scan-Kette zu Teil der Boundary-Scan-Kette: 767 / 42 = 18,26. Damit ist eine enorme Verkürzung der Programmierdau er zu erreichen.

Die Erfindung wurde zwar nur für die Programmierung eines Speicherbausteins beschrieben, es versteht sich jedoch, daß der Anmeldungsgegenstand ganz allgemein für ein schnelles An legen und/oder Abfragen eines Bruchteils der Anzahl der An schlüsse eines eine Integrierte Schaltung aufweisenden Bau steins, der eine seinen Anschlüssen zugeordnete Boundary- Scan-Kette aufweist, beispielsweise zu Testzwecken anwendbar ist.

Claims

1. Integrierte Halbleiterschaltung aufweisender Baustein (ASIC), insbesondere Baustein nach Standard IEEE 1149.1a, insbesondere zum Programmieren eines Speicherbausteins (Memory) umfassend

1. Boundary-Scan-Zellen (BSZ), die den Anschlüssen (AS) des Bausteins zugeordnet sind und die eine Kette bilden,

dadurch gekennzeichnet, daß durch Umgehung eines Teils der Kette eine Teilkette ge bildet ist.

2. Integrierte Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, daß durch Einfügen mindestens eines Multiplexers in die Kette eine Teilkette gebildet ist.

3. Integrierte Halbleiterschaltung nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß durch Einfügen von zwei Multiplexern in die Kette eine Teilkette gebildet ist.

4. Integrierte Halbleiterschaltung nach einem der Ansprüche 2 oder 3, daß die Boundary-Scan-Zellen der Teilkette über ihre zugehö rigen Anschlüsse des Bausteins mit Anschlüssen des Speicher bausteins verbindbar sind.