DE19812643C1 - Schaltungsstruktur mit einem MOS-Transistor und Verfahren zu deren Herstellung - Google Patents

Schaltungsstruktur mit einem MOS-Transistor und Verfahren zu deren Herstellung

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Description

Die Erfindung betrifft eine Schaltungsstruktur mit einem MOS- Transistor mit planarer Oberfläche und niedrigen parasitären Kapazitäten sowie ein Verfahren zu deren Herstellung.
In integrierten Schaltungen mit MOS-Transistoren werden zu­ nehmend leistungsfähige Mehrlagenmetallisierungen zur An­ steuerung der Schaltung verwendet. Dabei sind oberhalb einer Gateebene, in der Gateelektrode der MOS-Transistor angeordnet sind, mehrere, meist mehr als drei, Metallebenen angeordnet, in denen Leiterbahnen verlaufen. Mit zunehmender Miniaturi­ sierung der integrierten Schaltungen werden erhöhte Anforde­ rungen an die Planarität im Bereich der Gateebene gestellt. Dieses ist insbesondere bei Strukturgrößen ≦ 0,2 µm der Fall.
Ein weiteres Problem stellen parasitäre Kapazitäten der MOS- Transistoren dar, die insbesondere bei Low Voltage/Low Power- Schaltungen die Schaltgeschwindigkeit reduzieren.
Zur Verbesserung der Planarität in der Gateebene ist bekannt (Widmann, Mader, Friedrich, "Technologie hochintegrierter Schaltungen", p. 346, Springer Verlag, 2. Auflage), in der Gateebene Füllstrukturen aus Polysilizium zu erzeugen. Diese Füllstrukturen haben schaltungstechnisch keine Funktion. Sie dienen lediglich einer gleichmäßigen Belegung der Fläche mit Strukturen, deren Höhe gleich der Höhe der Gateelektroden ist. Die Füllstrukturen müssen, um schädliche Aufladungen zu vermeiden, mit einer Versorgungsspannungen verbunden werden. Die Herstellung dieser Verbindung mit der Versorgungsspannung ist aufwendig. Ferner führen diese Verbindungen mit der Ver­ sorgungsspannung zu einer Erhöhung der parasitären Kapazitä­ ten.
In DE-PS 195 35 629 ist vorgeschlagen worden, zur Verbesse­ rung der Planarität eine CMOS-Schaltung mit MOS-Transistoren, die eine Gateelektrode mit einem unteren Elektrodenteil und einem oberen Elektrodenteil aufweisen und die von einer Iso­ lationsstruktur umgeben sind, deren Höhe mindestens so groß wie die Höhe des unteren Elektrodenteils ist, den Bereich zwischen der Gateelektrode und der Isolationsstruktur durch selektive Epitaxie aufzufüllen. Das selektiv aufgewachsene Material stellt dabei einen Teil der Source-/Drain-Gebiete dar.
Zur Reduzierung parasitärer Kapazitäten ist es bekannt (siehe J. P. Colinge, "Silicin-on-Insulator Technology", Kluwer, 1991, S. 107 bis 113), als Substratmaterial SOI-Substrate zu verwenden. Diese sind jedoch im Vergleich zu üblicherweise verwendeten Siliziumsubstraten sehr teuer.
Eine weitere Möglichkeit zur Reduzierung parasitärer Kapazi­ täten, die auf die Kapazität der Source-/Drain-Gebiete zum Substrat zurückgehen, besteht darin, Isolationsgebiete näher an die Gateelektrode heranzulegen (siehe K. Imai, C. Hu, T. Andoh, Y. Kinoshita, Y. Matsubara, T. Tatsumi, T. Yamazaki, "0.15 µm delta-doped CMOS with on-field source/drain con­ tacts", 1996, VLSI Symposium on Techn., p. 72 bis 173). Dabei wird mit Hilfe einer zusätzlichen Maske und selektiver Epita­ xie ein Teil der Source-/Drain-Gebiete an der Oberfläche der Isolationsgebiete angeordnet. Da wegen unvermeidlichen Ju­ stiertoleranzen das Isolationsgebiet nicht beliebig nahe an das Gate herangeführt werden kann, wird die parasitäre Kapa­ zität nur teilweise unterdrückt. Ferner werden durch die Ju­ stiertoleranzen Schwankungen in der Kapazität bewirkt.
In der älteren deutschen Patentanmeldung 197 49 378.5 ist ein MOS-Transistor vorgeschlagen worden, der zur Reduzierung von Junction-Substratkapazitäten unterhalb von Source und Drain eine Schicht aus isolierendem Material aufweist. Diese Schicht aus isolierendem Material reicht bis an den Kanal heran und ist höchstens unterhalb eines Teils der Fläche zwi­ schen Source und Drain angeordnet. Das Problem der Planarität des MOS-Transistors wurde dabei nicht angesprochen.
Der Erfindung liegt die Aufgabe zugrunde, eine Schal­ tungsstruktur mit einem MOS-Transistor anzugeben, bei der die parasitären Kapazitäten reduziert sind. Ferner soll ein Ver­ fahren für eine derartige Schaltungsanordnung angegeben wer­ den.
Diese Aufgabe wird gelöst durch eine Schaltungsstruktur gemäß Anspruch 1 sowie ein Verfahren zu deren Herstellung gemäß An­ spruch 4. Weitere Ausgestaltungen der Erfindung gehen aus den übrigen Ansprüchen hervor.
Die Schaltungsstruktur ist in einem Halbleitersubstrat, vor­ zugsweise einer monokristallinen Siliziumscheibe, integriert. Das Halbleitersubstrat weist ein erstes Source-/Drain-Gebiet und ein zweites Source-/Drain-Gebiet auf, zwischen denen an einer Hauptfläche des Halbleitersubstrats ein Gatedielektri­ kum und eine Gateelektrode angeordnet sind. Das erste Source- /Drain-Gebiet und das zweite Source-/Drain-Gebiet weisen je­ weils eine Siliziumstruktur auf, die die Hauptfläche über­ ragt. Unterhalb des ersten Source-/Drain-Gebietes und des zweiten Source-/Drain-Gebietes ist in dem Halbleitersubstrat eine dielektrische Struktur angeordnet, die unterhalb der Ga­ teelektrode unterbrochen ist. Auf diese Weise wird die para­ sitäre Kapazität zwischen dem ersten Source-/Drain-Gebiet bzw. dem zweiten Source-/Drain-Gebiet und dem Halbleiter­ substrat reduziert. Die Gateelektrode weist ein unteres Elek­ trodenteil und ein oberes Elektrodenteil auf. Da die Silizi­ umstruktur die Hauptfläche überragt, wird die durch die Ga­ teelektrode verursachte Unebenheit an der Hauptfläche redu­ ziert. Da die Gateelektrode aus einem unteren Elektrodenteil und einem oberen Elektrodenteil zusammengesetzt ist, ist der MOS-Transistor mit verbesserter Planarität herstellbar.
Vorzugsweise ist der MOS-Transistor von einer Isolati­ onsstruktur umgeben, deren Höhe größer oder gleich der Höhe des unteren Elektrodenteils ist. Damit wird die Planarität der Schaltungsstruktur weiter verbessert.
Im Hinblick auf die Planarität der Schaltungsstruktur ist es darüber hinaus vorteilhaft, die Siliziumstrukturen mit sol­ chen Abmessungen vorzusehen, daß sie in der Höhe im wesentli­ chen mit dem unteren Elektrodenteil abschließen.
Zur Herstellung der Schaltungsstruktur wird auf die Hauptflä­ che des Halbleitersubstrats eine dielektrische Schicht und eine erste Elektrodenschicht aufgebracht. Nachfolgend wird eine Isolationsstruktur gebildet, die die dielektrische Schicht und die erste Elektrodenschicht strukturiert. Die Isolationsstruktur wird vorzugsweise als mit Isolationsmate­ rial gefüllter Isolationsgraben, der die dielektrische Schicht und die erste Elektrodenschicht durchtrennt und da­ durch strukturiert, oder durch lokale Oxidation in einem LOCOS-Prozeß gebildet. Bei der lokalen Oxidation werden Teile der ersten Elektrodenschicht in isolierendes Material verwan­ delt. Dadurch kommt es zu einer Strukturierung der ersten Elektrodenschicht.
Durch weiteres Strukturieren der ersten Elektrodenschicht wird eine Gateelektrode gebildet. Auf einander gegenüberlie­ genden Seiten der Gateelektrode werden ein erster und ein zweiter Graben erzeugt, die jeweils in das Halbleitersubstrat hineinreichen. Es wird eine dielektrische Struktur gebildet, die den Boden des ersten Grabens und den Boden des zweiten Grabens bedeckt. Die dielektrische Struktur kann dabei aus mehreren Teilen bestehen. In dem ersten Graben und in dem zweiten Graben wird oberhalb der dielektrischen Struktur je­ weils eine Siliziumstruktur gebildet, die Teil des ersten Source-/Drain-Gebietes bzw. des zweiten Source-/Drain- Gebietes ist.
Vorzugsweise wird die dielektrische Struktur so gebildet, daß an den Seitenwänden des ersten Grabens und des zweiten Gra­ bens oberhalb der dielektrischen Struktur jeweils die Halb­ leiteroberfläche freiliegt. Die Siliziumstrukturen werden dann durch selektive Epitaxie erzeugt. Bei der selektiven Epitaxie wird die dielektrische Struktur seitlich überwach­ sen.
Im folgenden wird ein Ausführungsbeispiel der Erfindung an­ hand der Figuren erläutert.
Fig. 1 zeigt einen Schnitt durch ein Halbleitersubstrat mit einer dielektrischen Schicht, einer ersten Elektro­ denschicht und einer isolierenden Schicht.
Fig. 2 zeigt den Schnitt durch das Halbleitersubstrat nach Bildung eines Isolationsgrabens.
Fig. 3 zeigt den Schnitt durch das Halbleitersubstrat nach Auffüllen des Isolationsgrabens mit isolierendem Ma­ terial und Aufbringen einer zweiten Elektroden­ schicht.
Fig. 4 zeigt den Schnitt durch das Substrat nach Bildung ei­ ner Gateelektrode und Ätzung eines ersten Grabens und eines zweiten Grabens.
Fig. 5 zeigt den Schnitt durch das Substrat nach Abscheidung einer dritten isolierenden Schicht und einer Silizi­ umnitridschicht.
Fig. 6 zeigt den Schnitt durch das Substrat nach Rückätzen der Siliziumnitridschicht.
Fig. 7 zeigt den Schnitt durch das Substrat nach Freilegen der Halbleiteroberfläche an den Seitenwänden des er­ sten Grabens und des zweiten Grabens.
Fig. 8 zeigt das Substrat nach Aufwachsen einer Halbleiter­ struktur durch selektive Epitaxie.
Auf eine Hauptfläche 1 eines Halbleitersubstrats 2 wird eine dielektrische Schicht 3 aufgewachsen (siehe Fig. 1). Das Halbleitersubstrat 2 ist eine monokristalline Siliziumschei­ be. Die dielektrische Schicht 3 wird durch thermische Oxida­ tion in einer Schichtdicke von 5 nm aufgewachsen.
Auf die dielektrische Schicht 3 wird eine erste Elektroden­ schicht 4 abgeschieden. Die erste Elektrodenschicht 4 wird durch CVD-Abscheidung von Polysilizium und anschließend Do­ tierung mit Bor bzw. Arsen in einer Schichtdicke von 100 bis 200 nm erzeugt.
Auf die erste Elektrodenschicht 4 wird eine erste isolierende Schicht 5 aus Siliziumnitrid oder Siliziumoxid in einer Schichtdicke von 50 nm aufgebracht.
Unter Verwendung einer photolithographisch erzeugten Maske wird durch anisotropes Ätzen mit HBr, Chlor und He ein Isola­ tionsgraben 6 gebildet. Der Isolationsgraben 6 umgibt ein ak­ tives Gebiet ringförmig (siehe Fig. 2). Bei der Grabenätzung wirkt die erste isolierende Schicht 5 als Hartmaske. Die Tie­ fe des Isolationsgrabens 6 von der Hauptfläche 1 bis zum Bo­ den des Isolationsgrabens 6 beträgt 250 nm. Bei der Grabenät­ zung werden die erste Elektrodenschicht 4 und die dielektri­ sche Schicht 3 strukturiert.
Durch Füllen des Isolationsgrabens 6 mit isolierendem Materi­ al wird nachfolgend eine Isolationsstruktur 7 erzeugt. Dazu wird zunächst eine thermische Oxidation durchgeführt, bei der freiliegende Siliziumflächen des Halbleitersubstrats 2 sowie der ersten Elektrodenschicht 4, die bei der Ätzung des Isola­ tionsgrabens 6 freigelegt wurden, mit SiO2 versehen werden. Anschließend wird in einem CVD-Verfahren eine Siliziumoxid­ schicht abgeschieden, die den Isolationsgraben 6 vollständig auffüllt. Diese Siliziumoxidschicht wird nachfolgend zum Bei­ spiel durch chemisch-mechanisches Polieren planarisiert. Da­ bei wird die erste isolierende Schicht 5 an der Oberfläche der ersten Elektrodenschicht 4 entfernt. Die Isolationsstruk­ tur 7 schließt in der Höhe mit der ersten Elektrodenschicht 4 ab (siehe Fig. 3).
Auf die Oberfläche der ersten Elektrodenschicht 4 und der Isolationsstruktur 7 wird nachfolgend eine zweite Elektroden­ schicht 8 und eine zweite isolierende Schicht 9 aufgebracht. Die zweite Elektrodenschicht 8 wird in einer Schichtdicke von 50 nm aus dotiertem Polysilizium, TiN, Metall, oder ähnlichem gebildet. Die zweite isolierende Schicht 9 wird in einer Schichtdicke von 20 nm aus SiO2 gebildet.
Unter Verwendung einer photolithographisch erzeugten Maske (nicht dargestellt) werden nachfolgend die zweite isolierende Schicht 9, die zweite Elektrodenschicht 8 und die erste Elek­ trodenschicht 4 strukturiert. Dabei wird eine Gateelektrode 10 gebildet, die eine erste Teilelektrode 4' und eine zweite Teilelektrode 8' umfaßt. Die erste Teilelektrode 4' entsteht durch Strukturierung der ersten Elektrodenschicht 4, die zweite Teilelektrode 8' entsteht durch Strukturierung der zweiten Elektrodenschicht 8 (siehe Fig. 4).
Durch konforme Abscheidung und anisotropes Ätzen einer SiO2- Schicht werden nachfolgend an den Flanken der Gateelektrode 10 sowie der Isolationsstruktur 7 SiO2-Spacer 11 gebildet. Die SiO2-Schicht wird durch CVD-Abscheidung in einer Schicht­ dicke von 100 nm gebildet.
Durch anisotropes Ätzen mit HBr, Chlor und Helium werden seitlich der Gateelektrode 10 jeweils zwischen Teilen der Isolationsstruktur 7 und der Gateelektrode 10 ein erster Gra­ ben 12 und ein zweiter Graben 13 gebildet. Dabei wirken die Isolationsstruktur 7, die zweite isolierende Schicht 9 sowie die SiO2-Spacer 11 als Maske. Die Tiefe des ersten Grabens 12 sowie des zweiten Grabens 13 beträgt 100 bis 200 nm gemessen von der Hauptfläche 1 des Halbleitersubstrats 2 bis zum Boden des ersten Grabens 12 bzw. zweiten Grabens 13. Der erste Gra­ ben 12 und der zweite Graben 13 werden somit selbstjustiert zur Gateelektrode 10 und der Isolationsstruktur 7 gebildet.
Anschließend wird eine SiO2-Schicht 14 in einer Schichtdicke von 20 nm konform abgeschieden. Darauf wird eine Si3N4- Schicht 15 in einer Schichtdicke von 600 nm aufgebracht. Die Si3N4-Schicht 15 füllt den ersten Graben 12 und den zweiten Graben 13 vollständig auf (siehe Fig. 5). Die Si3N4-Schicht 15 wird zum Beispiel durch chemisch-mechanisches Polieren planarisiert. Durch eine isotrope Naßätzung wird die Si3N4- Schicht 15 geätzt. Dabei verbleibt eine dielektrische Struk­ tur 16 am Boden des ersten Grabens 12 und des zweiten Grabens 13 (siehe Fig. 6). Die Höhe der dielektrischen Struktur 16 über dem Boden des ersten Grabens 12 und des zweiten Grabens 13 beträgt 50 bis 150 nm. Sie ist geringer als der Abstand zwischen der Hauptfläche 1 und dem Boden des ersten Grabens 12 bzw. des zweiten Grabens 13.
Durch naßchemisches Ätzen mit HF-Säure werden freiliegende Teile der SiO2-Schicht 14 entfernt. Dabei wird die Halblei­ teroberfläche des Halbleitersubstrats 2 oberhalb der dielek­ trischen Struktur 16 im ersten Graben 12 und im zweiten Gra­ ben 13 freigelegt (siehe Fig. 7).
Durch selektive Epitaxie wird oberhalb der dielektrischen Struktur 16 eine Halbleiterstruktur 17 aus monokristallinem Silizium aufgewachsen. Die Halbleiterstruktur 17 wächst so­ wohl oberhalb des ersten Grabens 12 als auch oberhalb des zweiten Grabens 13 auf. Die selektive Epitaxie erfolgt unter Verwendung eines H2, SiH2Cl2 und HCl enthaltenden Prozeßgases im Druckbereich von 1 bis 100 Torr und im Temperaturbereich von 700°C bis 950°C. Die Halbleiterstruktur 17 kann sowohl durch in situ dotierte Abscheidung als auch durch undotierte Abscheidung und nachfolgende Dotierung durch Implantation mit Bor bzw. Arsen erzeugt werden. Durch einen Temperschritt wer­ den in dem Halbleitersubstrat 2 der Halbleiterstruktur 17 be­ nachbarte dotierte Gebiete 18 durch Ausdiffusion aus der Halbleiterstruktur 17 gebildet. Die Halbleiterstruktur 17 und die ihr benachbarten dotierten Gebiete 18 bilden jeweils ge­ meinsam eines der Source-/Drain-Gebiete (siehe Fig. 8). Die Halbleiterstruktur 17 wird in einer solchen Höhe aufgewach­ sen, daß sie der Höhe der Isolationsstruktur 7 entspricht.
Nach Entfernen der zweiten isolierenden Schicht 9 zum Bei­ spiel mit HF-Säure folgen die üblichen Prozeßschritte zur Fertigstellung der Schaltungsstruktur wie Abscheidung einer passivierenden Schicht, Kontaktlochöffnung, Metallisierung und ähnliches. Diese Schritte sind nicht im einzelnen darge­ stellt.
Es sind eine Vielzahl von Varianten des erläuterten Ausfüh­ rungsbeispiels möglich. Insbesondere kann die Isolati­ onsstruktur 7 unter Verwendung einer Siliziumnitrid aufwei­ senden Maske durch lokale Oxidation der ersten Elektroden­ schicht gebildet werden. Durch Umwandlung von Silizium in SiO2 wird dabei die erste Elektrodenschicht ebenfalls struk­ turiert. Ferner kann die Verwendung der SiO2-Schicht 14 ent­ fallen, sofern die naßchemische Ätzung der Si3N4-Schicht 15 mit ausreichender Selektivität zu Silizium durchführbar ist.

Claims (9)

1. Schaltungsstruktur mit einem MOS-Transistor,
  • 1. bei der ein Halbleitersubstrat (2) zwei Source- /Draingebiete (17, 18) aufweist, zwischen denen an einer Hauptfläche (1) des Halbleitersubstrats (2) ein Gatedielek­ trikum (3) und eine Gateelektrode (4) angeordnet sind,
  • 2. bei der die Source-/Draingebiete (17, 18) jeweils eine Halbleiterstruktur (17) aufweisen, die die Hauptfläche (1) überragt,
  • 3. bei der in dem Halbleitersubstrat unterhalb der Source- /Draingebiete (17, 18) eine dielektrische Struktur (16) an­ geordnet ist, die unterhalb der Gateelektrode (10) unter­ brochen ist,
  • 4. bei der die Gateelektrode (10) ein unteres Elektrodenteil (4') und ein oberes Elektrodenteil (8') aufweist.
2. Schaltungsstruktur nach Anspruch 1, bei der eine Isolationsstruktur (7) vorgesehen ist, die den MOS-Transistor umgibt und deren Höhe größer oder gleich der Höhe des unteren Elektrodenteils (4') ist.
3. Schaltungsstruktur nach Anspruch 1 oder 2, bei der die Halbleiterstrukturen (17) in der Höhe im wesent­ lichen mit dem unteren Elektrodenteil (4') abschließen.
4. Verfahren zur Herstellung einer Schaltungsstruktur mit ei­ nem MOS-Transistor,
  • 1. bei dem auf eine Hauptfläche (1) eines Halbleitersubstrates (2) eine dielektrische Schicht (3) und eine erste Elektro­ denschicht (4) aufgebracht werden,
  • 2. bei dem eine Isolationsstruktur (7) gebildet wird, die die dielektrische Schicht (3) und die erste Elektrodenschicht (4) strukturiert,
  • 3. bei dem durch Strukturieren der ersten Elektrodenschicht (4) eine Gateelektrode (10) gebildet wird,
  • 4. bei dem auf einander gegenüberliegenden Seiten der Gate­ elektrode (10) ein erster Graben (12) und ein zweiter Gra­ ben (13) erzeugt werden, die jeweils bis in das Halbleiter­ substrat (2) hineinreichen,
  • 5. bei dem eine dielektrische Struktur (15) gebildet wird, die den Boden des ersten Grabens (12) und des zweiten Grabens (13) bedeckt,
  • 6. bei dem im ersten Graben (12) und im zweiten Graben (13) oberhalb der dielektrischen Struktur (3) jeweils eine Halb­ leiterstruktur (17) gebildet wird, die Teil eines Source- /Draingebietes (17, 18) ist.
5. Verfahren nach Anspruch 4, bei dem zur Bildung der Isolationsstruktur (7) ein Isolati­ onsgraben (6) geätzt wird, der mit isolierendem Material ge­ füllt wird.
6. Verfahren nach Anspruch 4, bei dem die Isolationsstruktur (7) durch lokale Oxidation ge­ bildet wird.
7. Verfahren nach einem der Ansprüche 4 bis 6,
  • 1. bei dem nach der Bildung der Isolationsstruktur (7) eine zweite Elektrodenschicht (8) gebildet wird,
  • 2. bei dem zur Bildung der Gateelektrode (10) die erste Elek­ trodenschicht (4) und die zweite Elektrodenschicht (8) strukturiert werden, so daß die Gateelektrode (10) ein un­ teres Elektrodenteil (4') und ein oberes Elektrodenteil (8') aufweist.
8. Verfahren nach einem der Ansprüche 4 bis 7,
  • 1. bei dem an den Flanken der Gateelektrode (10) isolierende Spacer (11) gebildet werden,
  • 2. bei dem die Gateelektrode (10) mit isolierendem Material bedeckt wird,
  • 3. bei dem der erste Graben (12) und der zweite Graben (13) durch selektives Ätzen gebildet werden, bei dem das Halb­ leitermaterial selektiv zu den isolierenden Spacern (11), dem isolierendem Material und der Isolationsstruktur (7) angegriffen wird.
9. Verfahren nach einem der Ansprüche 4 bis 8, bei dem die Halbleiterstrukturen (17) durch selektive Epita­ xie gebildet werden.
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