DE19812643C1 - MOS-transistor based circuit structure integrated into semiconductor substrate, preferably mono-crystalline silicon wafer - Google Patents
MOS-transistor based circuit structure integrated into semiconductor substrate, preferably mono-crystalline silicon waferInfo
- Publication number
- DE19812643C1 DE19812643C1 DE1998112643 DE19812643A DE19812643C1 DE 19812643 C1 DE19812643 C1 DE 19812643C1 DE 1998112643 DE1998112643 DE 1998112643 DE 19812643 A DE19812643 A DE 19812643A DE 19812643 C1 DE19812643 C1 DE 19812643C1
- Authority
- DE
- Germany
- Prior art keywords
- trench
- semiconductor substrate
- layer
- gate electrode
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 41
- 239000000758 substrate Substances 0.000 title claims abstract description 35
- 229910021421 monocrystalline silicon Inorganic materials 0.000 title description 4
- 238000002955 isolation Methods 0.000 claims description 19
- 238000009413 insulation Methods 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 9
- 238000000407 epitaxy Methods 0.000 claims description 7
- 239000011810 insulating material Substances 0.000 claims description 7
- 230000003647 oxidation Effects 0.000 claims description 6
- 238000007254 oxidation reaction Methods 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 5
- 125000006850 spacer group Chemical group 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 238000000151 deposition Methods 0.000 description 7
- 230000003071 parasitic effect Effects 0.000 description 7
- 230000008021 deposition Effects 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 239000000460 chlorine Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 2
- CPELXLSAUQHCOX-UHFFFAOYSA-N Hydrogen bromide Chemical compound Br CPELXLSAUQHCOX-UHFFFAOYSA-N 0.000 description 2
- 239000002253 acid Substances 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 244000309464 bull Species 0.000 description 2
- 229910052801 chlorine Inorganic materials 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000003631 wet chemical etching Methods 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical group [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 229910000042 hydrogen bromide Inorganic materials 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 244000045947 parasite Species 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
- H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
Abstract
Description
Die Erfindung betrifft eine Schaltungsstruktur mit einem MOS- Transistor mit planarer Oberfläche und niedrigen parasitären Kapazitäten sowie ein Verfahren zu deren Herstellung.The invention relates to a circuit structure with a MOS Transistor with a planar surface and low parasitic Capacities and a process for their production.
In integrierten Schaltungen mit MOS-Transistoren werden zu nehmend leistungsfähige Mehrlagenmetallisierungen zur An steuerung der Schaltung verwendet. Dabei sind oberhalb einer Gateebene, in der Gateelektrode der MOS-Transistor angeordnet sind, mehrere, meist mehr als drei, Metallebenen angeordnet, in denen Leiterbahnen verlaufen. Mit zunehmender Miniaturi sierung der integrierten Schaltungen werden erhöhte Anforde rungen an die Planarität im Bereich der Gateebene gestellt. Dieses ist insbesondere bei Strukturgrößen ≦ 0,2 µm der Fall.In integrated circuits with MOS transistors, too increasingly powerful multilayer metallizations control of the circuit used. Here are above one Gate level, the MOS transistor arranged in the gate electrode are arranged, several, mostly more than three, metal levels, in which conductor tracks run. With increasing miniatures Integrated circuits are becoming more demanding planarity in the area of the gate level. This is particularly the case with structure sizes ≦ 0.2 µm Case.
Ein weiteres Problem stellen parasitäre Kapazitäten der MOS- Transistoren dar, die insbesondere bei Low Voltage/Low Power- Schaltungen die Schaltgeschwindigkeit reduzieren.Another problem is posed by parasitic capacitances of the MOS Transistors, which are particularly useful for low voltage / low power Circuits reduce the switching speed.
Zur Verbesserung der Planarität in der Gateebene ist bekannt (Widmann, Mader, Friedrich, "Technologie hochintegrierter Schaltungen", p. 346, Springer Verlag, 2. Auflage), in der Gateebene Füllstrukturen aus Polysilizium zu erzeugen. Diese Füllstrukturen haben schaltungstechnisch keine Funktion. Sie dienen lediglich einer gleichmäßigen Belegung der Fläche mit Strukturen, deren Höhe gleich der Höhe der Gateelektroden ist. Die Füllstrukturen müssen, um schädliche Aufladungen zu vermeiden, mit einer Versorgungsspannungen verbunden werden. Die Herstellung dieser Verbindung mit der Versorgungsspannung ist aufwendig. Ferner führen diese Verbindungen mit der Ver sorgungsspannung zu einer Erhöhung der parasitären Kapazitä ten. It is known to improve planarity at the gate level (Widmann, Mader, Friedrich, "Technology highly integrated Circuits ", p. 346, Springer Verlag, 2nd edition), in the Generate gate level fill structures from polysilicon. This Filling structures have no function in terms of circuitry. she only serve to evenly cover the area Structures whose height is equal to the height of the gate electrodes is. The filling structures need to be harmful charges avoid being connected to a supply voltage. Establishing this connection with the supply voltage is complex. Furthermore, these connections with the Ver supply voltage to increase the parasitic capacitance ten.
In DE-PS 195 35 629 ist vorgeschlagen worden, zur Verbesse rung der Planarität eine CMOS-Schaltung mit MOS-Transistoren, die eine Gateelektrode mit einem unteren Elektrodenteil und einem oberen Elektrodenteil aufweisen und die von einer Iso lationsstruktur umgeben sind, deren Höhe mindestens so groß wie die Höhe des unteren Elektrodenteils ist, den Bereich zwischen der Gateelektrode und der Isolationsstruktur durch selektive Epitaxie aufzufüllen. Das selektiv aufgewachsene Material stellt dabei einen Teil der Source-/Drain-Gebiete dar.DE-PS 195 35 629 has been proposed to improve the planarity of a CMOS circuit with MOS transistors, which a gate electrode with a lower electrode part and have an upper electrode part and that of an Iso lation structure are surrounded, the height of which is at least as large how the height of the lower electrode part is, the area between the gate electrode and the insulation structure to replenish selective epitaxy. The selectively grown up Material represents part of the source / drain areas represents.
Zur Reduzierung parasitärer Kapazitäten ist es bekannt (siehe J. P. Colinge, "Silicin-on-Insulator Technology", Kluwer, 1991, S. 107 bis 113), als Substratmaterial SOI-Substrate zu verwenden. Diese sind jedoch im Vergleich zu üblicherweise verwendeten Siliziumsubstraten sehr teuer.It is known to reduce parasitic capacitances (see J. P. Colinge, "Silicin-on-Insulator Technology", Kluwer, 1991, pp. 107 to 113), SOI substrates as substrate material use. However, these are compared to usual used silicon substrates very expensive.
Eine weitere Möglichkeit zur Reduzierung parasitärer Kapazi täten, die auf die Kapazität der Source-/Drain-Gebiete zum Substrat zurückgehen, besteht darin, Isolationsgebiete näher an die Gateelektrode heranzulegen (siehe K. Imai, C. Hu, T. Andoh, Y. Kinoshita, Y. Matsubara, T. Tatsumi, T. Yamazaki, "0.15 µm delta-doped CMOS with on-field source/drain con tacts", 1996, VLSI Symposium on Techn., p. 72 bis 173). Dabei wird mit Hilfe einer zusätzlichen Maske und selektiver Epita xie ein Teil der Source-/Drain-Gebiete an der Oberfläche der Isolationsgebiete angeordnet. Da wegen unvermeidlichen Ju stiertoleranzen das Isolationsgebiet nicht beliebig nahe an das Gate herangeführt werden kann, wird die parasitäre Kapa zität nur teilweise unterdrückt. Ferner werden durch die Ju stiertoleranzen Schwankungen in der Kapazität bewirkt.Another way to reduce parasitic capacitance would act on the capacity of the source / drain regions for Substrate decline is isolation areas closer close to the gate electrode (see K. Imai, C. Hu, T. Andoh, Y. Kinoshita, Y. Matsubara, T. Tatsumi, T. Yamazaki, "0.15 µm delta-doped CMOS with on-field source / drain con tacts ", 1996, VLSI Symposium on Techn., p. 72 to 173) is done with the help of an additional mask and selective epita xie part of the source / drain regions on the surface of the Isolation areas arranged. Because of inevitable Ju bull tolerances do not arbitrarily close to the isolation area the gate can be brought up, the parasitic Kapa only partially suppressed. Furthermore, the Ju bull tolerances causes fluctuations in capacity.
In der älteren deutschen Patentanmeldung 197 49 378.5 ist ein MOS-Transistor vorgeschlagen worden, der zur Reduzierung von Junction-Substratkapazitäten unterhalb von Source und Drain eine Schicht aus isolierendem Material aufweist. Diese Schicht aus isolierendem Material reicht bis an den Kanal heran und ist höchstens unterhalb eines Teils der Fläche zwi schen Source und Drain angeordnet. Das Problem der Planarität des MOS-Transistors wurde dabei nicht angesprochen.In the older German patent application 197 49 378.5 is a MOS transistor has been proposed to reduce Junction substrate capacities below the source and drain has a layer of insulating material. This Layer of insulating material extends to the channel approach and is at most below a part of the area between arranged source and drain. The problem of planarity the MOS transistor was not addressed.
Der Erfindung liegt die Aufgabe zugrunde, eine Schal tungsstruktur mit einem MOS-Transistor anzugeben, bei der die parasitären Kapazitäten reduziert sind. Ferner soll ein Ver fahren für eine derartige Schaltungsanordnung angegeben wer den.The invention has for its object a scarf tion structure with a MOS transistor, in which the parasitic capacities are reduced. Furthermore, a ver drive for such a circuit arrangement who specified the.
Diese Aufgabe wird gelöst durch eine Schaltungsstruktur gemäß Anspruch 1 sowie ein Verfahren zu deren Herstellung gemäß An spruch 4. Weitere Ausgestaltungen der Erfindung gehen aus den übrigen Ansprüchen hervor.This object is achieved by a circuit structure in accordance with Claim 1 and a process for their preparation according to An saying 4. Further embodiments of the invention are based on the other claims.
Die Schaltungsstruktur ist in einem Halbleitersubstrat, vor zugsweise einer monokristallinen Siliziumscheibe, integriert. Das Halbleitersubstrat weist ein erstes Source-/Drain-Gebiet und ein zweites Source-/Drain-Gebiet auf, zwischen denen an einer Hauptfläche des Halbleitersubstrats ein Gatedielektri kum und eine Gateelektrode angeordnet sind. Das erste Source- /Drain-Gebiet und das zweite Source-/Drain-Gebiet weisen je weils eine Siliziumstruktur auf, die die Hauptfläche über ragt. Unterhalb des ersten Source-/Drain-Gebietes und des zweiten Source-/Drain-Gebietes ist in dem Halbleitersubstrat eine dielektrische Struktur angeordnet, die unterhalb der Ga teelektrode unterbrochen ist. Auf diese Weise wird die para sitäre Kapazität zwischen dem ersten Source-/Drain-Gebiet bzw. dem zweiten Source-/Drain-Gebiet und dem Halbleiter substrat reduziert. Die Gateelektrode weist ein unteres Elek trodenteil und ein oberes Elektrodenteil auf. Da die Silizi umstruktur die Hauptfläche überragt, wird die durch die Ga teelektrode verursachte Unebenheit an der Hauptfläche redu ziert. Da die Gateelektrode aus einem unteren Elektrodenteil und einem oberen Elektrodenteil zusammengesetzt ist, ist der MOS-Transistor mit verbesserter Planarität herstellbar. The circuit structure is in a semiconductor substrate preferably a monocrystalline silicon wafer, integrated. The semiconductor substrate has a first source / drain region and a second source / drain region, between which on a main surface of the semiconductor substrate a gate dielectric cum and a gate electrode are arranged. The first source / Drain region and the second source / drain region each have because a silicon structure covering the main area protrudes. Below the first source / drain region and the second source / drain region is in the semiconductor substrate a dielectric structure arranged below the Ga Teelectrode is interrupted. In this way the para site capacitance between the first source / drain region or the second source / drain region and the semiconductor substrate reduced. The gate electrode has a lower elec tread part and an upper electrode part. Because the Silici restructuring dominates the main area, the Ga Teelectrode caused unevenness on the main surface graces. Since the gate electrode consists of a lower electrode part and an upper electrode part is composed MOS transistor can be produced with improved planarity.
Vorzugsweise ist der MOS-Transistor von einer Isolati onsstruktur umgeben, deren Höhe größer oder gleich der Höhe des unteren Elektrodenteils ist. Damit wird die Planarität der Schaltungsstruktur weiter verbessert.The MOS transistor is preferably of an isolate surrounded structure whose height is greater than or equal to the height of the lower electrode part. So that is the planarity the circuit structure further improved.
Im Hinblick auf die Planarität der Schaltungsstruktur ist es darüber hinaus vorteilhaft, die Siliziumstrukturen mit sol chen Abmessungen vorzusehen, daß sie in der Höhe im wesentli chen mit dem unteren Elektrodenteil abschließen.In terms of the planarity of the circuit structure, it is moreover, the silicon structures with sol Chen dimensions to provide that they are essentially in height finish with the lower electrode part.
Zur Herstellung der Schaltungsstruktur wird auf die Hauptflä che des Halbleitersubstrats eine dielektrische Schicht und eine erste Elektrodenschicht aufgebracht. Nachfolgend wird eine Isolationsstruktur gebildet, die die dielektrische Schicht und die erste Elektrodenschicht strukturiert. Die Isolationsstruktur wird vorzugsweise als mit Isolationsmate rial gefüllter Isolationsgraben, der die dielektrische Schicht und die erste Elektrodenschicht durchtrennt und da durch strukturiert, oder durch lokale Oxidation in einem LOCOS-Prozeß gebildet. Bei der lokalen Oxidation werden Teile der ersten Elektrodenschicht in isolierendes Material verwan delt. Dadurch kommt es zu einer Strukturierung der ersten Elektrodenschicht.To manufacture the circuit structure, the main surface surface of the semiconductor substrate a dielectric layer and applied a first electrode layer. Below is formed an insulation structure that the dielectric Structured layer and the first electrode layer. The Isolation structure is preferably considered with isolation mate rial filled isolation trench, which the dielectric Layer and the first electrode layer severed and there by structured, or by local oxidation in one LOCOS process formed. In the case of local oxidation, parts the first electrode layer into insulating material delt. This leads to a structuring of the first Electrode layer.
Durch weiteres Strukturieren der ersten Elektrodenschicht wird eine Gateelektrode gebildet. Auf einander gegenüberlie genden Seiten der Gateelektrode werden ein erster und ein zweiter Graben erzeugt, die jeweils in das Halbleitersubstrat hineinreichen. Es wird eine dielektrische Struktur gebildet, die den Boden des ersten Grabens und den Boden des zweiten Grabens bedeckt. Die dielektrische Struktur kann dabei aus mehreren Teilen bestehen. In dem ersten Graben und in dem zweiten Graben wird oberhalb der dielektrischen Struktur je weils eine Siliziumstruktur gebildet, die Teil des ersten Source-/Drain-Gebietes bzw. des zweiten Source-/Drain- Gebietes ist. By further structuring the first electrode layer a gate electrode is formed. Facing each other opposite sides of the gate electrode become a first and a second trench generated, each in the semiconductor substrate reach in. A dielectric structure is formed the bottom of the first trench and the bottom of the second Trench covered. The dielectric structure can be made from consist of several parts. In the first ditch and in that second trench is ever above the dielectric structure Weil formed a silicon structure that is part of the first Source / drain region or the second source / drain Area.
Vorzugsweise wird die dielektrische Struktur so gebildet, daß an den Seitenwänden des ersten Grabens und des zweiten Gra bens oberhalb der dielektrischen Struktur jeweils die Halb leiteroberfläche freiliegt. Die Siliziumstrukturen werden dann durch selektive Epitaxie erzeugt. Bei der selektiven Epitaxie wird die dielektrische Struktur seitlich überwach sen.The dielectric structure is preferably formed such that on the side walls of the first trench and the second gra bens above the dielectric structure each half conductor surface is exposed. The silicon structures are then generated by selective epitaxy. At the selective Epitaxy, the dielectric structure is monitored laterally sen.
Im folgenden wird ein Ausführungsbeispiel der Erfindung an hand der Figuren erläutert.The following is an embodiment of the invention hand of the figures explained.
Fig. 1 zeigt einen Schnitt durch ein Halbleitersubstrat mit einer dielektrischen Schicht, einer ersten Elektro denschicht und einer isolierenden Schicht. Fig. 1 shows a section through a semiconductor substrate with a dielectric layer, a first electrode layer and an insulating layer.
Fig. 2 zeigt den Schnitt durch das Halbleitersubstrat nach Bildung eines Isolationsgrabens. Fig. 2 shows the section through the semiconductor substrate to form an isolation trench.
Fig. 3 zeigt den Schnitt durch das Halbleitersubstrat nach Auffüllen des Isolationsgrabens mit isolierendem Ma terial und Aufbringen einer zweiten Elektroden schicht. Fig. 3 shows the section through the semiconductor substrate after filling the isolation trench with insulating Ma material and applying a second electrode layer.
Fig. 4 zeigt den Schnitt durch das Substrat nach Bildung ei ner Gateelektrode und Ätzung eines ersten Grabens und eines zweiten Grabens. Fig. 4 shows the section through the substrate after forming a gate electrode and etching a first trench and a second trench.
Fig. 5 zeigt den Schnitt durch das Substrat nach Abscheidung einer dritten isolierenden Schicht und einer Silizi umnitridschicht. Fig. 5 shows a section through the substrate after deposition of a third insulating layer and a Silizi umnitridschicht.
Fig. 6 zeigt den Schnitt durch das Substrat nach Rückätzen der Siliziumnitridschicht. Fig. 6 shows the section through the substrate after etching back the silicon nitride layer.
Fig. 7 zeigt den Schnitt durch das Substrat nach Freilegen der Halbleiteroberfläche an den Seitenwänden des er sten Grabens und des zweiten Grabens. Fig. 7 shows the section through the substrate after exposure of the semiconductor surface on the side walls of the first trench and the second trench.
Fig. 8 zeigt das Substrat nach Aufwachsen einer Halbleiter struktur durch selektive Epitaxie. Fig. 8 shows the substrate after growing a semiconductor structure by selective epitaxy.
Auf eine Hauptfläche 1 eines Halbleitersubstrats 2 wird eine dielektrische Schicht 3 aufgewachsen (siehe Fig. 1). Das Halbleitersubstrat 2 ist eine monokristalline Siliziumschei be. Die dielektrische Schicht 3 wird durch thermische Oxida tion in einer Schichtdicke von 5 nm aufgewachsen.A dielectric layer 3 is grown on a main surface 1 of a semiconductor substrate 2 (see FIG. 1). The semiconductor substrate 2 is a monocrystalline silicon wafer. The dielectric layer 3 is grown by thermal oxidation in a layer thickness of 5 nm.
Auf die dielektrische Schicht 3 wird eine erste Elektroden schicht 4 abgeschieden. Die erste Elektrodenschicht 4 wird durch CVD-Abscheidung von Polysilizium und anschließend Do tierung mit Bor bzw. Arsen in einer Schichtdicke von 100 bis 200 nm erzeugt.A first electrode layer 4 is deposited on the dielectric layer 3 . The first electrode layer 4 is produced by CVD deposition of polysilicon and then doping with boron or arsenic in a layer thickness of 100 to 200 nm.
Auf die erste Elektrodenschicht 4 wird eine erste isolierende Schicht 5 aus Siliziumnitrid oder Siliziumoxid in einer Schichtdicke von 50 nm aufgebracht.A first insulating layer 5 made of silicon nitride or silicon oxide is applied to the first electrode layer 4 in a layer thickness of 50 nm.
Unter Verwendung einer photolithographisch erzeugten Maske wird durch anisotropes Ätzen mit HBr, Chlor und He ein Isola tionsgraben 6 gebildet. Der Isolationsgraben 6 umgibt ein ak tives Gebiet ringförmig (siehe Fig. 2). Bei der Grabenätzung wirkt die erste isolierende Schicht 5 als Hartmaske. Die Tie fe des Isolationsgrabens 6 von der Hauptfläche 1 bis zum Bo den des Isolationsgrabens 6 beträgt 250 nm. Bei der Grabenät zung werden die erste Elektrodenschicht 4 und die dielektri sche Schicht 3 strukturiert.Using a photolithographically generated mask, an isolation trench 6 is formed by anisotropic etching with HBr, chlorine and He. The isolation trench 6 surrounds an active area in a ring shape (see FIG. 2). In trench etching, the first insulating layer 5 acts as a hard mask. The depth of the isolation trench 6 from the main surface 1 to the bottom of the isolation trench 6 is 250 nm. In the trench etching, the first electrode layer 4 and the dielectric layer 3 are structured.
Durch Füllen des Isolationsgrabens 6 mit isolierendem Materi al wird nachfolgend eine Isolationsstruktur 7 erzeugt. Dazu wird zunächst eine thermische Oxidation durchgeführt, bei der freiliegende Siliziumflächen des Halbleitersubstrats 2 sowie der ersten Elektrodenschicht 4, die bei der Ätzung des Isola tionsgrabens 6 freigelegt wurden, mit SiO2 versehen werden. Anschließend wird in einem CVD-Verfahren eine Siliziumoxid schicht abgeschieden, die den Isolationsgraben 6 vollständig auffüllt. Diese Siliziumoxidschicht wird nachfolgend zum Bei spiel durch chemisch-mechanisches Polieren planarisiert. Da bei wird die erste isolierende Schicht 5 an der Oberfläche der ersten Elektrodenschicht 4 entfernt. Die Isolationsstruk tur 7 schließt in der Höhe mit der ersten Elektrodenschicht 4 ab (siehe Fig. 3).By filling the isolation trench 6 with insulating material, an isolation structure 7 is subsequently produced. For this purpose, a thermal oxidation is first carried out, in which the exposed silicon surfaces of the semiconductor substrate 2 and the first electrode layer 4 , which were exposed during the etching of the isolation trench 6 , are provided with SiO 2 . A silicon oxide layer is then deposited in a CVD process, which completely fills the isolation trench 6 . This silicon oxide layer is subsequently planarized, for example, by chemical mechanical polishing. Since the first insulating layer 5 on the surface of the first electrode layer 4 is removed. The insulation structure 7 ends in height with the first electrode layer 4 (see FIG. 3).
Auf die Oberfläche der ersten Elektrodenschicht 4 und der Isolationsstruktur 7 wird nachfolgend eine zweite Elektroden schicht 8 und eine zweite isolierende Schicht 9 aufgebracht. Die zweite Elektrodenschicht 8 wird in einer Schichtdicke von 50 nm aus dotiertem Polysilizium, TiN, Metall, oder ähnlichem gebildet. Die zweite isolierende Schicht 9 wird in einer Schichtdicke von 20 nm aus SiO2 gebildet.A second electrode layer 8 and a second insulating layer 9 are subsequently applied to the surface of the first electrode layer 4 and the insulation structure 7 . The second electrode layer 8 is formed in a layer thickness of 50 nm from doped polysilicon, TiN, metal, or the like. The second insulating layer 9 is formed from SiO 2 in a layer thickness of 20 nm.
Unter Verwendung einer photolithographisch erzeugten Maske (nicht dargestellt) werden nachfolgend die zweite isolierende Schicht 9, die zweite Elektrodenschicht 8 und die erste Elek trodenschicht 4 strukturiert. Dabei wird eine Gateelektrode 10 gebildet, die eine erste Teilelektrode 4' und eine zweite Teilelektrode 8' umfaßt. Die erste Teilelektrode 4' entsteht durch Strukturierung der ersten Elektrodenschicht 4, die zweite Teilelektrode 8' entsteht durch Strukturierung der zweiten Elektrodenschicht 8 (siehe Fig. 4).Using a photolithographically generated mask (not shown), the second insulating layer 9 , the second electrode layer 8 and the first electrode layer 4 are subsequently structured. In this case, a gate electrode 10 is formed, which comprises a first partial electrode 4 'and a second partial electrode 8 '. The first sub-electrode 4 'is created by structuring the first electrode layer 4 , the second sub-electrode 8 ' is created by structuring the second electrode layer 8 (see FIG. 4).
Durch konforme Abscheidung und anisotropes Ätzen einer SiO2- Schicht werden nachfolgend an den Flanken der Gateelektrode 10 sowie der Isolationsstruktur 7 SiO2-Spacer 11 gebildet. Die SiO2-Schicht wird durch CVD-Abscheidung in einer Schicht dicke von 100 nm gebildet.By conformal deposition and anisotropic etching of an SiO 2 layer, SiO 2 spacers 11 are subsequently formed on the flanks of the gate electrode 10 and the insulation structure 7 . The SiO 2 layer is formed by CVD deposition in a layer thickness of 100 nm.
Durch anisotropes Ätzen mit HBr, Chlor und Helium werden seitlich der Gateelektrode 10 jeweils zwischen Teilen der Isolationsstruktur 7 und der Gateelektrode 10 ein erster Gra ben 12 und ein zweiter Graben 13 gebildet. Dabei wirken die Isolationsstruktur 7, die zweite isolierende Schicht 9 sowie die SiO2-Spacer 11 als Maske. Die Tiefe des ersten Grabens 12 sowie des zweiten Grabens 13 beträgt 100 bis 200 nm gemessen von der Hauptfläche 1 des Halbleitersubstrats 2 bis zum Boden des ersten Grabens 12 bzw. zweiten Grabens 13. Der erste Gra ben 12 und der zweite Graben 13 werden somit selbstjustiert zur Gateelektrode 10 und der Isolationsstruktur 7 gebildet.Anisotropic etching with HBr, chlorine and helium forms a first trench 12 and a second trench 13 at each side of the gate electrode 10 between parts of the insulation structure 7 and the gate electrode 10 . The insulation structure 7 , the second insulating layer 9 and the SiO 2 spacers 11 act as a mask. The depth of the first trench 12 and of the second trench 13 is 100 to 200 nm measured from the main surface 1 of the semiconductor substrate 2 to the bottom of the first trench 12 and second trench 13 . The first Gra ben 12 and the second trench 13 are thus self-aligned to the gate electrode 10 and the insulation structure 7 is formed.
Anschließend wird eine SiO2-Schicht 14 in einer Schichtdicke von 20 nm konform abgeschieden. Darauf wird eine Si3N4- Schicht 15 in einer Schichtdicke von 600 nm aufgebracht. Die Si3N4-Schicht 15 füllt den ersten Graben 12 und den zweiten Graben 13 vollständig auf (siehe Fig. 5). Die Si3N4-Schicht 15 wird zum Beispiel durch chemisch-mechanisches Polieren planarisiert. Durch eine isotrope Naßätzung wird die Si3N4- Schicht 15 geätzt. Dabei verbleibt eine dielektrische Struk tur 16 am Boden des ersten Grabens 12 und des zweiten Grabens 13 (siehe Fig. 6). Die Höhe der dielektrischen Struktur 16 über dem Boden des ersten Grabens 12 und des zweiten Grabens 13 beträgt 50 bis 150 nm. Sie ist geringer als der Abstand zwischen der Hauptfläche 1 und dem Boden des ersten Grabens 12 bzw. des zweiten Grabens 13.An SiO 2 layer 14 is then deposited conformally in a layer thickness of 20 nm. An Si 3 N 4 layer 15 is applied thereon in a layer thickness of 600 nm. The Si 3 N 4 layer 15 completely fills the first trench 12 and the second trench 13 (see FIG. 5). The Si 3 N 4 layer 15 is planarized, for example, by chemical mechanical polishing. The Si 3 N 4 layer 15 is etched by an isotropic wet etching. A dielectric structure 16 remains on the bottom of the first trench 12 and the second trench 13 (see FIG. 6). The height of the dielectric structure 16 above the bottom of the first trench 12 and the second trench 13 is 50 to 150 nm. It is less than the distance between the main surface 1 and the bottom of the first trench 12 and the second trench 13 .
Durch naßchemisches Ätzen mit HF-Säure werden freiliegende Teile der SiO2-Schicht 14 entfernt. Dabei wird die Halblei teroberfläche des Halbleitersubstrats 2 oberhalb der dielek trischen Struktur 16 im ersten Graben 12 und im zweiten Gra ben 13 freigelegt (siehe Fig. 7).Exposed parts of the SiO 2 layer 14 are removed by wet chemical etching with HF acid. The semiconductor surface of the semiconductor substrate 2 is exposed above the dielectric structure 16 in the first trench 12 and in the second trench 13 (see FIG. 7).
Durch selektive Epitaxie wird oberhalb der dielektrischen Struktur 16 eine Halbleiterstruktur 17 aus monokristallinem Silizium aufgewachsen. Die Halbleiterstruktur 17 wächst so wohl oberhalb des ersten Grabens 12 als auch oberhalb des zweiten Grabens 13 auf. Die selektive Epitaxie erfolgt unter Verwendung eines H2, SiH2Cl2 und HCl enthaltenden Prozeßgases im Druckbereich von 1 bis 100 Torr und im Temperaturbereich von 700°C bis 950°C. Die Halbleiterstruktur 17 kann sowohl durch in situ dotierte Abscheidung als auch durch undotierte Abscheidung und nachfolgende Dotierung durch Implantation mit Bor bzw. Arsen erzeugt werden. Durch einen Temperschritt wer den in dem Halbleitersubstrat 2 der Halbleiterstruktur 17 be nachbarte dotierte Gebiete 18 durch Ausdiffusion aus der Halbleiterstruktur 17 gebildet. Die Halbleiterstruktur 17 und die ihr benachbarten dotierten Gebiete 18 bilden jeweils ge meinsam eines der Source-/Drain-Gebiete (siehe Fig. 8). Die Halbleiterstruktur 17 wird in einer solchen Höhe aufgewach sen, daß sie der Höhe der Isolationsstruktur 7 entspricht.By means of selective epitaxy, a semiconductor structure 17 made of monocrystalline silicon is grown above the dielectric structure 16 . The semiconductor structure 17 grows above the first trench 12 as well as above the second trench 13 . The selective epitaxy is carried out using a process gas containing H 2 , SiH 2 Cl 2 and HCl in the pressure range from 1 to 100 Torr and in the temperature range from 700 ° C to 950 ° C. The semiconductor structure 17 can be produced both by in situ doped deposition and by undoped deposition and subsequent doping by implantation with boron or arsenic. By a heat who the formed in the semiconductor substrate 2 of the semiconductor structure 17 be neighboring doped regions 18 by outdiffusion from the semiconductor structure 17th The semiconductor structure 17 and the adjacent doped regions 18 together form one of the source / drain regions (see FIG. 8). The semiconductor structure 17 is raised at such a height that it corresponds to the height of the insulation structure 7 .
Nach Entfernen der zweiten isolierenden Schicht 9 zum Bei spiel mit HF-Säure folgen die üblichen Prozeßschritte zur Fertigstellung der Schaltungsstruktur wie Abscheidung einer passivierenden Schicht, Kontaktlochöffnung, Metallisierung und ähnliches. Diese Schritte sind nicht im einzelnen darge stellt.After removing the second insulating layer 9 for example with HF acid, the usual process steps for completing the circuit structure, such as depositing a passivating layer, contact hole opening, metallization and the like, follow. These steps are not detailed.
Es sind eine Vielzahl von Varianten des erläuterten Ausfüh rungsbeispiels möglich. Insbesondere kann die Isolati onsstruktur 7 unter Verwendung einer Siliziumnitrid aufwei senden Maske durch lokale Oxidation der ersten Elektroden schicht gebildet werden. Durch Umwandlung von Silizium in SiO2 wird dabei die erste Elektrodenschicht ebenfalls struk turiert. Ferner kann die Verwendung der SiO2-Schicht 14 ent fallen, sofern die naßchemische Ätzung der Si3N4-Schicht 15 mit ausreichender Selektivität zu Silizium durchführbar ist.A large number of variants of the illustrated exemplary embodiment are possible. In particular, the insulation structure 7 can be formed using a silicon nitride mask by local oxidation of the first electrode layer. The first electrode layer is also structured by converting silicon into SiO 2 . Furthermore, the use of the SiO 2 layer 14 can be omitted if the wet chemical etching of the Si 3 N 4 layer 15 can be carried out with sufficient selectivity to silicon.
Claims (9)
- 1. bei der ein Halbleitersubstrat (2) zwei Source- /Draingebiete (17, 18) aufweist, zwischen denen an einer Hauptfläche (1) des Halbleitersubstrats (2) ein Gatedielek trikum (3) und eine Gateelektrode (4) angeordnet sind,
- 2. bei der die Source-/Draingebiete (17, 18) jeweils eine Halbleiterstruktur (17) aufweisen, die die Hauptfläche (1) überragt,
- 3. bei der in dem Halbleitersubstrat unterhalb der Source- /Draingebiete (17, 18) eine dielektrische Struktur (16) an geordnet ist, die unterhalb der Gateelektrode (10) unter brochen ist,
- 4. bei der die Gateelektrode (10) ein unteres Elektrodenteil (4') und ein oberes Elektrodenteil (8') aufweist.
- 1. in which a semiconductor substrate ( 2 ) has two source / drain regions ( 17 , 18 ), between which a gate dielectric ( 3 ) and a gate electrode ( 4 ) are arranged on a main surface ( 1 ) of the semiconductor substrate ( 2 ),
- 2. in which the source / drain regions ( 17 , 18 ) each have a semiconductor structure ( 17 ) which projects beyond the main surface ( 1 ),
- 3. in which in the semiconductor substrate below the source / drain regions ( 17 , 18 ) a dielectric structure ( 16 ) is arranged, which is interrupted below the gate electrode ( 10 ),
- 4. in which the gate electrode ( 10 ) has a lower electrode part ( 4 ') and an upper electrode part ( 8 ').
- 1. bei dem auf eine Hauptfläche (1) eines Halbleitersubstrates (2) eine dielektrische Schicht (3) und eine erste Elektro denschicht (4) aufgebracht werden,
- 2. bei dem eine Isolationsstruktur (7) gebildet wird, die die dielektrische Schicht (3) und die erste Elektrodenschicht (4) strukturiert,
- 3. bei dem durch Strukturieren der ersten Elektrodenschicht (4) eine Gateelektrode (10) gebildet wird,
- 4. bei dem auf einander gegenüberliegenden Seiten der Gate elektrode (10) ein erster Graben (12) und ein zweiter Gra ben (13) erzeugt werden, die jeweils bis in das Halbleiter substrat (2) hineinreichen,
- 5. bei dem eine dielektrische Struktur (15) gebildet wird, die den Boden des ersten Grabens (12) und des zweiten Grabens (13) bedeckt,
- 6. bei dem im ersten Graben (12) und im zweiten Graben (13) oberhalb der dielektrischen Struktur (3) jeweils eine Halb leiterstruktur (17) gebildet wird, die Teil eines Source- /Draingebietes (17, 18) ist.
- 1. in which a dielectric layer ( 3 ) and a first electrode layer ( 4 ) are applied to a main surface ( 1 ) of a semiconductor substrate ( 2 ),
- 2. an insulation structure ( 7 ) is formed, which structures the dielectric layer ( 3 ) and the first electrode layer ( 4 ),
- 3. a gate electrode ( 10 ) is formed by structuring the first electrode layer ( 4 ),
- 4. a first trench ( 12 ) and a second trench ( 13 ) are produced on the opposite sides of the gate electrode ( 10 ), each of which extends into the semiconductor substrate ( 2 ),
- 5. in which a dielectric structure ( 15 ) is formed, which covers the bottom of the first trench ( 12 ) and the second trench ( 13 ),
- 6. in which in the first trench ( 12 ) and in the second trench ( 13 ) above the dielectric structure ( 3 ) a semiconductor structure ( 17 ) is formed, which is part of a source / drain region ( 17 , 18 ).
- 1. bei dem nach der Bildung der Isolationsstruktur (7) eine zweite Elektrodenschicht (8) gebildet wird,
- 2. bei dem zur Bildung der Gateelektrode (10) die erste Elek trodenschicht (4) und die zweite Elektrodenschicht (8) strukturiert werden, so daß die Gateelektrode (10) ein un teres Elektrodenteil (4') und ein oberes Elektrodenteil (8') aufweist.
- 1. in which a second electrode layer ( 8 ) is formed after the formation of the insulation structure ( 7 ),
- 2. in which the first electrode layer ( 4 ) and the second electrode layer ( 8 ) are structured to form the gate electrode ( 10 ), so that the gate electrode ( 10 ) has a lower electrode part ( 4 ') and an upper electrode part ( 8 ' ) having.
- 1. bei dem an den Flanken der Gateelektrode (10) isolierende Spacer (11) gebildet werden,
- 2. bei dem die Gateelektrode (10) mit isolierendem Material bedeckt wird,
- 3. bei dem der erste Graben (12) und der zweite Graben (13) durch selektives Ätzen gebildet werden, bei dem das Halb leitermaterial selektiv zu den isolierenden Spacern (11), dem isolierendem Material und der Isolationsstruktur (7) angegriffen wird.
- 1. in which insulating spacers ( 11 ) are formed on the flanks of the gate electrode ( 10 ),
- 2. in which the gate electrode ( 10 ) is covered with insulating material,
- 3. in which the first trench ( 12 ) and the second trench ( 13 ) are formed by selective etching, in which the semiconductor material is selectively attacked to the insulating spacers ( 11 ), the insulating material and the insulation structure ( 7 ).
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE1998112643 DE19812643C1 (en) | 1998-03-23 | 1998-03-23 | MOS-transistor based circuit structure integrated into semiconductor substrate, preferably mono-crystalline silicon wafer |
| TW88103680A TW442974B (en) | 1998-03-23 | 1999-03-10 | Circuit-structure with a MOS-transistor and its production method |
| PCT/DE1999/000760 WO1999049519A1 (en) | 1998-03-23 | 1999-03-17 | Circuit structure with mos-transistor and method for realising the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE1998112643 DE19812643C1 (en) | 1998-03-23 | 1998-03-23 | MOS-transistor based circuit structure integrated into semiconductor substrate, preferably mono-crystalline silicon wafer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| DE19812643C1 true DE19812643C1 (en) | 1999-07-08 |
Family
ID=7861945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE1998112643 Expired - Fee Related DE19812643C1 (en) | 1998-03-23 | 1998-03-23 | MOS-transistor based circuit structure integrated into semiconductor substrate, preferably mono-crystalline silicon wafer |
Country Status (3)
| Country | Link |
|---|---|
| DE (1) | DE19812643C1 (en) |
| TW (1) | TW442974B (en) |
| WO (1) | WO1999049519A1 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001043198A2 (en) * | 1999-12-13 | 2001-06-14 | Infineon Technologies North America Corp. | Source/drain-on-insulator (s/doi) field effect transistor using silicon nitride and silicon oxide and method of fabrication |
| EP1246258A1 (en) * | 2000-01-07 | 2002-10-02 | Sharp Kabushiki Kaisha | Semiconductor device, method of manufacture thereof, and information processing device |
| WO2004034458A1 (en) * | 2002-10-07 | 2004-04-22 | Infineon Technologies Ag | Field effect transistor with local source/drain insulation and associated method of production |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19535629C1 (en) * | 1995-09-25 | 1996-09-12 | Siemens Ag | Integrated CMOS switch prodn. eliminating lateral dopant diffusion between gate electrodes |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54881A (en) * | 1977-06-03 | 1979-01-06 | Fujitsu Ltd | Semiconductor device |
| KR0135147B1 (en) * | 1994-07-21 | 1998-04-22 | 문정환 | Manufacturing method of transistor |
| US5481126A (en) * | 1994-09-27 | 1996-01-02 | Purdue Research Foundation | Semiconductor-on-insulator electronic devices having trench isolated monocrystalline active regions |
| DE19749378B4 (en) * | 1997-11-07 | 2006-10-26 | Infineon Technologies Ag | MOS transistor and method for its production |
-
1998
- 1998-03-23 DE DE1998112643 patent/DE19812643C1/en not_active Expired - Fee Related
-
1999
- 1999-03-10 TW TW88103680A patent/TW442974B/en not_active IP Right Cessation
- 1999-03-17 WO PCT/DE1999/000760 patent/WO1999049519A1/en active Application Filing
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19535629C1 (en) * | 1995-09-25 | 1996-09-12 | Siemens Ag | Integrated CMOS switch prodn. eliminating lateral dopant diffusion between gate electrodes |
Non-Patent Citations (2)
| Title |
|---|
| J.P. Colinge, Silicon on Insulator Techn., Kluwer, 1991, pp. 107-113: VLSI Symp. on Techn., pp. 72-173 * |
| Techn. hochintegr. Schaltungen, p. 346, Sp. Verlag, 2. Aufl., Widmann, Mader, Friedrich * |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001043198A2 (en) * | 1999-12-13 | 2001-06-14 | Infineon Technologies North America Corp. | Source/drain-on-insulator (s/doi) field effect transistor using silicon nitride and silicon oxide and method of fabrication |
| WO2001043198A3 (en) * | 1999-12-13 | 2002-01-31 | Infineon Technologies Corp | Source/drain-on-insulator (s/doi) field effect transistor using silicon nitride and silicon oxide and method of fabrication |
| EP1246258A1 (en) * | 2000-01-07 | 2002-10-02 | Sharp Kabushiki Kaisha | Semiconductor device, method of manufacture thereof, and information processing device |
| EP1246258A4 (en) * | 2000-01-07 | 2007-07-18 | Sharp Kk | Semiconductor device, method of manufacture thereof, and information processing device |
| WO2004034458A1 (en) * | 2002-10-07 | 2004-04-22 | Infineon Technologies Ag | Field effect transistor with local source/drain insulation and associated method of production |
| US7528453B2 (en) | 2002-10-07 | 2009-05-05 | Infineon Technologies Ag | Field effect transistor with local source/drain insulation and associated method of production |
| US7824993B2 (en) | 2002-10-07 | 2010-11-02 | Infineon Technologies Ag | Field-effect transistor with local source/drain insulation and associated method of production |
| EP2657961A1 (en) | 2002-10-07 | 2013-10-30 | Infineon Technologies AG | Method of production of a field effect transistor with local source/drain insulation |
| US9240462B2 (en) | 2002-10-07 | 2016-01-19 | Infineon Technologies Ag | Field-effect transistor with local source/drain insulation and associated method of production |
Also Published As
| Publication number | Publication date |
|---|---|
| WO1999049519A1 (en) | 1999-09-30 |
| TW442974B (en) | 2001-06-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE112005000704B4 (en) | Non-planar Bulk Transistor with strained channel with increased mobility and method of manufacture | |
| EP0600276B1 (en) | Process for production of a laterally limited monocrystal area by selective epitaxy and its application for production of a bipolar transistor as well as well as a MOS-transistor | |
| EP0744771B1 (en) | Method of making a DRAM storage cell with a vertical transistor | |
| DE102005046711B4 (en) | Method of fabricating a vertical thin-film MOS semiconductor device with deep vertical sections | |
| DE4300806C1 (en) | Vertical MOS transistor prodn. - with reduced trench spacing, without parasitic bipolar effects | |
| DE4420365C2 (en) | Semiconductor device isolation method and integrated circuits for a memory device | |
| WO2001001489A1 (en) | Dram cell arrangement and method for the production thereof | |
| EP1138085B1 (en) | Field effect-controlled transistor and method for producing the same | |
| DE19911148C1 (en) | DRAM cell array has single vertical transistor memory cells with buried bit lines and low space requirement | |
| DE10107012A1 (en) | Simultaneous formation of poly-poly capacitor, MOS transistor and bipolar transistor on substrate used in production of integrated circuits comprises using polycrystalline silicon to form electrodes | |
| DE102005018735A1 (en) | Fabrication of trench for dynamic random access memory cell, by epitaxially growing monocrystalline semiconductor layer and laterally overgrowing opening surface covered by sealing material, and etching partial trench in semiconductor layer | |
| EP1181723B1 (en) | Double gate mosfet transistor and method for the production thereof | |
| EP0864172B1 (en) | Process for producing an integrated circuit device with at least one mos transistor | |
| DE19845058A1 (en) | DRAM cell arrangement and method for its production | |
| EP0657930A2 (en) | Integrated circuit structure with at least a CMOS NAND gate and method of fabricating the same | |
| DE19812643C1 (en) | MOS-transistor based circuit structure integrated into semiconductor substrate, preferably mono-crystalline silicon wafer | |
| DE19749378B4 (en) | MOS transistor and method for its production | |
| DE10147120B4 (en) | Trench capacitor and method of making the same | |
| DE19706789C2 (en) | CMOS circuit with partially dielectrically isolated source-drain regions and method for their production | |
| EP0875931B1 (en) | Method for the production of a CMOS circuit arrangement | |
| WO2007048393A2 (en) | Semiconductor component with charge compensation structure and method for producing the same | |
| DD280851A1 (en) | METHOD OF MAKING TRENCH MEMORY CELLS | |
| DE19923262C1 (en) | Memory cell array, especially dynamic random access memory cell array, production comprises insulation removal from only one side wall of a recess by non-masked etching to allow adjacent cell transistor formation | |
| EP0981833B1 (en) | Integrated cmos circuit configuration, and production of same | |
| EP0838089B1 (en) | Integrated circuit arrangement with at least two components insulated from one another and a process for producing the said circuit arrangement |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| 8100 | Publication of the examined application without publication of unexamined application | ||
| D1 | Grant (no unexamined application published) patent law 81 | ||
| 8364 | No opposition during term of opposition | ||
| 8339 | Ceased/non-payment of the annual fee |