DE19811080A1 - Speicherzellenanordnung und Verfahren zu deren Herstellung - Google Patents

Speicherzellenanordnung und Verfahren zu deren Herstellung

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Abstract

In einer Speicherzellenanordnung mit MOS-Transistoren mit einer floatenden Gateelektrode (9¶1¶) und einer Steuergateelektrode (17) ist die floatende Gateelektrode (9¶1¶) jeweils in einem Graben (7¶1¶) angeordnet. Der Graben (7¶1¶) grenzt an ein erstes Source-/Drain-Gebiet (18¶1¶) an. Die Steuergateelektrode (17) überragt die floatende Gateelektrode auf der dem ersten Source-/Drain-Gebiet abgewandten Seite seitlich. Vorzugsweise weist die floatende Gateelektrode Spitzen auf, über die beim Löschen der Speicherzelle ein Tunnelstrom in die Steuergateelektrode (17) erfolgt.

Description

Die Erfindung betrifft eine Speicherzellenanordnung, die elektrisch programmierbar und löschbar ist sowie ein Verfah­ ren zu deren Herstellung.
Zur nichtflüchtigen Speicherung von Daten werden vielfach so­ genannte EEPROM-Anordnungen verwendet, die elektrisch schreib- und löschbar sind. Als Speicherzellen werden dabei MOS-Transistoren verwendet, die eine floatende Gateelektrode und eine Steuergateelektrode aufweisen. Die floatende Ga­ teelektrode ist vollständig von dielektrischem Material umge­ ben. Die Steuergateelektrode ist oberhalb der floatenden Ga­ teelektrode angeordnet. Abhängig von der gespeicherten Infor­ mation wird auf die floatende Gateelektrode eine Ladungsmenge aufgebracht, die die Einsatzspannung des MOS-Transistors be­ einflußt. Die Ladung wird auf die floatende Gateelektrode durch Fowler Nordheim Tunneln oder durch Injektion heißer Elektronen aufgebracht. Beim Programmieren durch Injektion heißer Elektronen gelangen die Elektronen vom Kanalgebiet in die Floating Gate Elektrode. Dazu sind Ströme von ca. 1 mA erforderlich.
In US-PS 5 242 848 ist eine EEPROM-Anordnung vorgeschlagen worden, in der zum Schreiben und Löschen geringere Ströme er­ forderlich sind. Als Speicherzelle wird ein MOS-Transistor mit floatender Gateelektrode und Steuergateelektrode verwen­ det, wobei die floatende Gateelektrode teilweise oberhalb des einen Source-/Drain-Gebietes angeordnet ist. Die Steuerga­ teelektrode überragt die floatende Gateelektrode seitlich, so daß ein Teil der Steuergateelektrode oberhalb der floatenden Gateelektrode angeordnet ist und ein anderer Teil seitlich davon oberhalb des Kanalgebietes des MOS-Transistors. Die Steuergateelektrode hat somit eine stufenförmige Form. An der Kante der floatenden Gateelektrode, die unterhalb der Steuer­ gateelektrode angeordnet ist, weist die floatende Gateelek­ trode eine Spitze auf. Zum Einschreiben von Information wird diese Speicherzelle so beschaltet, daß in der Nähe des Sour­ ce-/Drain-Gebietes, das von der floatenden Gateelektrode überragt wird, heiße Elektronen aus dem Kanalgebiet in die floatende Gateelektrode injiziert werden. Dabei ist nur ein geringer Stromfluß erforderlich, die Größe des Stroms kann durch eine Spannung am Kontrolgate eingestellt werden. Das Löschen erfolgt durch Tunneln zwischen der Spitze der floa­ tenden Gateelektrode und der Steuergateelektrode. Da in die­ ser Speicherzelle erforderlich ist, daß auf der Oberfläche des Halbleitersubstrats zwischen den beiden Source-/Drain- Gebieten ein Teil der Steuerelektrode und ein Teil der floa­ teriden Gateelektrode angeordnet sind und darüber hinaus daß die floatende Gateelektrode eines der Source-/Drain-Gebiete überragt, ist der Platzbedarf dieser Speicherzelle recht hoch.
Der Erfindung liegt die Aufgabe zugrunde, eine Speicherzel­ lenanordnung anzugeben, die elektrisch programmierbar und löschbar ist, wobei relativ geringe Ströme auftreten, und die darüber hinaus mit erhöhter Packungsdichte herstellbar ist. Ferner soll ein Herstellungsverfahren für eine derartige Speicherzellenanordnung angegeben werden.
Diese Aufgabe wird gelöst durch eine Speicherzellenanordnung gemäß Anspruch 1 sowie ein Verfahren zu deren Herstellung ge­ mäß Anspruch 5. Weitere Ausgestaltungen der Erfindung sind den Unteransprüchen zu entnehmen.
Die Speicherzellenanordnung umfaßt in einem Halbleiter­ substrat angeordnete Speicherzellen, die jeweils einen MOS- Transistor mit einer floatenden Gateelektrode und einer Steu­ ergateelektrode aufweisen. In einer Hauptfläche des Halblei­ tersubstrats ist dabei ein Graben vorgesehen, in dem die floatende Gateelektrode angeordnet ist. Der Graben grenzt an ein erstes Source-/Drain-Gebiet des MOS-Transistors an. Die Steuergateelektrode ist jeweils mindestens teilweise oberhalb der Hauptfläche des Halbleitersubstrats angeordnet. Die Steu­ ergateelektrode überragt die floatende Gateelektrode auf der dem ersten Source-/Drain-Gebiet abgewandten Seite seitlich. Da in dieser Speicherzellenanordnung die floatende Gateelek­ trode in dem Graben angeordnet ist, an den das erste Source- /Drain-Gebiet des MOS-Transistors angrenzt, ist die Speicher­ zellenanordnung im Vergleich zu der aus US-PS 5 242 848 be­ kannten mit erhöhter Packungsdichte herstellbar. Der Bereich, in dem die floatende Gateelektrode das erste Source-/Drain- Gebiet überragt, der in US-PS 5 242 848 eine zusätzliche Flä­ che in der Hauptfläche des Substrats benötigt, ist in der er­ findungsgemäßen Speicherzellenanordnung an die Seitenwand des Grabens verlegt, so daß er hier keine zusätzliche Fläche be­ ansprucht. Gleichzeitig ist die erfindungsgemäße Speicherzel­ lenanordnung wie die aus US-PS 5 242 848 bekannte Speicher­ zellenanordnung mit verringertem Strom schreib- und löschbar.
Die Speicherzellenanordnung wird vorzugsweise in einem Halb­ leitersubstrat realisiert, das mindestens im Bereich der Hauptfläche monokristallines Silizium enthält. Es kann sich dabei sowohl um eine monokristalline Siliziumscheibe als auch um eine monokristalline Siliziumschicht eines SOI-Substrates oder ein SIC-Substrat handeln.
Vorzugsweise weist der MOS-Transistor ein Kanalgebiet auf, das zumindest teilweise zwischen dem Graben und einem zweiten Source-/Drain-Gebiet des MOS-Transistors an die Hauptfläche angrenzt. Die Steuergateelektrode ist dabei oberhalb dieses Teiles des Kanalgebietes angeordnet.
Vorzugsweise ist das zweite Source-/Drain-Gebiet in einem weiteren Graben, der mit Halbleitermaterial versehen ist, an­ geordnet. Diese Ausgestaltung der Erfindung hat den Vorteil, daß sie mit einer von der Justiertoleranz der verwendeten Technologie unabhängigen Kanallänge herstellbar ist. Dazu werden der erstgenannte Graben und der weitere Graben vor­ zugsweise unter Verwendung ein und derselben Maske herge­ stellt. Der Abstand der beiden Gräben ist somit durch das Mu­ ster der Maske festgelegt. Die Querschnittsfläche des erstge­ nannten Grabens ist ebenfalls durch das Maskenmuster vorgege­ ben. Die Tiefe des erstgenannten Grabens ist durch die Ätz­ zeit bestimmt. In dem MOS-Transistor bildet sich bei entspre­ chender Ansteuerung ein leitender Kanal entlang der Bodenflä­ che und einer Seitenwand des erstgenannten Grabens sowie ent­ lang der Hauptfläche zwischen dem erstgenannten Graben und dem weiteren Graben aus. Somit ist die Speicherzellenanord­ nung auch bei Verwendung einer Technologie mit einer minima­ len Strukturgröße von 0,25 µm und weniger mit kontrollierba­ rer, von der Justiergenauigkeit unabhängigen Kanallänge her­ stellbar.
Vorzugsweise wird der weitere Graben bei der Herstellung der Speicherzellenanordnung durch epitaktisches Aufwachsen mit Halbleitermaterial aufgefüllt. Durch das epitaktische Auf­ wachsen wird sichergestellt, daß das zweite Source-/Drain- Gebiet im monokristallinen Halbleitermaterial angeordnet ist.
Vorzugsweise weist die floatende Gateelektrode eine Spitze auf, die in dem Bereich angeordnet ist, in dem sich die floa­ tende Gateelektrode und die Steuergateelektrode überlappen. Die Spitze ist auf der der Steuergateelektrode zugewandten Seite der floatenden Gateelektrode angeordnet. Diese Spitze bewirkt, daß beim Löschen der Information bedingt durch das an der Spitze auftretende erhöhte elektrische Feld der Strom von der floatenden Gateelektrode zur Steuergateelektrode hauptsächlich über die Spitze fließt. Die Spitze wird vor­ zugsweise durch eine lokale Oxidation gebildet.
Im folgenden wird ein Ausführungsbeispiel der Erfindung an­ hand der Figuren näher erläutert.
Fig. 1 zeigt einen Schnitt durch ein Halbleitersubstrat nach Bildung einer Isolationsstruktur und einer dotierten Wanne.
Fig. 2 zeigt den Schnitt durch das Halbleitersubstrat nach Bildung eines ersten Grabens und eines zweiten Gra­ bens.
Fig. 3 zeigt den Schnitt durch das Halbleitersubstrat nach Bildung eines ersten Gateoxids und einer floatenden Gateelektrode im ersten Graben.
Fig. 4 zeigt den Schnitt durch das Halbleitersubstrat nach Öffnung des zweiten Grabens.
Fig. 5 zeigt den Schnitt durch das Halbleitersubstrat nach Bildung einer monokristallinen Siliziumfüllung in dem zweiten Graben und Abscheidung und Strukturierung ei­ ner zweiten Siliziumnitridschicht.
Fig. 6 zeigt den Schnitt durch das Halbleitersubstrat nach Bildung von Spitzen an der Oberfläche der floatenden Gateelektrode durch lokale Oxidation.
Fig. 7 zeigt den Schnitt durch das Halbleitersubstrat nach Bildung eines zweiten Gateoxids und einer Steuerga­ teelektrode.
Fig. 8 zeigt den Schnitt durch das Halbleitersubstrat nach Bildung von Source-/Drain-Gebieten.
In einer Hauptfläche 1 eines Halbleitersubstrats 2 aus p­ dotiertem, monokristallinem Silizium mit einer Grunddotierung von 1015 cm-3 werden Isolationsstrukturen 3 erzeugt (siehe Fig. 1). Die Isolationsstrukturen 3 werden im Sinne einer Shallow Trench Isolation (STI) durch Ätzen eines Grabens und Auffüllen des Grabens mit isolierendem Material gebildet. Die Isolationsstrukturen 3 weisen eine Tiefe von 0.4 µm auf. Sie umgeben ein aktives Gebiet ringförmig.
Auf die Hauptfläche 1 wird eine erste SiO2-Schicht 4 in einer Schichtdicke von 10 nm aufgebracht. Die erste SiO2-Schicht 4 wird durch thermische Oxidation oder durch CVD-Abscheidung gebildet.
Durch Implantation mit Bor bei einer Energie von 45 keV und einer Dosis von 1013 cm-2 wird innerhalb der Isolationsstruk­ turen 3 eine dotierte Wanne 4 mit einer Dotierstoffkonzentra­ tion von 1017 cm-3 gebildet. Durch diese Implantation wird die Einsatzspannung eines später herzustellenden MOS- Transistors eingestellt.
Nach Entfernen einer bei der Implantation verwendeten Photo­ lackmaske wird eine erste Siliziumnitridschicht 6 in einer Schichtdicke von 100 nm in einem CVD-Verfahren abgeschieden. Unter Verwendung einer photolithographisch erzeugten Maske (nicht dargestellt) werden ein erster Graben 7 1 und ein zwei­ ter Graben 7 2 durch Strukturieren der ersten Siliziumnitrid­ schicht 6, der ersten SiO2-Schicht 4 und des Halbleiter­ substrats 2 gebildet (siehe Fig. 2). Das Strukturieren der ersten Siliziumnitridschicht 6 erfolgt durch anisotropes Ät­ zen mit CHF3, O2, das Strukturieren der ersten SiO2-Schicht 4 erfolgt durch anisotropes Ätzen mit CHF3, O2 und das Struktu­ rieren des Halbleitersubstrats 2 erfolgt durch anisotropes Ätzen mit HBr, He, O2, NF3. Der erste Graben 7 1 und der zwei­ te Graben 7 2 weisen eine Tiefe von 0,25 µm auf. Der Quer­ schnitt des ersten Grabens 7 1 parallel zur Hauptfläche 1 weist Abmessungen von 0,25 µm auf. Der Querschnitt des zwei­ ten Grabens 7 2 parallel zur Hauptfläche 1 weist Abmessungen von 0,25 µm auf. Die Tiefe des ersten Grabens 7 1 und des zweiten Grabens 7 2 ist jeweils geringer als die Tiefe der do­ tierten Wanne 5, so daß sowohl der Boden als auch die Seiten­ wände des ersten Grabens 7 1 und des zweiten Grabens 7 2 voll­ ständig in der dotierten Wanne 5 angeordnet sind. Der Abstand zwischen dem ersten Graben 7 1 und dem zweiten Graben 7 2 be­ trägt 0,25 µm. Der zweite Graben 7 2 grenzt an die Isolati­ onsstrukturen 2 an.
Nach Entfernen der bei der Grabenätzung verwendeten Maske wird eine thermische Oxidation durchgeführt, bei der an den Seitenwänden und dem Boden des ersten Grabens 7 1 und des zweiten Grabens 7 2 ein Gateoxid 8 gebildet wird. Das Gateoxid 8 wird in einer Dicke von 10 nm gebildet. Durch Erzeugung ei­ ner n-dotierten Polysiliziumschicht mit einer Dotierstoffkon­ zentration von 1020 cm-3 werden und anschließendes Rückätzen der dotierten Polysiliziumschicht mit HBr, He, Cl2, C2F6 wird im ersten Graben 7 1 eine floatende Gateelektrode 9 1 und im zweiten Graben 7 2 eine Polysiliziumfüllung 9 2 gebildet (siehe Fig. 3). Die dotierte Polysiliziumschicht wird durch in situ dotierte Abscheidung oder durch undotierte Abscheidung und anschließende Implantation gebildet. Sie wird in einer sol­ chen Dicke abgeschieden, daß sie den ersten Graben 7 1 und den zweiten Graben 7 2 vollständig auffüllt. Durch eine thermische Oxidation wird nachfolgend an der Oberfläche der floatenden Gateelektrode 9 1 und der Polysiliziumschicht 9 2 eine zweite SiO2-Schicht 10 gebildet.
Unter Verwendung einer Maske 11, die mindestens den Bereich des ersten Grabens 7 1 abdeckt, wird durch Abätzen der zweiten SiO2-Schicht 10, der Polysiliziumfüllung 9 2 und des ersten Gateoxids 8 die Seitenwand und der Boden des zweiten Grabens 7 2 freigelegt (siehe Fig. 4). Die Ätzungen erfolgen selektiv zu Siliziumnitrid, so daß die freiliegende erste Siliziumni­ tridschicht 6 dabei nicht angegriffen wird. Zur Ätzung von SiO2 wird C2F6, C3F8, zur Ätzung von Polysilizium wird HBr, Cl2, C2F6 verwendet.
Nach Entfernen der Maske 11 wird durch eine epitaktische Ab­ scheidung von Silizium unter Verwendung von Silan als Prozeß­ gas im Druckbereich von 700 Torr und im Temperaturbereich von 800°C der zweite Graben 7 2 mit einer monokristallinen Silizi­ umfüllung 12 versehen (siehe Fig. 5). Zur Fertigstellung der monokristallinen Siliziumfüllung 12 wird nach dem epitakti­ schen Aufwachsen zunächst durch chemisch-mechanisches Polie­ ren die Oberfläche der ersten Siliziumnitridschicht 6 freige­ legt und anschließend durch Rückätzen die monokristalline Si­ liziumfüllung 12 auf die Höhe der ersten SiO2-Schicht 4 ein­ gestellt (siehe Fig. 5).
Es wird eine zweite Siliziumnitridschicht 13 in einer Schichtdicke von 50 nm durch CVD abgeschieden. Unter Verwen­ dung einer Maske 14, die mindestens den Bereich des zweiten Grabens 7 2 überdeckt, wird durch anisotropes Ätzen mit CHF3, O2 die zweite Siliziumnitridschicht 13 strukturiert. Dabei entstehen im Bereich des ersten Grabens 7 1 an den Flanken der ersten Siliziumnitridschicht 6 Siliziumnitridspacer 13 1. Durch eine nachfolgende Ätzung mit C2F6, C3F8 wird die zweite SiO2-Schicht 10 im Bereich des ersten Grabens strukturiert. Dabei wird im Bereich des ersten Grabens 7 1 innerhalb der Si­ liziumnitridspacer 13 1 die Oberfläche der floatenden Ga­ teelektrode 9 1 freigelegt (siehe Fig. 5).
Nach Entfernen der Maske 14 wird eine thermische Oxidation bei 800°C in H2O Atmosphäre durchgeführt. An der freiliegen­ den Siliziumoberfläche der floatenden Gateelektrode 9 1 bildet sich dabei eine SiO2-Struktur 15. Außerhalb der floatenden Gateelektrode 9 1 ist die Oberfläche des bis dahin prozessier­ ten Halbleitersubstrates 2 mit der ersten Siliziumnitrid­ schicht 6, der zweiten Siliziumnitridschicht 13 bzw. den Si­ liziumnitridspacern 13 1 abgedeckt. Die SiO2-Struktur 15 ent­ steht daher durch lokale Oxidation. Da die Oxidation auch un­ ter die Siliziumnitridspacer 13 1 fortschreitet, bilden sich an den Seiten der SiO2-Struktur 15 Spitzen. Dieser bei der lokalen Oxidation bekannte Effekt wird vielfach als Vogel­ schnabeleffekt bezeichnet. Er hat zur Folge, daß sich an den den Seitenwänden des ersten Grabens 7 1 zugewandten Kanten der floatenden Gateelektrode 9 1 im Bereich der Hauptfläche 1 Spitzen 9 3 bilden (siehe Fig. 6).
Durch Ätzen mit CF4 wird die Oberfläche der SiO2-Struktur 15 planarisiert. Nachfolgend werden die erste Siliziumnitrid­ schicht 6, die zweite Siliziumnitridschicht 13 und die Sili­ ziumnitridspacer 13 1 durch Ätzen mit CHF3, O2 entfernt. An­ schließend werden die erste SiO2-Schicht 4 und die zweite SiO2-Schicht 10 durch Ätzen mit HF entfernt (siehe Fig. 7).
Durch thermische Oxidation wird ein zweites Gateoxid 16 in einer Schichtdicke von 25 nm gebildet. Durch Erzeugen einer n-dotierten Polysiliziumschicht mit einer Dotierstoffkonzen­ tration von 1020 cm-3 in einer Schichtdicke von 100 nm und Strukturieren der n-dotierten Polysiliziumschicht wird eine Steuergateelektrode 17 gebildet (siehe Fig. 7). Das Gateoxid 16 und die Steuergateelektrode 17 überdecken den Bereich der Hauptfläche 1, der zwischen dem ersten Graben 7 1 und dem zweiten Graben 7 2 angeordnet ist. Ferner überdeckt die Steu­ ergateelektrode 17 einen Teil des ersten Grabens 7 1 und damit der floatenden Gateelektrode 9 1. Insbesondere eine der Spit­ zen 9 3 wird von der Steuergateelektrode 17 überdeckt. Die n- dotierte Polysiliziumschicht wird durch in situ dotierte Ab­ scheidung in einem CVD-Verfahren oder durch undotierte CVD- Abscheidung und nachfolgende Implantation erzeugt.
Durch eine Implantation mit As mit einer Dosis von 5 × 1015 cmC-2 und einer Energie von 80 keV und anschließende Temper­ schritte zur Aktivierung der Dotierstoffe werden ein erstes Source-/Drain-Gebiet 18 1 und ein zweites Source-/Drain-Gebiet 18 2 mit einer Dotierstoffkonzentration von 1020 cm-3 gebil­ det. Das erste Source-/Drain-Gebiet 18 1 grenzt an eine Sei­ tenwand des ersten Grabens 7 1 an. Es grenzt auf der dem zwei­ ten Graben 7 2 abgewandten Seite an den ersten Graben 7 1 an. Das zweite Source-/Drain-Gebiet 18 2 wird in der monokri­ stallinen Siliziumfüllung 12 im zweiten Graben 7 2 gebildet. Die Tiefe des ersten Source-/Drain-Gebietes 18 1 und des zwei­ ten Source-/Drain-Gebietes 18 2 beträgt 0,25 µm. Sie ist maxi­ mal gleich der Tiefe des ersten Grabens 7 1 und des zweiten Grabens 7 2.
Nachfolgend wird die Speicherzellenanordnung mit den üblichen Backendprozeßschritten wie Bildung einer Passivierungs­ schicht, Öffnung von Kontaktlöchern, Bilden von Metallisie­ rungen, Erzeugen von Bit- und Wortleitungen etc. fertigge­ stellt.
Zum Einschreiben von Information in diese Speicherzelle wird die Steuergateelektrode mit 1,5 Volt, das erste Source- /Drain-Gebiet 18 1 mit 10 Volt und das zweite Source-/Drain- Gebiet 18 2 mit 0 Volt, falls die Information einer logischen "0" entspricht, bzw. mit 5 Volt, falls die Information einer logischen "1" entspricht, beaufschlagt. Bei diesen Spannungs­ bedingungen werden unterhalb der Steuergateelektrode 17 auf der Seite des ersten Source-/Drain-Gebietes 18 1 im Kanalge­ biet des MOS-Transistors heiße Ladungsträger erzeugt und auf­ grund der herrschenden Potentialdifferenz in die floatende Gateelektrode 9 1 injiziert. Das Gebiet, in dem die heißen La­ dungsträger erzeugt werden, ist in Fig. 8 mit 118 1 bezeich­ net. Im Vergleich zur normalen Programmierung mit heißen La­ dungsträgern, bei der der MOS-Transistor in Sättigung betrie­ ben wird, ist hier nur ein deutlich geringerer Stromfluß von etwa 1 µA zur Programmierung erforderlich.
Zum Löschen der Speicherzelle wird das erste Source-/Drain- Gebiet 18 1, das als Source wirkt, auf 0 Volt, das zweite Source-/Drain-Gebiet 18 2 auf 0 Volt und die Steuergateelek­ trode 17 auf 15 Volt gelegt. Dadurch wird an der floatenden Gateelektrode 9 1 ein geringes Potential von etwa 0 Volt indu­ ziert. Aufgrund der Potentialverhältnisse erfolgt ein Tunneln zwischen der Spitze 9 3 des floatenden Gates 9 1, die unterhalb der Steuergateelektrode 17 angeordnet ist, und der Steuerga­ teelektrode 17. An der Spitze 9 3 tritt aufgrund des Spit­ zeneffekts ein sehr hohes elektrisches Feld auf, so daß der Stromfluß nur über die Spitze 9 3 stattfindet.
Es sind viele Variationen dieses Ausführungsbeispiels denk­ bar. Insbesondere können das erste Gateoxid 8 und/oder das zweite Gateoxid 16 aus einem anderen dielektrischen Material, insbesondere aus einem siliziumnitridhaltigen Dielektrikum gebildet werden. Ferner kann der zweite Graben 7 2 einen Ab­ stand zu der benachbarten Isolationsstruktur 3 aufweisen. Dieses hat zwar einerseits einen erhöhten Flächenbedarf der Speicherzelle zur Folge, andererseits umfassen in diesem Fall die Seitenwände und der Boden des zweiten Grabens monokri­ stallines Silizium. Dadurch wird die Kristallqualität der epitaktisch abgeschiedenen monokristallinen Siliziumfüllung 12 verbessert.

Claims (8)

1. Speicherzellenanordnung,
  • 1. bei der in einem Halbleitersubstrat (2) als Speicherzellen MOS-Transistoren mit einer floatenden Gateelektrode (9 1) und einer Steuergateelektrode (17) vorgesehen sind,
  • 2. bei der die floatende Gateelektrode (9 1) jeweils in einem Graben (7 1) in einer Hauptfläche (1) des Halbleiter­ substrats (2) angeordnet ist,
  • 3. bei der der Graben (7 1) an ein erstes Source-/Draingebiet (18 1) des MOS-Transistors angrenzt,
  • 4. bei der die Steuergateelektrode (17) die floatende Ga­ teelektrode (9 1) auf der dem ersten Source-/Draingebiet (18 1) abgewandten Seite seitlich überragt.
2. Speicherzellenanordnung nach Anspruch 1,
  • 1. bei der mindestens ein Teil eines Kanalgebietes des MOS- Transistor zwischen dem Graben (7 1) und einem zweiten Sour­ ce-/Draingebiet (18 2) des MOS-Transistor an die Hauptfläche (1) angrenzt,
  • 2. bei der die Steuergateelektrode oberhalb des Teiles des Ka­ nalgebietes angeordnet ist, das an die Hauptfläche an­ grenzt.
3. Speicherzellenanordnung nach Anspruch 2, bei der das zweite Source-/Draingebiet (18 2) in einem weite­ ren Graben (7 2), der mit Halbleitermaterial (12) versehen ist, angeordnet ist.
4. Speicherzellenanordnung nach einem der Ansprüche 1 bis 3, bei der die floatende Gateelektrode (9 1) in dem Bereich, in dem sich die floatende Gateelektrode (9 1) und Steuergateelek­ trode (17) überlappen, eine Spitze (9 3) aufweist.
5. Verfahren zur Herstellung einer Speicherzellenanordnung,
  • 1. bei dem in einem Halbleitersubstrat (2) als Speicherzellen MOS-Transistoren mit jeweils einer floatenden Gateelektrode (9 1) und einer Steuergateelektrode (17) gebildet werden,
  • 2. bei dem in einer Hauptfläche (1) des Halbleitersubstrats (2) ein Graben (7 1) erzeugt wird, in dem die floatende Ga­ teelektrode (9 1) gebildet wird,
  • 3. bei dem ein erstes Source-/Draingebiet (18 1) des MOS-Tran­ sistors so gebildet wird, daß es an den Graben (7 1) an­ grenzt,
  • 4. bei dem die Steuergateelektrode (17) so gebildet wird, daß sie die floatende Gateelektrode (9 1) auf der dem ersten Source-/Draingebiet (18 1) abgewandten Seite seitlich über­ ragt.
6. Verfahren nach Anspruch 5,
  • 1. bei dem in der Hauptfläche (1) ein weiterer Graben (7 2) ge­ bildet wird, der auf der dem ersten Source-/Draingebiet (18 1) abgewandten Seite des erstgenannten Grabens (7 1) an­ geordnet ist,
  • 2. bei dem der weitere Graben (7 2) epitaktisch mit Halbleiter­ material aufgefüllt wird,
  • 3. bei dem ein zweites Source-/Draingebiet (18 2) des MOS-Tran­ sistors in dem aufgefüllten weiteren Graben (7 2) gebildet wird,
  • 4. bei dem die Steuergateelektrode (17) den Bereich zwischen dem erstgenannten Graben (7 1) und dem weiteren Graben (7 2) überlappt.
7. Verfahren nach einem der Ansprüche 5 oder 6, bei dem die floatende Gateelektrode (9 1) in dem Bereich, in dem sich die floatende Gateelektrode (9 2) und Steuergateelek­ trode (17) überlappen, mit einer Spitze (9 3) versehen wird.
8. Verfahren nach Anspruch 7, bei dem die Spitze (9 3) durch eine lokale Oxidation gebildet wird.
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