DE19742120B4 - Method for producing a wiring for a semiconductor device - Google Patents

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Abstract

Verfahren zum Herstellen einer Verdrahtung für Halbleiterbauelemente, gekennzeichnet durch die nacheinander erfolgenden Schritte:
– Festlegen eines aktiven Bereichs und eines Feldbereichs auf einem Substrat (40) und Ausbilden eines Feldisolierfilms (41) in dem Feldbereich,
– Ausbilden einer Gateelektrode (43) auf dem Substrat (40) in dem aktiven Bereich,
– Ausbilden erster und zweiter Verunreinigungsbereiche (44, 47) in dem Substrat (40) in dem aktiven Bereich auf beiden Seiten der Gateelektrode (43),
– Ausbilden isolierenden Seitenwände (46) an den Seiten der Gateelektrode (43),
– Abscheiden eines hochschmelzenden Metalls (48) und einer Polysiliziumschicht (49) nacheinander auf der gesamten Oberfläche des Substrats (40),
– Ausbilden eines strukturierten Photoresistfilms auf der Polysiliziumschicht (49) durch Beschichten, Belichten und Entwickeln;
– Entfernen des Polysiliziums an den nicht von Photoresist bedeckten Stellen durch Ätzen;
– Ausbildung einer ersten Verdrahtungsschicht (50) nur auf dem zweiten Verunreinigungsbereich (47) und auf dem an den zweiten...Method for producing a wiring for semiconductor components, characterized by the successive steps:
Setting an active region and a field region on a substrate (40) and forming a field insulating film (41) in the field region,
Forming a gate electrode (43) on the substrate (40) in the active region,
Forming first and second impurity regions (44, 47) in the substrate (40) in the active region on both sides of the gate electrode (43),
Forming insulating side walls (46) on the sides of the gate electrode (43),
Depositing a refractory metal (48) and a polysilicon layer (49) sequentially over the entire surface of the substrate (40),
Forming a patterned photoresist film on the polysilicon layer (49) by coating, exposing and developing;
Removing the polysilicon at the non-photoresist covered areas by etching;
- Forming a first wiring layer (50) only on the second impurity region (47) and on the second to the second ...

Figure 00000001
Figure 00000001

Description

Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung einer Halbleitervorrichtung und insbesondere ein Verfahren zur Herstellung einer Verdrahtung für eine Halbleitervorrichtung die eine für hohe Packungsdichte geeignete Kontaktverdrahtung aufweist.The The present invention relates to a process for the preparation of a Semiconductor device, and more particularly to a method of manufacturing a wiring for a semiconductor device suitable for high packing density Contact wiring has.

Das Herstellen von Verdrahtungen für Halbleitervorrichtungen ist eng verknüpft mit den Verfahren zur Herstellung der Halbleiterelemente selbst, die als Vielzahl von Elementen mit entsprechender Verdrahtung die Halbleitervorrichtungen bilden.The Making wiring for Semiconductor devices are closely linked to the methods of manufacture of the semiconductor elements themselves, having as a plurality of elements with corresponding wiring forming the semiconductor devices.

Aus der JP 63 299 377 A ist beispielsweise ein Verfahren zur Herstellung eines Halbleiterelements bekannt, bei dem zum Erreichen einer gleichmäßig tiefen Silizidschicht die Oberfläche und die Seitenwände einer Gateelektrode vollständig mit einem Isolierfilm bedeckt werden, ein hochschmelzendes Metall auf dem gesamten Substrat abgeschieden wird und dann eine amorphe Siliziumschicht gebildet wird.From the JP 63 299 377 A For example, there is known a method of manufacturing a semiconductor element in which, to achieve a uniformly deep silicide layer, the surface and side walls of a gate electrode are completely covered with an insulating film, a refractory metal is deposited on the entire substrate, and then an amorphous silicon layer is formed.

Aus dem Artikel "A Low Parasitic Capacitance Scheme by Thermally Stable Titanium Silicide Technology for High Speed Complementary-Metal-Oxide-Semiconductor" veröffentlicht in Jpn. J. Appl. Phys. Vol. 33, Teil 1, No 1B, Januar 1994, Seiten 480 bis 485 ist ein Verfahren zur Herstellung einer erhabenen S/D MOSFET Struktur mit lokalen Titansilizid- Verbindungen bekannt.Out the article "A Low Parasitic Capacitance Scheme by Thermally Stable Titanium Silicide Technology for High Speed Complementary Metal Oxide Semiconductor " in Jpn. J. Appl. Phys. Vol. 33, Part 1, No 1B, January 1994, pages 480 to 485 is a method of making a raised S / D MOSFET Structure with local titanium silicide compounds known.

Schritte zur Herstellung einer Verdrahtung eines Halbleiterbauteils sind auch in der älteren Anmeldung DE 197 24 472 A1 beschrieben, dort ist aber noch eine getrennte Maskenschicht notwendig, während der Wunsch besteht, ein selbstausrichtendes Verfahren zur Verfügung zu stellen.Steps for producing a wiring of a semiconductor device are also in the earlier application DE 197 24 472 A1 but there is still a need for a separate mask layer while there is a desire to provide a self-aligning method.

Mit zunehmender hoher Packungsdichte, also mit dem Voranschreiten des hochdichten Packens von Einrichtungen, wurden viele Arten von DRAM-Zellenarrays und -strukturen vorgeschlagen, die für die hohe Packungsdichte vorteilhaft sind. Zum Beispiel wurde die CUB (Capacitor Under Bit Line; Kondensator unter der Bitleitung)-Struktur bis zur 16 M DRAM-Klasse angewendet, und die COB (Capacitor Over Bit Line; Kondensator über der Bitleitung)-Struktur wurde angewendet auf einen DRAM beginnend mit der 64 M Klasse und darüber. Da mit voranschreitende Packungsdichte die Größe des Chips bei verringerter Kontaktlochgröße und noch höheren Stufen reduziert wird, was zu einem größeren Aspektverhältnis (aspect ratio; Verhältnis von Höhe zu Breite ein Struktur) führt, wird ein neues Verfahren zum Ausbilden einer Verdrahtung erforderlich, das diese Probleme lösen kann.With Increasing high packing density, so with the progression of the high-density packaging of facilities, have been many types of DRAM cell arrays and structures proposed which are advantageous for the high packing density are. For example, the CUB (Capacitor Under Bit Line; under the bit line) structure up to the 16M DRAM class, and the COB (Capacitor Over Bit Line; Capacitor over the bit line) structure was applied to a DRAM starting with the 64 M class and about that. As the packing size progresses, the size of the chip decreases Contact hole size and even higher levels is reduced, resulting in a larger aspect ratio (aspect ratio; relationship of height to width a structure), For example, a new method of forming a wiring is required solve these problems can.

1 zeigt eine Draufsicht und eine Schnittdarstellung eines konventionellen Zellenarrays und einer Verdrahtung mit CUB-Struktur. 1 shows a plan view and a sectional view of a conventional cell array and a wiring with CUB structure.

Wie 1 zeigt, umfasst ein konventionelles Zellenarray und -verdrahtung mit CUB-Struktur Gateleitungen 2, die parallel zueinander auf einem Substrat 1 ausgebildet sind, Knotenelektroden 3, von denen jede in Kontakt mit dem Substrat 1 zwischen benachbarten Gateleitungen 2 ausgebildet und ausgedehnt ist, um mit den benachbarten Gateleitungen 2 zu überlappen, Plattenelektroden 4, von denen jede auf der Knotenelektrode 3 ausgebildet ist, und Bitleitungen 5, von denen jede auf einem Kondensatorbereich in Kontakt mit dem Substrat 1 in einer Richtung senkrecht zu den Gateleitungen 2 ausgebildet ist.As 1 1, a conventional cell array and wiring having CUB structure includes gate lines 2 parallel to each other on a substrate 1 are formed, node electrodes 3 each of which is in contact with the substrate 1 between adjacent gate lines 2 is formed and extended to the adjacent gate lines 2 to overlap, plate electrodes 4 , each of which is on the node electrode 3 is formed, and bit lines 5 each of which is on a capacitor area in contact with the substrate 1 in a direction perpendicular to the gate lines 2 is trained.

Wie aus 1 zu entnehmen ist, weist die CUB-Struktur eine Beschränkung der Kondensatorfläche auf. Ferner nimmt die Kondensatorfläche sehr stark ab, wenn die hohe Packungsdichte weiter ansteigt. Um trotzdem einen Kondensator mit großer Kapazität sicherzustellen, sollte der Kondensator höher gemacht werden, was zu einem größeren Aspektverhältnis des Kontaktlochs für die Bitleitung 5 führt. Das größere Aspektverhältnis verursacht technische Schwierigkeiten beim Füllen einer leitenden Schicht in das Kontaktloch und beim Mustern der Bitleitungen 5. Dem entsprechend wurden für einen DRAM der 64 M-Klasse ein neues Zellenarray und -layout erforderlich.How out 1 it can be seen, the CUB structure has a limitation of the capacitor area. Furthermore, the capacitor area decreases very much as the high packing density continues to increase. In order to still ensure a capacitor with large capacity, the capacitor should be made higher, resulting in a larger aspect ratio of the contact hole for the bit line 5 leads. The larger aspect ratio causes technical difficulties in filling a conductive layer into the contact hole and in patterning the bit lines 5 , Accordingly, a 64M class DRAM required a new cell array and layout.

2 zeigt eine Draufsicht und eine Schnittdarstellung eines herkömmlichen Zellenarrays und -verdrahtung mit COB-Struktur. Wie 2 zeigt, umfasst das Zellenarray und -verdrahtung mit COB-Struktur Gateleitungen 11, die parallel zueinander auf einem Substrat 10 ausgebildet sind, Bitleitungen 12, die in Kontakt mit dem Substrat in einer Richtung senkrecht zu den Gateleitungen 11 ausgebildet sind, rechteckige Knotenelektroden 13, von denen jede in Kontakt mit dem Substrat zwischen benachbarten Gateleitungen ist und mit den benachbarten Gateleitungen 11 überlappt, und Plattenelektroden 14, von denen jede auf einer Knotenelektrode 13 ausgebildet ist. Bei einer derartigen COB-Struktur werden Bitleitungsbereiche auch als Kondensatorbereiche benutzt, da die Bitleitungen 12 vor der Ausbildung der Kondensatoren ausgebildet wurden. 2 shows a plan view and a sectional view of a conventional cell array and wiring with COB structure. As 2 shows, the cell array and wiring with COB structure comprises gate lines 11 parallel to each other on a substrate 10 are formed, bit lines 12 in contact with the substrate in a direction perpendicular to the gate lines 11 are formed, rectangular node electrodes 13 each of which is in contact with the substrate between adjacent gate lines and with the adjacent gate lines 11 overlaps, and plate electrodes 14 , each of which is on a node electrode 13 is trained. In such a COB structure, bit line areas are also used as capacitor areas since the bit lines 12 were formed before the formation of the capacitors.

Die Verdrahtung und das Verdrahtungsherstellungsverfahren für eine DRAM-Zelle mit CUB oder COB-Struktur haben jedoch die folgenden Probleme.The Wiring and the wiring manufacturing method for a DRAM cell however, having CUB or COB structure has the following problems.

Zunächst bewirkt der Kontakt der Verdrahtung mit dem Substrat das Problem einer Stress- oder Spannungserzeugung zwischen der Verdrahtung und dem Substrat bei der Ausbildung des Kontaktlochs bei hoher Packungsdichte insbesondere bei einem flachen Übergang.First, the contact of the wiring with the substrate causes the problem of stress or voltage generation between the wires tion and the substrate in the formation of the contact hole at high packing density, especially in a shallow transition.

Außerdem führt die verringerte Ausrichtungstoleranz zwischen dem Kontaktloch und den Source/Drain-Verunreinigungsbereichen infolge von Fehlausrichtungen vermehrt zu Kurzschlussproblemen zwischen der Verdrahtung und den Gateelektroden oder zwischen der Verdrahtung und dem Halbleitersubstrat. Ferner wird ein Aspektverhältnis des Kontaktlochs für die Bitleitungen 12 nicht vergrößert.In addition, the reduced alignment tolerance between the contact hole and the source / drain impurity regions due to misalignments increasingly leads to short circuit problems between the wiring and the gate electrodes or between the wiring and the semiconductor substrate. Further, an aspect ratio of the contact hole for the bit lines 12 not enlarged.

Dem entsprechend ist die Erfindung auf ein Verfahren zum Herstellen einer Verdrahtung gerichtet, das im Wesentlichen eins oder mehrere der Probleme infolge der Begrenzungen und Nachteile des Standes der Technik beseitigt.the Accordingly, the invention is a method for manufacturing a wiring that is essentially one or more the problems due to the limitations and disadvantages of the state the technique eliminated.

Die der Erfindung zugrunde liegende Aufgabe wird durch das Verfahren nach Anspruch 1 gelöst.The The object underlying the invention is achieved by the method solved according to claim 1.

Erfindungsgemäß ist also auf dem Source/Drain-Bereich eine leitende Schicht, vorzugsweise eine Silizidschicht vorgesehen, die sich bis zum Feldoxidfilm erstreckt und mit diesem überlappt, während Kontaktloch in einem die leitende Schicht bedeckenden Isolierfilm, z. B. einem Zwischenisolierfilm, so angeordnet ist, dass es oberhalb des Feldoxidfilms liegt. Auf diese Weise lässt sich die elektrische Verbindung zwischen einer zweiten Verdrahtungsschicht oder -leitung und dem Source/Drain-Bereich zuverlässiger herstellen, da das Aspektverhältnis des Kontaktloch verglichen mit dem Aspektverhältnis eines Kontaktlochs unmittelbar über dem Source/Drain-Bereich verringert ist.According to the invention is thus on the source / drain region, a conductive layer, preferably a silicide layer is provided which extends to the field oxide film and overlaps with this, while contact hole in an insulating film covering the conductive layer, e.g. B. one Interlayer insulating film is disposed so as to be above the field oxide film lies. That way the electrical connection between a second wiring layer or line and the source / drain region more reliably, because the aspect ratio of the contact hole compared with the aspect ratio of a contact hole immediately above the source / drain region is reduced.

Die Erfindung wird im Folgenden beispielsweise anhand der Zeichnung näher erläutert. Es zeigen:The Invention will be described below, for example, with reference to the drawing explained in more detail. It demonstrate:

1 eine Draufsicht und eine Schnittdarstellung eines herkömmlichen Zellenarrays und einer Verdrahtung mit CUB-Struktur, 1 a top view and a sectional view of a conventional cell array and a wiring with CUB structure,

2 eine Draufsicht und eine Schnittdarstellung eines konventionellen Zellenarrays und einer Verdrahtung mit COB-Struktur, 2 a top view and a sectional view of a conventional cell array and a wiring with COB structure,

3 eine Draufsicht eines DRAM-Zellenarrays entsprechend einem erfindungsgemäß hergestellten Halbleiterbauelement, 3 a top view of a DRAM cell array according to a semiconductor device according to the invention,

4 einen Schnitt im wesentlichen nach Linie C-C' in 3, und 4 a section substantially to line CC 'in 3 , and

5a – 5f Schnitte im wesentlichen nach Linie C-C' in 3 zur Erläuterung der Prozeßschritte des erfindungsgemäßen Verfahrens zum Bilden einer Verdrahtung für eine Halbleitervorrichtung. 5a - 5f Cut substantially to line CC 'in 3 to explain the process steps of the method according to the invention for forming a wiring for a semiconductor device.

Wie 3 zeigt, umfaßt das erfindungsgemäß hergestellte DRAM-Zellenarray mit COB-Struktur Bitleitungen 55 und Wortleitungen 56, die so angeordnet sind, daß sie einander rechtwinklig kreuzen, I-förmige aktive Bereiche 54, die so angeordnet sind, daß sie die Bitleitungen 55 kreuzen oder parallel dazu liegen, diese aber nicht vollständig überlappen, und eine Bitleitungskontaktverdrahtung, die in Kontakt mit einer Silizidschicht 50 ausgebildet ist, welche auf den I-förmigen aktiven Bereichen 54 und einem Abschnitt eines an den aktiven Bereich angrenzenden isolierenden Oxidfilms 41 (siehe 4) ausgebildet ist.As 3 shows, the DRB cell array according to the invention with COB structure comprises bit lines 55 and wordlines 56 , which are arranged so that they cross each other at right angles, I-shaped active areas 54 which are arranged to connect the bitlines 55 cross or lie parallel to, but do not completely overlap, and a bit line contact wiring in contact with a silicide layer 50 is formed, which on the I-shaped active areas 54 and a portion of an insulating oxide film adjacent to the active region 41 (please refer 4 ) is trained.

Entsprechend 4 umfaßt eine Verdrahtung für die in 3 gezeigte DRAM-Zelle einen isolierende Oxidfilm 41 auf einem Substrat 40 in einem aktiven Bereich, eine Polysiliziumgateelektrode 43 auf einem vorbestimmten Abschnitt des aktiven Bereichs, schwach dotierte Source/Drain-Bereiche 44 und hochdotierte Source/Drain-Bereiche 47 in dem Substrat 40 auf beiden Seiten der Polysiliziumgateelektrode 43, Seitenwandoxidfilme 46 auf beiden Seiten der Polysiliziumgateelektrode 43, eine Silizidschicht 50 auf dem Source/Drain-Bereich und einem Abschnitt des isolierenden Oxidfilms 41, einen CVD-(Chemical Vapor Deposition; Chemische Dampfabscheidung)-Oxidfilm 51 mit einem Kontaktloch, das die Silizidschicht 50 auf dem isolierenden Oxidfilm 41 freilegt, und eine zweite Polysiliziumschicht 52 in Kontakt mit der freigelegten Silizidschicht 50 und einer nachfolgend ausgebildeten Wolframsilizidschicht 53.Corresponding 4 includes a wiring for in 3 DRAM cell shown an insulating oxide film 41 on a substrate 40 in an active region, a polysilicon gate electrode 43 on a predetermined portion of the active region, lightly doped source / drain regions 44 and highly doped source / drain regions 47 in the substrate 40 on both sides of the polysilicon gate electrode 43 Sidewall oxide films 46 on both sides of the polysilicon gate electrode 43 a silicide layer 50 on the source / drain region and a portion of the oxide insulating film 41 , a CVD (Chemical Vapor Deposition) oxide film 51 with a contact hole containing the silicide layer 50 on the insulating oxide film 41 and a second polysilicon layer 52 in contact with the exposed silicide layer 50 and a subsequently formed tungsten silicide layer 53 ,

Entsprechend 5a wird zunächst ein Substrat 40 mit einer P-Wanne unter Benutzung einer I-förmigen Maske geätzt, um einen I-förmigen aktiven Bereich zu bilden (siehe 3). Um Elemente elektrisch zu isolieren wird ein Photoresistfilm auf die gesamte Oberfläche des Substrats 40 aufgetragen und einer Belichtung und Entwicklung ausgesetzt, um den Photoresistfilm auf einem isolierenden Bereich zu entfernen. Ein isolierender Oxidfilm 41, der die Elemente gegeneinander isoliert wird durch thermische Oxidation unter Benutzung des nach dem Entfernen zurückgelassenen Photoresistfilms als Maske ausgebildet. Dann wird ein Gateoxidfilm 42 auf der gesamten Oberfläche des Substrats 40 durch thermische Oxidation ausgebildet, und eine Polysiliziumschicht wird darauf durch LPCVD (Low Pressure Chemical Vapor Deposition; Chemisches Niederdruckdampfabscheiden) abgeschieden. Anstelle der Polysiliziumschicht kann hierbei eine amorphe Siliziumschicht abgeschieden und dotiert werden, um eine Polysiliziumschicht zu bilden. Um eine Gateelektrode zu bilden, wird ein CVD-Oxidfilm auf der gesamten Oberfläche durch chemische Niederdruckdampfabscheidung abgeschieden, und ein Photoresistfilm wird auf den CVD-Oxidfilm aufgetragen und einer Belichtung und Entwicklung ausgesetzt, um den Photoresistfilm zu entfernen, wobei der Photoresistfilm dort belassen wird, wo die Gateelektrode auszubilden ist. Der CVD-Oxidfilm und die Polysiliziumschicht wird unter Benutzung des nach dem Entfernen zurückbleibenden Photoresistfilms als Maske einer Musterung ausgesetzt, um einen Gatekappenoxidfilm 45 und eine Polysiliziumgateelektrode 43 zu bilden. Ionen werden in das Substrat 40 injiziert, um leichtdotierte Source/Drain-Bereiche 44 im Substrat auf beiden Seiten der Polysiliziumgateelektrode 43 zu bilden. Ein undotierter CVD-Oxidfilm wird auf der gesamten Oberfläche des Substrats 40 abgeschieden und einem reaktiven Ionenätzen zum anisotropen Ätzen des undotierten CVD-Oxidfilms ausgesetzt, um Seitenwandoxidfilme 46 auf beiden Seiten der Polysiliziumgateelektrode 43 zu bilden. Um hochdotierte Source/Drain-Bereiche 47 auf beiden Seiten der Seitenwandoxidfilme 46 zu bilden, werden Ionen injiziert.Corresponding 5a becomes a substrate first 40 etched with a P-well using an I-shaped mask to form an I-shaped active region (see 3 ). To electrically isolate elements, a photoresist film is applied to the entire surface of the substrate 40 and exposed to exposure and development to remove the photoresist film on an insulating region. An insulating oxide film 41 which isolates the elements from each other by thermal oxidation using the photoresist film left after removal as a mask. Then, a gate oxide film 42 on the entire surface of the substrate 40 formed by thermal oxidation, and a polysilicon layer is deposited thereon by LPCVD (Low Pressure Chemical Vapor Deposition). In this case, instead of the polysilicon layer, an amorphous silicon layer can be deposited and doped to form a polysilicon layer. To a gate To form the electrode, a CVD oxide film is deposited on the entire surface by low-pressure chemical vapor deposition, and a photoresist film is applied to the CVD oxide film and subjected to exposure and development to remove the photoresist film, leaving the photoresist film where the Gate electrode is to be formed. The CVD oxide film and the polysilicon layer are patterned using the post-removed photoresist film as a mask to form a gate cap oxide film 45 and a polysilicon gate electrode 43 to build. Ions become in the substrate 40 injected to lightly doped source / drain regions 44 in the substrate on both sides of the polysilicon gate electrode 43 to build. An undoped CVD oxide film is formed on the entire surface of the substrate 40 deposited and subjected to reactive ion etching for anisotropic etching of the undoped CVD oxide film to form sidewall oxide films 46 on both sides of the polysilicon gate electrode 43 to build. To highly doped source / drain regions 47 on both sides of the sidewall oxide films 46 ions are injected.

Wie 5b zeigt, wird eine Titanschicht 48, mit der ein Metallsilizid gebildet wird, auf der ganzen Oberfläche des Substrats 40 durch Sputtern, oder ein physikalisches Verfahren oder ein chemisches Verfahren abgeschie den. Dabei kann das Metallsilizid auch aus Co, W, Mo und/oder Ni gebildet werden. Dann wird eine erste Polysiliziumschicht 49 durch LPCVD auf der gesamten Oberfläche ausgebildet. Anstelle der ersten Polysiliziumschicht 49 kann auch eine amorphe Siliziumschicht ausgebildet werden.As 5b shows, becomes a titanium layer 48 with which a metal silicide is formed on the whole surface of the substrate 40 by sputtering, or by a physical or chemical method. In this case, the metal silicide can also be formed from Co, W, Mo and / or Ni. Then, a first polysilicon layer 49 formed by LPCVD on the entire surface. Instead of the first polysilicon layer 49 An amorphous silicon layer may also be formed.

Entsprechend 5c wird ein Polyresistfilm auf die gesamte Oberfläche aufgetragen und einem anisotropen Ätzen ausgesetzt unter Benutzung eines Musters zum Ausbilden einer lokalen Silizidverdrahtung oder -leiterbahn, die im wesentlichen vertikal zu einer Richtung des aktiven Bereichs und dem isolierenden Oxidfilm 41 anzuordnen ist. Der Photoresistfilm wird entfernt und der nach dem Entfernen verbleibende Photoresistfilm wird als Maske beim Ätzen der ersten Polysiliziumschicht 49 benutzt.Corresponding 5c For example, a polyresist film is coated on the entire surface and subjected to anisotropic etching using a pattern for forming a local silicide wiring or conductor substantially perpendicular to a direction of the active region and the insulating oxide film 41 is to be arranged. The photoresist film is removed and the photoresist film remaining after removal becomes a mask upon etching of the first polysilicon layer 49 used.

Entsprechend 5d wird das Substrat 40 einer Wärmebehandlung bei einer Temperatur von 500 – 700°C unter einer N2- oder nichtreaktiven Innertgas-Umgebung ausgesetzt, so daß die Titanschicht 47 und die erste Polysiliziumschicht 49 miteinander reagieren um eine Silizidschicht (TiSix) 50 zu bilden. Dabei reagieren die erste Polysiliziumschicht 49 und die Titanschicht 48, die in Kontakt mit der Polysiliziumschicht 49 steht, um die Silizidschicht 50 zu bilden, und die Titanschicht 48, die nicht in Kontakt mit der Polysiliziumschicht 49 ist, reagiert nicht und verbleibt wie sie war. Als nächstes wird das Substrat in eine NH4OH/H2O2 Mischlösung getaucht, um die Titanschicht 48, die nicht reagiert hat, vollständig zu entfernen. Falls anstelle der Titanschicht 48 eine Kobaltschicht ausgebildet ist, wird die Kobaltschicht durch Eintauchen in eine HNO3/H2O2 Mischlösung entfernt.Corresponding 5d becomes the substrate 40 subjected to a heat treatment at a temperature of 500 - 700 ° C under a N 2 - or non-reactive inert gas environment, so that the titanium layer 47 and the first polysilicon layer 49 react with each other around a silicide layer (TiSix) 50 to build. In the process, the first polysilicon layer reacts 49 and the titanium layer 48 in contact with the polysilicon layer 49 stands to the silicide layer 50 to form, and the titanium layer 48 not in contact with the polysilicon layer 49 is, does not respond and stays as it was. Next, the substrate is immersed in a NH 4 OH / H 2 O 2 mixed solution around the titanium layer 48 who has not responded to completely remove. If instead of the titanium layer 48 a cobalt layer is formed, the cobalt layer is removed by immersion in a HNO 3 / H 2 O 2 mixed solution.

Entsprechend 5e wird ein CVD-Oxidfilm 51 auf der gesamten Oberfläche als Isolationsfilm ausgebildet. Der Isolationsfilm wird aus O3, TEOS oder BPSG gebildet, was leicht eingeebnet werden kann. Ein Photoresistfilm wird auf der gesamten Oberfläche des Substrats 40 aufgetragen und, um einen Datenzugriff zu einer DRAM-Zelle vorzusehen, wird der Photoresistfilm einer Musterung unterzogen unter Benutzung einer Maske, die ein Muster aufweist, welches eine Bitleitung und einen Pfad-Transistor elek trisch verbindet.Corresponding 5e becomes a CVD oxide film 51 formed on the entire surface as an insulating film. The insulating film is formed of O 3 , TEOS or BPSG, which can be easily leveled. A photoresist film is applied over the entire surface of the substrate 40 and to provide data access to a DRAM cell, the photoresist film is patterned using a mask having a pattern electrically connecting a bit line and a path transistor.

Der CVD-Oxidfilm 51 wird durch reaktives Ionenätzen unter Anwendung eines Plasmas von CHF3- oder CF4-Gas geätzt, um die Silizidschicht 50 auf einem Abschnitt des isolierenden Oxidfilms 41 freizulegen. Dann wird eine zweite Polysiliziumschicht 52 oder eine amorphe Siliziumschicht auf der gesamten Oberfläche des Substrats 40 durch chemische Niederdruckdampfabscheidug ausgebildet und eine Wolframsilizidschicht (WSix) wird darauf ausgebildet.The CVD oxide film 51 is etched by reactive ion etching using a plasma of CHF 3 or CF 4 gas to form the silicide layer 50 on a portion of the insulating oxide film 41 expose. Then, a second polysilicon layer 52 or an amorphous silicon layer on the entire surface of the substrate 40 formed by low pressure chemical vapor deposition and a tungsten silicide layer (WSix) is formed thereon.

Entsprechend 5f wird ein Photoresistfilm auf die Wolframsilizidschicht 53 aufgetragen und Photoätzen ausgesetzt, um einen Abschnitt zum Ausbilden einer Bitleitung zurückzulassen. Der Photoresistfilm wird dann durch Belichten und Entwickeln entfernt. Die freigelegte Wolframsilizidschicht 53 und die zweite Polysiliziumschicht 52 werden nacheinander einem reaktiven Ionenätzen ausgesetzt, wobei der nach dem Entfernen zurückgelassene Photoresistfilm als Maske benutzt wird.Corresponding 5f a photoresist film is applied to the tungsten silicide layer 53 and photoetched to leave a bit line forming portion. The photoresist film is then removed by exposure and development. The exposed tungsten silicide layer 53 and the second polysilicon layer 52 are successively exposed to reactive ion etching using the post-removed photoresist film as a mask.

Die derart hergestellte Verdrahtung für eine DRAM-Zelle und das Verfahren zum Bilden der Verdrahtung für die DRAM-Zelle haben die folgenden Vorteile.The thus prepared wiring for a DRAM cell and the method to make the wiring for The DRAM cell has the following advantages.

Zunächst löst die Ausbildung einer Verdrahtung in Kontakt mit der Silizidschicht, die auf einem Teil des isolierenden Oxidfilms ausgebildet ist, das Problem des Auftretens von Streß oder Spannungen zwischen der Verdrahtung und dem Substrat, das bei einem flachen Übergang oder einen flachen Verbindung auftreten kann.First, the training triggers a wiring in contact with the silicide layer, on one part is formed of the insulating oxide film, the problem of occurrence from stress or Tensions between the wiring and the substrate, at a shallow transition or a shallow connection can occur.

Desweiteren kann die Ausbildung der Kontaktverdrahtungsschicht auf den Source/Drain-Bereichen und der Silizidschicht auf dem isolierenden Oxidfilm die Probleme der Stufenabdeckung und Kurzschlüsse zwischen der Verdrahtung und dem Substrat oder der Verdrahtung und der Gateelektrode bei Fehlausrichtung lösen und auch einen Kontaktwiderstand verbessern.Furthermore, the formation of the contact wiring layer on the source / drain regions and the silicide layer on the insulating oxide film may solve the problems of step coverage and short circuits between the wiring and the substrate or the wiring and the gate electrode in misalignment, and may also cause a con improve tactile resistance.

Claims (13)

Verfahren zum Herstellen einer Verdrahtung für Halbleiterbauelemente, gekennzeichnet durch die nacheinander erfolgenden Schritte: – Festlegen eines aktiven Bereichs und eines Feldbereichs auf einem Substrat (40) und Ausbilden eines Feldisolierfilms (41) in dem Feldbereich, – Ausbilden einer Gateelektrode (43) auf dem Substrat (40) in dem aktiven Bereich, – Ausbilden erster und zweiter Verunreinigungsbereiche (44, 47) in dem Substrat (40) in dem aktiven Bereich auf beiden Seiten der Gateelektrode (43), – Ausbilden isolierenden Seitenwände (46) an den Seiten der Gateelektrode (43), – Abscheiden eines hochschmelzenden Metalls (48) und einer Polysiliziumschicht (49) nacheinander auf der gesamten Oberfläche des Substrats (40), – Ausbilden eines strukturierten Photoresistfilms auf der Polysiliziumschicht (49) durch Beschichten, Belichten und Entwickeln; – Entfernen des Polysiliziums an den nicht von Photoresist bedeckten Stellen durch Ätzen; – Ausbildung einer ersten Verdrahtungsschicht (50) nur auf dem zweiten Verunreinigungsbereich (47) und auf dem an den zweiten Verunreinigungsbereich (47) angrenzenden Feldisolierfilm (41) als Silizidschicht (50) durch Wärmebehandlung des Substrats, wobei das hochschmelzende Metall und das verbliebene Polysilizium miteinander reagieren; – Entfernen des hochschmelzenden Metalls, das nicht reagiert hat ; – Ausbilden eines Isolierfilms (51) mit einem Kontaktloch zu der ersten Verdrahtung auf der gesamten Oberfläche des Substrats (40), und – Ausbilden einer zweiten Verdrahtungsschicht (52, 53) auf dem Isolierfilm (51) die durch das Kontaktloch mit der ersten Verdrahtungsschicht (50) verbunden ist.Method for producing a wiring for semiconductor components, characterized by the following steps: - defining an active area and a field area on a substrate ( 40 ) and forming a field insulating film ( 41 ) in the field region, - forming a gate electrode ( 43 ) on the substrate ( 40 ) in the active region, - formation of first and second impurity regions ( 44 . 47 ) in the substrate ( 40 ) in the active region on both sides of the gate electrode ( 43 ), - forming insulating sidewalls ( 46 ) on the sides of the gate electrode ( 43 ), - depositing a refractory metal ( 48 ) and a polysilicon layer ( 49 ) successively on the entire surface of the substrate ( 40 ), - forming a patterned photoresist film on the polysilicon layer ( 49 ) by coating, exposing and developing; Removing the polysilicon at the non-photoresist covered areas by etching; - formation of a first wiring layer ( 50 ) only on the second impurity area ( 47 ) and on the second impurity area ( 47 ) adjacent field insulating film ( 41 ) as silicide layer ( 50 by heat treating the substrate, wherein the refractory metal and the remaining polysilicon react with each other; - removing the refractory metal that has not reacted; Forming an insulating film ( 51 ) with a contact hole to the first wiring on the entire surface of the substrate ( 40 ), and - forming a second wiring layer ( 52 . 53 ) on the insulating film ( 51 ) through the contact hole with the first wiring layer ( 50 ) connected is. Verfahren zum Ausbilden einer Verdrahtung für Halbleiterbauelemente nach Anspruch 1, dadurch gekennzeichnet, daß die Gateelektrode (43) entweder aus Polysilizium oder aus amorphem Silizium gebildet ist.Method for forming a wiring for semiconductor components according to Claim 1, characterized in that the gate electrode ( 43 ) is formed either of polysilicon or of amorphous silicon. Verfahren zum Ausbilden einer Verdrahtung für Halbleiterbauelemente nach Anspruch 2, dadurch gekennzeichnet, daß der Siliziumfilm zum Ausbilden der Gateelektrode (43) entweder durch Abscheiden von Polysilizium mittels chemischer Dampfabscheidung oder durch Ausbilden eines undotierten Siliziumfilms entsteht und durch anschließendes Injizieren von Ionen in den Siliziumfilm dotiert ist.A method for forming a wiring for semiconductor devices according to claim 2, characterized in that the silicon film for forming the gate electrode ( 43 ) is formed either by deposition of polysilicon by chemical vapor deposition or by forming an undoped silicon film and doped by subsequent injection of ions into the silicon film. Verfahren zum Ausbilden einer Verdrahtung für Halbleiter Bauelemente nach einem der Ansprüche 1, 2 oder 3, dadurch gekennzeichnet, daß die Gateelektrode (43) durch Mustern mit Photoätzen ausgebildet ist.Method for forming a wiring for semiconductor components according to one of Claims 1, 2 or 3, characterized in that the gate electrode ( 43 ) is formed by patterning with photoetching. Verfahren zum Ausbilden einer Verdrahtung für Halbleiterbauelemente nach einem der Ansprüche 1, 2, 3 oder 4, dadurch gekennzeichnet, daß Gateseitenwandisolierfilme (46), die aus einem CVD-Oxidfilm an beiden Seiten der Gateelektrode (43) ausgebildet sind, durch anisotropes Ätzen gebildet werden.Method for forming a wiring for semiconductor devices according to one of Claims 1, 2, 3 or 4, characterized in that gate sidewall insulating films ( 46 ) consisting of a CVD oxide film on both sides of the gate electrode ( 43 ) are formed by anisotropic etching. Verfahren zum Ausbilden einer Verdrahtung für Halbleiterbauelemente nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß als hochschmelzendes Metall alle Metalle, die bei Reaktion mit Silizium ein Silizid bilden, wie Titan, Molybdän, Kobalt und Nickel, benutzt werden können.Method for forming a wiring for semiconductor devices according to one of the claims 1 to 5, characterized in that as high-melting metal all metals that form a silicide upon reaction with silicon, like titanium, molybdenum, cobalt and nickel, can be used. Verfahren zum Ausbilden einer Verdrahtung für Halbleiterbauelemente nach Anspruch 6, dadurch gekennzeichnet, daß, falls Titan als hochschmelzendes Metall benutzt wird, NH4OH/H2O2 zum Entfernen des nicht reagierten hochschmelzenden Metalls benutzt wird.A method of forming a wiring for semiconductor devices according to claim 6, characterized in that, if titanium is used as the refractory metal, NH 4 OH / H 2 O 2 is used to remove the unreacted refractory metal. Verfahren zum Ausbilden einer Verdrahtung für Halbleiterbauelemente nach Anspruch 6, dadurch gekennzeichnet, daß, falls Kobalt als hochschmelzendes Metall benutzt wird, HNO3/N2O2 zum Entfernen des nicht reagierten hochschmelzenden Metalls benutzt wird.A method of forming a wiring for semiconductor devices according to claim 6, characterized in that, if cobalt is used as the refractory metal, HNO 3 / N 2 O 2 is used to remove the unreacted refractory metal. Verfahren zum Ausbilden einer Verdrahtung für Halbleiterbauelemente nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß das hochschmelzende Metall und das Polysilizium bei einer Temperatur von etwa 500 bis 700 Grad Celsius unter einer N2 oder nicht reaktiven Inertgasumgebung wärmebehandelt werden, um das Silizid zu bilden.A method of forming a wiring for semiconductor devices according to any one of claims 1 to 6, characterized in that the refractory metal and the polysilicon are heat-treated at a temperature of about 500 to 700 degrees Celsius under a N 2 or non-reactive inert gas environment to the silicide form. Verfahren zum Ausbilden einer Verdrahtung für Halbleiterbauelemente nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß der Isolierfilm (51) durch Abscheiden von O3 TEOS oder BPSG bis zu einer Dicke von etwa 400 nm durch chemische Dampfabscheidung gebildet wird, das leicht eingeebnet werden kann.Method for forming a wiring for semiconductor components according to one of Claims 1 to 9, characterized in that the insulating film ( 51 ) is formed by depositing O 3 TEOS or BPSG to a thickness of about 400 nm by chemical vapor deposition, which can be easily flattened. Verfahren zum Ausbilden einer Verdrahtung für Halbleiterbauelemente nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß das Kontaktloch durch Entfernen des Isolierfilms mittels anisotropem Ätzen unter Benutzung eines Plasmas von CHF3 oder CF4-Gas gebildet wird, so daß das Silizid (50) freigelegt wird.A method of forming a wiring for semiconductor devices according to any one of claims 1 to 10, characterized in that the contact hole is formed by removing the insulating film by anisotropic etching using a plasma of CHF3 or CF4 gas, so that the silicide ( 50 ) is exposed. Verfahren zum Ausbilden einer Verdrahtung für Halbleiterbauelemente nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, daß die zweite Verdrahtungsschicht (52, 53) durch aufeinanderfolgendes Beschichten mit Silizium und Wolframsilizid gebildet wird.Method for forming a wiring for semiconductor components according to one of Claims 1 to 11, characterized in that the second wiring layer ( 52 . 53 ) by successive coating with silicon and tungsten silicide is formed. Verfahren zum Ausbilden einer Verdrahtung für Halbleiterbauelemente nach Anspruch 12 dadurch gekennzeichnet, daß die Siliziumschicht (52) aus Polysilizium oder amorphem Silizium, gebildet wird.Method for forming a wiring for semiconductor components according to Claim 12, characterized in that the silicon layer ( 52 ) is formed of polysilicon or amorphous silicon.
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YOSHIDA, T. et al.: A Low Parasitic Capacitance Scheme by Thermally Stable Titanium Silicide Technology for High Speed Conplementary-Metal- Oxide-Semiconductor; in: Jpn.J.Appl.Phys., Vol. 33, Part 1, No. 1B, 1994, S. 480-485

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