DE19742120A1 - Semiconductor component wiring for DRAM cell with capacitor over-under bit line - Google Patents
Semiconductor component wiring for DRAM cell with capacitor over-under bit lineInfo
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Abstract
Description
Die vorliegende Erfindung betrifft eine Halbleitervorrichtung und insbe sondere eine Verdrahtung für eine Halbleitervorrichtung, die eine für hohe Packungsdichte geeignete Kontaktverdrahtung aufweist, sowie ein Ver fahren zum Herstellen derselben.The present invention relates to a semiconductor device, and more particularly special wiring for a semiconductor device, the one for high Packing density has suitable contact wiring, and a Ver drive to manufacture the same.
Mit zunehmender hoher Packungsdichte, also mit dem Voranschreiten des hochdichten Packens von Einrichtungen, wurden viele Arten von DRAM-Zellen arrays und -strukturen vorgeschlagen, die für die hohe Packungs dichte vorteilhaft sind. Zum Beispiel wurde die CUB(Capacitor Under Bit Line; Kondensator unter der Bitleitung)-Struktur bis zur 16 M DRAM-Klasse angewendet, und die COB(Capacitor Over Bit Line; Kondensator über der Bitleitung)-Struktur wurde angewendet auf einen DRAM begin nend mit der 64 M Klasse und darüber. Da mit voranschreitender Packungsdichte die Größe des Chips bei verringerter Kontaktlochgröße und noch höheren Stufen reduziert wird, was zu einem größeren Aspekt verhältnis (aspect ratio; Verhältnis von Höhe zu Breite einer Struktur) führt, wird ein neues Verfahren zum Ausbilden einer Verdrahtung erfor derlich, daß diese Probleme lösen kann.With increasing high packing density, i.e. with the advancement of high-density packing of devices, have been many types of DRAM cells arrays and structures suggested for high packing density are advantageous. For example, the CUB (Capacitor Under Bit Line; Capacitor under the bit line) structure up to 16 M DRAM class applied, and the COB (Capacitor Over Bit Line; capacitor over the bit line) structure was applied to a DRAM begin with the 64 M class and above. Since with advancing Packing density the size of the chip with reduced contact hole size and being reduced to even higher levels, leading to a larger aspect aspect ratio (ratio of height to width of a structure) leads to a new method of forming wiring that these problems can be solved.
Fig. 1 zeigt eine Draufsicht und eine Schnittdarstellung eines konventio nellen Zellenarrays und einer Verdrahtung mit CUB-Struktur. Fig. 1 shows a plan view and a sectional view of a conventional cell array and a wiring with CUB structure.
Wie Fig. 1 zeigt, umfaßt ein konventionelles Zellenarray und -verdrahtung mit CUB-Struktur Gateleitungen 2, die parallel zueinander auf einem Sub strat 1 ausgebildet sind, Knotenelektroden 3, von denen jede in Kontakt mit dem Substrat 1 zwischen benachbarten Gateleitungen 2 ausgebildet und ausgedehnt ist, um mit den benachbarten Gateleitungen 2 zu über lappen, Plattenelektroden 4, von denen jede auf der Knotenelektrode 3 ausgebildet ist, und Bitleitungen 5, von denen jede auf einem Kondensa torbereich in Kontakt mit dem Substrat 1 in einer Richtung senkrecht zu den Gateleitungen 2 ausgebildet ist.As shown in FIG. 1, a conventional cell array and wiring having a CUB structure includes gate lines 2 formed in parallel on a substrate 1 , node electrodes 3 , each of which is formed and expanded in contact with the substrate 1 between adjacent gate lines 2 is to overlap with the adjacent gate lines 2 , plate electrodes 4 , each of which is formed on the node electrode 3 , and bit lines 5 , each of which is on a capacitor region in contact with the substrate 1 in a direction perpendicular to the gate lines 2 is trained.
Wie aus Fig. 1 zu entnehmen ist, weist die CUB-Struktur eine Beschrän kung der Kondensatorfläche auf. Ferner nimmt die Kondensatorfläche sehr stark ab, wenn die hohe Packungsdichte weiter ansteigt. Um trotzdem einen Kondensator mit großer Kapazität sicherzustellen, sollte der Kon densator höher gemacht werden, was zu einem größeren Aspektverhältnis des Kontaktlochs für die Bitleitung 5 führt. Das größere Aspektverhältnis verursacht technische Schwierigkeiten beim Füllen einer leitenden Schicht in das Kontaktloch und beim Mustern der Bitleitungen 5. Dem ent sprechend wurden für einen DRAM der 64 M-Klasse ein neues Zellenarray und -layout erforderlich.As can be seen from Fig. 1, the CUB structure has a limitation of the capacitor area. Furthermore, the capacitor area decreases very much as the high packing density increases further. In order to nevertheless ensure a capacitor with a large capacitance, the capacitor should be made higher, which leads to a larger aspect ratio of the contact hole for the bit line 5 . The larger aspect ratio causes technical difficulties when filling a conductive layer into the contact hole and when patterning the bit lines 5 . Accordingly, a new cell array and layout were required for a 64 M class DRAM.
Fig. 2 zeigt eine Draufsicht und eine Schnittdarstellung eines herkömmli chen Zellenarrays und -verdrahtung mit COB-Struktur. Wie Fig. 2 zeigt, umfaßt das Zellenarray und -verdrahtung mit COB-Struktur Gateleitun gen 11, die parallel zueinander auf einem Substrat 10 ausgebildet sind, Bitleitungen 12, die in Kontakt mit dem Substrat in einer Richtung senk recht zu den Gateleitungen 11 ausgebildet sind, rechteckige Knotenelek troden 13, von denen jede in Kontakt mit dem Substrat zwischen benach barten Gateleitungen ist und mit den benachbarten Gateleitungen 11 überlappt, und Plattenelektroden 14, von denen jede auf einer Knotene lektrode 13 ausgebildet ist. Bei einer derartigen COB-Struktur werden Bit leitungsbereiche auch als Kondensatorbereiche benutzt, da die Bitleitun gen 12 vor der Ausbildung der Kondensatoren ausgebildet wurden. Fig. 2 shows a plan view and a sectional view of a conventional cell array and wiring with COB structure. As shown in FIG. 2, the cell array and wiring with COB structure includes gate lines 11 , which are formed parallel to one another on a substrate 10 , bit lines 12 , which are formed in contact with the substrate in a direction perpendicular to the gate lines 11 , Rectangular node electrodes 13 , each of which is in contact with the substrate between adjacent gate lines and overlaps with the adjacent gate lines 11 , and plate electrodes 14 , each of which is formed on a node electrode 13 . With such a COB structure, bit line regions are also used as capacitor regions, since the bit lines 12 were formed before the capacitors were formed.
Die Verdrahtung und das Verdrahtungsherstellungsverfahren für eine DRAM-Zelle mit CUB oder COB-Struktur hat jedoch die folgenden Proble me.The wiring and the wiring manufacturing process for one However, the DRAM cell with the CUB or COB structure has the following problems me.
Zunächst bewirkt der Kontakt der Verdrahtung mit dem Substrat das Pro blem einer Streß- oder Spannungserzeugung zwischen der Verdrahtung und dem Substrat bei der Ausbildung des Kontaktlochs bei hoher Packungsdichte insbesondere bei einem flachen Übergang.First, the contact of the wiring with the substrate does the pro due to a generation of stress or voltage between the wiring and the substrate in forming the via at high Packing density especially with a flat transition.
Außerdem führt die verringerte Ausrichtungstoleranz zwischen dem Kon taktloch und den Source/Drain-Verunreinigungsbereichen infolge von Fehlausrichtungen vermehrt zu Kurzschlußproblemen zwischen der Ver drahtung und den Gateelektroden oder zwischen der Verdrahtung und dem Halbleitersubstrat. Ferner wird ein Aspektverhältnis des Kontakt lochs für die Bitleitungen 12 nicht vergrößert.In addition, the reduced alignment tolerance between the contact hole and the source / drain impurity regions due to misalignment leads to short-circuit problems between the wiring and the gate electrodes or between the wiring and the semiconductor substrate. Furthermore, an aspect ratio of the contact hole for the bit lines 12 is not enlarged.
Dem entsprechend ist die Erfindung auf eine Verdrahtung und ein Verfah ren zum Herstellen derselben gerichtet, die bzw. das im wesentlichen eins oder mehrere der Probleme infolge der Begrenzungen und Nachteile des Standes der Technik beseitigt.Accordingly, the invention is a wiring and a process ren to produce the same, which is essentially one or more of the problems due to the limitations and disadvantages of the State of the art eliminated.
Die der Erfindung zugrunde liegende Aufgabe wird durch die Verdrahtung nach Anspruch 1 und das Verfahren nach Anspruch 7 gelöst.The object underlying the invention is achieved by the wiring according to claim 1 and the method according to claim 7 solved.
Erfindungsgemäß ist also auf dem Source/Drain-Bereich eine leitende Schicht, vorzugsweise eine Silizidschicht vorgesehen, die sich bis zum Fel doxidfilm erstreckt und mit diesem überlappt, während ein Kontaktloch in einem die leitende Schicht bedeckenden Isolierfilm, z. B. einem Zwischeni solierfilm, so angeordnet ist, daß es oberhalb des Feldoxidfilms liegt. Auf diese Weise läßt sich die elektrische Verbindung zwischen einer zweiten Verdrahtungsschicht oder -leitung und dem Source/Drain-Bereich zuver lässiger herstellen, da das Aspektverhältnis des Kontaktlochs verglichen mit dem Aspektverhältnis eines Kontaktlochs unmittelbar über dem Sour ce/Drain-Bereich verringert ist.According to the invention, a conductive is therefore on the source / drain region Layer, preferably a silicide layer is provided, which extends to the field doxidfilm extends and overlaps with this, while a contact hole in an insulating film covering the conductive layer, e.g. B. an intermediate egg film is arranged so that it lies above the field oxide film. On in this way the electrical connection between a second Wiring layer or line and the source / drain region verver Make more casual because the aspect ratio of the contact hole compared with the aspect ratio of a contact hole immediately above the sour ce / drain area is reduced.
Die Erfindung wird im folgenden beispielsweise anhand der Zeichnung nä her erläutert. Es zeigen:The invention is described in the following, for example with reference to the drawing ago explained. Show it:
Fig. 1 eine Draufsicht und eine Schnittdarstellung eines herkömmlichen Zellenarrays und einer Verdrahtung mit CUB-Struktur, Fig. 1 is a plan view and a sectional view of a conventional cell array and a wiring with CUB structure,
Fig. 2 eine Draufsicht und eine Schnittdarstellung eines konventionellen Zellenarrays und einer Verdrahtung mit COB-Struktur, Fig. 2 is a plan view and a sectional view of a conventional cell array and a wiring with COB structure,
Fig. 3 eine Draufsicht eines DRAM-Zellenarrays entsprechend einem er sten bevorzugten Ausführungsbeispiel der Erfindung, Fig. 3 is a plan view of a DRAM cell array according to a he most preferred embodiment of the invention,
Fig. 4 einen Schnitt im wesentlichen nach Linie C-C′ in Fig. 3, und Fig. 4 shows a section substantially along line CC 'in Fig. 3, and
Fig. 5a-5f Schnitte im wesentlichen nach Linie C-C′ in Fig. 3 zur Erläute rung der Prozeßschritte eines Verfahrens zum Bilden einer Verdrahtung für eine Halbleitervorrichtung. Fig. 5a-5f sections substantially along line CC 'in Fig. 3 to explain the process steps of a method for forming a wiring for a semiconductor device.
Wie Fig. 3 zeigt, umfaßt das DRAM-Zellenarray entsprechend dem ersten bevorzugten Ausführungsbeispiel der Erfindung mit COB-Struktur Bitlei tungen 55 und Wortleitungen 56, die so angeordnet sind, daß sie einander rechtwinklig kreuzen, I-förmige aktive Bereiche 54, die so angeordnet sind, daß sie die Bitleitungen 55 kreuzen oder parallel dazu liegen, diese aber nicht vollständig überlappen, und eine Bitleitungskontaktverdrah tung, die in Kontakt mit einer Silizidschicht 50 ausgebildet ist, welche auf den I-förmigen aktiven Bereichen 54 und einem Abschnitt eines an den ak tiven Bereich angrenzenden isolierenden Oxidfilms 41 (siehe Fig. 4) ausge bildet ist.As shown in FIG. 3, the DRAM cell array according to the first preferred embodiment of the present invention, having COB structure, includes bit lines 55 and word lines 56 arranged so as to cross each other at right angles, I-shaped active areas 54 arranged so are that they cross or are parallel to the bit lines 55 , but do not completely overlap them, and a bit line contact wiring that is formed in contact with a silicide layer 50 , which is on the I-shaped active areas 54 and a portion of the ac tive area adjacent insulating oxide film 41 (see Fig. 4) is formed out.
Entsprechend Fig. 4 umfaßt eine Verdrahtung für eine DRAM-Zelle ent sprechend dem ersten Ausführungsbeispiel der Erfindung einen isolieren de Oxidfilm 41 auf einem Substrat 40 in einem aktiven Bereich, eine Poly siliziumgateelektrode 43 auf einem vorbestimmten Abschnitt des aktiven Bereichs, schwach dotierte Source/Drain-Bereiche 44 und hochdotierte Source/Drain-Bereiche 47 in dem Substrat 40 auf beiden Seiten der Poly siliziumgateelektrode 43, Seitenwandoxidfilme 46 auf beiden Seiten der Polysiliziumgateelektrode 43, eine Silizidschicht 50 auf dem Source/Drain- Bereich und einem Abschnitt des isolierenden Oxidfilms 41, einen CVD-(Chemical Vapor Depositlon; Chemische Dampfabscheidung)-Oxid film 51 mit einem Kontaktloch, das die Silizidschicht 50 auf dem isolieren den Oxidfilm 41 freilegt, und eine zweite Polysiliziumschicht 52 in Kontakt mit der freigelegten Silizidschicht 50 und einer nachfolgend ausgebildeten Wolframsilizidschicht 53.According to FIG. 4 comprises a wiring for a DRAM cell accordingly to the first embodiment of the invention, an isolate de oxide film 41 on a substrate 40 in an active region, a poly silicon gate electrode 43 on a predetermined portion of the active region, lightly doped source / drain regions 44 and heavily doped source / drain regions 47 in the substrate 40 silicon gate electrode on both sides of the poly 43, Seitenwandoxidfilme 46 on both sides of the polysilicon gate electrode 43, a silicide layer 50 on the source / drain region and a portion of the insulating oxide film 41, a CVD (Chemical Vapor Depositlon) oxide film 51 having a contact hole that exposes the silicide layer 50 on the insulating oxide film 41 , and a second polysilicon layer 52 in contact with the exposed silicide layer 50 and a subsequently formed tungsten silicide layer 53 .
Entsprechend Fig. 5a wird zunächst ein Substrat 40 mit einer P-Wanne un ter Benutzung einer I-förmigen Maske geätzt, um einen I-förmigen aktiven Bereich zu bilden (siehe Fig. 3). Um Elemente elektrisch zu isolieren wird ein Photoresistfilm auf die gesamte Oberfläche des Substrats 40 aufgetra gen und einer Belichtung und Entwicklung ausgesetzt, um den Photore sistfilm auf einem isolierenden Bereich zu entfernen. Ein isolierender Oxidfilm 41, der die Elemente gegeneinander isoliert wird durch thermi sche Oxidation unter Benutzung des nach dem Entfernen zurückgelasse nen Photoresistfilms als Maske ausgebildet. Dann wird ein Gateoxidfilm 42 auf der gesamten Oberfläche des Substrats 40 durch thermische Oxi dation ausgebildet, und eine Polysiliziumschicht wird darauf durch LPCVD (Low Pressure Chemical Vapor Deposition; Chemisches Nieder druckdampfabscheiden) abgeschieden. Anstelle der Polysiliziumschicht kann hierbei eine amorphe Siliziumschicht abgeschieden und dotiert wer den, um eine Polysiliziumschicht zu bilden. Um eine Gateelektrode zu bil den, wird ein CVD-Oxidfilm auf der gesamten Oberfläche durch chemische Niederdruckdampfabscheidung abgeschieden, und ein Photoresistfilm wird auf den CVD-Oxidfilm aufgetragen und einer Belichtung und Ent wicklung ausgesetzt, um den Photoresistfilm zu entfernen, wobei der Pho toresistfilm dort belassen wird, wo die Gateelektrode auszubilden ist. Der CVD-Oxidfilm und die Polysiliziumschicht wird unter Benutzung des nach dem Entfernen zurückbleibenden Photoresistfilms als Maske einer Muste rung ausgesetzt, um einen Gatekappenoxidfilm 45 und eine Polysilizium gateelektrode 43 zu bilden. Ionen werden in das Substrat 40 injiziert, um leichtdotierte Source/Drain-Bereiche 44 im Substrat auf beiden Seiten der Polysiliziumgateelektrode 43 zu bilden. Ein undotierter CVD-Oxidfilm wird auf der gesamten Oberfläche des Substrats 40 abgeschieden und ei nem reaktiven Ionenätzen zum anisotropen Ätzen des undotierten CVD-Oxid films ausgesetzt, um Seltenwandoxidfilme 46 auf beiden Seiten der Polysiliziumgateelektrode 43 zu bilden. Um hochdotierte Source/Drain- Bereiche 47 auf beiden Seiten der Seitenwandoxidfilme 46 zu bilden, wer den Ionen injiziert.According to Fig. 5a, a substrate is first etched with 40 of a P-well un ter use of an I-shaped mask to form an I-shaped active region (see Fig. 3). In order to electrically isolate elements, a photoresist film is applied to the entire surface of the substrate 40 and subjected to exposure and development to remove the photoresist film on an insulating region. An insulating oxide film 41 which insulates the elements from each other is formed by thermal oxidation using the photoresist film left after removal as a mask. Then, a gate oxide film 42 is formed on the entire surface of the substrate 40 by thermal oxidation, and a polysilicon layer is deposited thereon by LPCVD (Low Pressure Chemical Vapor Deposition). Instead of the polysilicon layer, an amorphous silicon layer can be deposited and doped to form a polysilicon layer. To form a gate electrode, a CVD oxide film is deposited on the entire surface by low pressure chemical vapor deposition, and a photoresist film is applied to the CVD oxide film and exposed to exposure and development to remove the photoresist film with the photoresist film there is left where the gate electrode is to be formed. The CVD oxide film and the polysilicon layer are patterned using the photoresist film remaining after removal as a mask to form a gate cap oxide film 45 and a polysilicon gate electrode 43 . Ions are injected into the substrate 40 to form lightly doped source / drain regions 44 in the substrate on both sides of the polysilicon gate electrode 43 . An undoped CVD oxide film is deposited on the entire surface of the substrate 40 and exposed to a reactive ion etch to anisotropically etch the undoped CVD oxide film to form rare wall oxide films 46 on both sides of the polysilicon gate electrode 43 . To form highly doped source / drain regions 47 on both sides of the sidewall oxide films 46 who injects the ions.
Wie Fig. 5b zeigt, wird eine Titanschicht 48, mit der ein Metallsilizid gebil det wird, auf der ganzen Oberfläche des Substrats 40 durch Sputtern, oder ein physikalisches Verfahren oder ein chemisches Verfahren abgeschie den. Dabei kann das Metallsilizid auch aus Co, W, Mo und/oder Ni gebildet werden. Dann wird eine erste Polysiliziumschicht 49 durch LPCVD auf der gesamten Oberfläche ausgebildet. Anstelle der ersten Polysiliziumschicht 49 kann auch eine amorphe Siliziumschicht ausgebildet werden.As FIG. 5b shows, a titanium layer 48 , with which a metal silicide is formed, is deposited on the entire surface of the substrate 40 by sputtering, or a physical method or a chemical method. The metal silicide can also be formed from Co, W, Mo and / or Ni. Then, a first polysilicon layer 49 is formed on the entire surface by LPCVD. Instead of the first polysilicon layer 49 , an amorphous silicon layer can also be formed.
Entsprechend Fig. 5c wird ein Polyresistfilm auf die gesamte Oberfläche aufgetragen und einem anisotropen Ätzen ausgesetzt unter Benutzung ei nes Musters zum Ausbilden einer lokalen Silizidverdrahtung oder -leiter bahn, die im wesentlichen vertikal zu einer Richtung des aktiven Bereichs und dem isolierenden Oxidfilm 41 anzuordnen ist. Der Photoresistfilm wird entfernt und der nach dem Entfernen verbleibende Photoresistfilm wird als Maske beim Ätzen der ersten Polysiliziumschicht 49 benutzt.According to Fig. 5c Polyresistfilm is applied to the entire surface and subjected to anisotropic etching using egg nes pattern track for forming a local Silizidverdrahtung or conductors, which is to be disposed substantially vertically to a direction of the active region and the insulating oxide film 41st The photoresist film is removed and the photoresist film remaining after the removal is used as a mask in the etching of the first polysilicon layer 49 .
Entsprechend Fig. 5d wird das Substrat 40 einer Wärmebehandlung bei ei ner Temperatur von 500-700°C unter einer N₂- oder nichtreaktiven In nertgas-Umgebung ausgesetzt, so daß die Titanschicht 47 und die erste Polysiliziumschicht 49 miteinander reagieren um eine Silizidschicht (Ti- Six) 50 zu bilden. Dabei reagieren die erste Polysiliziumschicht 49 und die Titanschicht 48, die in Kontakt mit der Polysiliziumschicht 49 steht, um die Silizidschicht 50 zu bilden, und die Titanschicht 48, die nicht in Kon takt mit der Polysiliziumschicht 49 ist, reagiert nicht und verbleibt wie sie war. Als nächstes wird das Substrat in eine NH₄OH/H₂O₂ Mischlösung getaucht, um die Titanschicht 48, die nicht reagiert hat, vollständig zu entfernen. Falls anstelle der Titanschicht 48 eine Kobaltschicht ausgebil det ist, wird die Kobaltschicht durch Eintauchen in eine HNO₃/H₂O₂ Mischlösung entfernt.According to FIG. 5D, the substrate 40 is a heat treatment at ei ner temperature of 500-700 ° C under an N₂- or nonreactive exposed In nertgas environment, so that the titanium layer 47 and the first polysilicon layer 49 react with each other by a silicide layer (Ti Six) 50 to form. Thereby react the first polysilicon layer 49 and the titanium layer 48 is in contact with the polysilicon layer 49 to form the silicide layer 50 and the titanium layer 48 which is not clock in Kon with the polysilicon layer 49 is, does not react and remains as it was . Next, the substrate is immersed in a mixed NH₄OH / H₂O₂ solution to completely remove the titanium layer 48 that has not reacted. If a cobalt layer is formed instead of the titanium layer 48 , the cobalt layer is removed by immersion in an HNO₃ / H₂O₂ mixed solution.
Entsprechend Fig. 5e wird ein CVD-Oxidfilm 51 auf der gesamten Oberflä che als Isolationsfilm ausgebildet. Der Isolationsfilm wird aus O₃, TEOS oder BPSG gebildet, was leicht eingeebnet werden kann. Ein Photoresist film wird auf der gesamten Oberfläche des Substrats 40 aufgetragen und, um einen Datenzugriff zu einer DRAM-Zelle vorzusehen, wird der Photore sistfilm einer Musterung unterzogen unter Benutzung einer Maske, die ein Muster aufweist, welches eine Bitleitung und einen Pfad-Transistor elek trisch verbindet.According to FIG. 5e, a CVD oxide film 51 on the entire surface Oberflä is formed as an insulating film. The insulation film is formed from O₃, TEOS or BPSG, which can be easily leveled. A photoresist film is applied to the entire surface of the substrate 40 and, to provide data access to a DRAM cell, the photoresist film is patterned using a mask having a pattern that has a bit line and a path transistor trisch connects.
Der CVD-Oxidfilm 51 wird durch reaktives Ionenätzen unter Anwendung eines Plasmas von CHF₃- oder CF₄-Gas geätzt, um die Silizidschicht 50 auf einem Abschnitt des isolierenden Oxidfilms 41 freizulegen. Dann wird eine zweite Polysiliziumschicht 52 oder eine amorphe Siliziumschicht auf der gesamten Oberfläche des Substrats 40 durch chemische Niederdruck dampfabscheidung ausgebildet und eine Wolframsilizidschicht (WSix) wird darauf ausgebildet.The CVD oxide film 51 is etched by reactive ion etching using a plasma of CHF₃- or CF₄ gas to expose the silicide layer 50 on a portion of the insulating oxide film 41 . Then, a second polysilicon layer 52 or an amorphous silicon layer is formed on the entire surface of the substrate 40 by chemical vapor deposition, and a tungsten silicide layer (WSix) is formed thereon.
Entsprechend Fig. 5f wird ein Photoresistfilm auf die Wolframsilizid schicht 53 aufgetragen und Photoätzen ausgesetzt, um einen Abschnitt zum Ausbilden einer Bitleitung zurückzulassen. Der Photoresistfilm wird dann durch Belichten und Entwickeln entfernt. Die freigelegte Wolframsi lizidschicht 53 und die zweite Polysiliziumschicht 52 werden nacheinan der einem reaktiven Ionenätzen ausgesetzt, wobei der nach dem Entfernen zurückgelassene Photoresistfilm als Maske benutzt wird.Accordingly, Fig. 5f, a photoresist film on the tungsten silicide layer 53 is applied and subjected to photo-etching to leave a portion for forming a bit line. The photoresist film is then removed by exposure and development. The exposed tungsten silicide layer 53 and the second polysilicon layer 52 are successively exposed to a reactive ion etching, using the photoresist film left after removal as a mask.
Die Verdrahtung für eine DRAM-Zelle und das Verfahren zum Bilden der Verdrahtung für die DRAM-Zelle haben die folgenden Vorteile.The wiring for a DRAM cell and the method of forming the Wiring for the DRAM cell has the following advantages.
Zunächst löst die Ausbildung einer Verdrahtung in Kontakt mit der Silizid schicht, die auf einem Teil des isolierenden Oxidfilms ausgebildet ist, das Problem des Auftretens von Streß oder Spannungen zwischen der Ver drahtung und dem Substrat, das bei einem flachen Übergang oder einen flachen Verbindung auftreten kann.First, the formation of wiring in contact with the silicide solves layer formed on a part of the insulating oxide film which Problem of occurrence of stress or tension between the ver wiring and the substrate that is used in a flat transition or one flat connection can occur.
Desweiteren kann die Ausbildung der Kontaktverdrahtungsschicht auf den Source/Drain-Bereichen und der Silizidschicht auf dem isolierenden Oxidfilm die Probleme der Stufenabdeckung und Kurzschlüsse zwischen der Verdrahtung und dem Substrat oder der Verdrahtung und der Gateelektrode bei Fehlausrichtung lösen und auch einen Kontaktwider stand verbessern.Furthermore, the formation of the contact wiring layer can the source / drain regions and the silicide layer on the insulating Oxide film the problems of step coverage and short circuits between the wiring and the substrate or the wiring and the Loosen gate electrode in case of misalignment and also a contact resistance improve standing.
Claims (20)
- - einem Substrat (40), das eine aktive Schicht in seiner Oberfläche und ei nen Feldisolierfilm (41) aufweist,
- - einer isolierten Gateelektrode (43), die auf einem Abschnitt des akti ven Bereichs gebildet ist,
- - ersten und zweiten Verunreinigungsbereichen (44, 47), die in dem Substrat (40) auf beiden Seiten der Gateelektrode (43) gebildet sind,
- - einer ersten Verdrahtungsschicht (50), die sich bis zu dem Feldiso lierfilm (41) erstreckend ausgebildet ist, um die erste Verdrahtungs schicht (50) mit dem zweiten Verunreinigungsbereich (47) elektrisch zu verbinden,
- - einem Isolierfilm (51), der auf der gesamten Oberfläche des Substrat (40) ausgebildet ist, wobei der Isolierfilm ein Kontaktloch zu der ersten Verdrahtungsschicht (50) aufweist und
- - einer zweiten Verdrahtungsschicht, die auf dem Isolierfilm (51) aus gebildet ist, wobei die zweite Verdrahtungsschicht durch das Kontaktloch mit der ersten Verdrahtungsschicht (50) verbunden ist.
- - A substrate ( 40 ) which has an active layer in its surface and egg NEN field insulating film ( 41 ),
- - An insulated gate electrode ( 43 ) which is formed on a portion of the active region,
- first and second contamination regions ( 44 , 47 ) formed in the substrate ( 40 ) on both sides of the gate electrode ( 43 ),
- - A first wiring layer ( 50 ), which is formed up to the Feldiso lierfilm ( 41 ) extending to electrically connect the first wiring layer ( 50 ) with the second contamination region ( 47 ),
- an insulating film ( 51 ) formed on the entire surface of the substrate ( 40 ), the insulating film having a contact hole to the first wiring layer ( 50 ) and
- - A second wiring layer formed on the insulating film ( 51 ), the second wiring layer being connected to the first wiring layer ( 50 ) through the contact hole.
- - Festlegen eines aktiven Bereichs und eines Feldbereichs auf einem Substrat (40) und Ausbilden eines Feldisolierfilms (41) in dem Feldbe reich,
- - Ausbilden einer Gateelektrode (43) auf dem Substrat (40) in dem akti ven Bereich,
- - Ausbilden erster und zweiter Verunreinigungsbereiche (44, 47) in dem Substrat (40) in dem aktiven Bereich auf beiden Seiten der Gateelek trode (43),
- - Ausbilden einer ersten Verdrahtungsschicht (50) auf dem zweiten Verunreinigungsbereich (47) und auf dem an den zweiten Verunreini gungsbereich (47) angrenzenden Feldisolierfilm (41);
- - Ausbilden eines Isolierfilms (51) mit einem Kontaktloch zu der ersten Verdrahtung auf der gesamten Oberfläche des Substrats (40), und
- - Ausbilden einer zweiten Verdrahtungsschicht (52, 53) auf dem Iso lierfilm (51), die durch das Kontaktloch mit der ersten Verdrahtungs schicht (50) verbunden ist.
- - Defining an active area and a field area on a substrate ( 40 ) and forming a field insulating film ( 41 ) in the field area,
- - Forming a gate electrode ( 43 ) on the substrate ( 40 ) in the active area,
- - Forming first and second contamination regions ( 44 , 47 ) in the substrate ( 40 ) in the active region on both sides of the gate electrode ( 43 ),
- - Forming a first wiring layer ( 50 ) on the second contamination region ( 47 ) and on the field contamination film ( 41 ) adjoining the second contamination region ( 47 );
- - Forming an insulating film ( 51 ) with a contact hole to the first wiring on the entire surface of the substrate ( 40 ), and
- - Form a second wiring layer ( 52 , 53 ) on the insulating film ( 51 ), which is connected through the contact hole to the first wiring layer ( 50 ).
- - Ausbilden isolierender Seitenwände (46) an den Seiten der Gateelek trode (43),
- - Abscheiden eines hochschmelzenden Metalls auf der gesamten Ober fläche des Substrat (40),
- - Ausbilden von Polysilizium auf dem zweiten Verunreinigungsbereich (47) und dem Feldisolierfilm (41) benachbart zu dem zweiten Verunreini gungsbereich (47) zum Ausbilden eines Silizids bei Reaktion mit dem hochschmelzenden Metall, und
- - Entfernen des hochschmelzenden Metalls, das nicht reagiert hat.
- - Forming insulating side walls ( 46 ) on the sides of the gate electrode ( 43 ),
- - Deposition of a high-melting metal on the entire surface of the substrate ( 40 ),
- - Forming polysilicon on the second impurity region ( 47 ) and the field insulating film ( 41 ) adjacent to the second impurity region ( 47 ) to form a silicide upon reaction with the refractory metal, and
- - Removing the high-melting metal that has not reacted.
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