DE19612701A1

DE19612701A1 - Variable delay circuit with gate chain

Info

Publication number: DE19612701A1
Application number: DE19612701A
Authority: DE
Inventors: Norio Higashisaka; Akira Ohta
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1995-06-06
Filing date: 1996-03-29
Publication date: 1996-12-12
Anticipated expiration: 2016-03-30
Also published as: US5668491A; KR970004325A; FR2735297B1; JPH08330918A; FR2735297A1; DE19612701C2

Abstract

The signal to be delayed is delivered to the first delay gate (1.1). There are n separating gates (3.1 to 3.n) which respectively receive the output signals of the delay gates (1.1 to 1.n). The associated separating gate output wirings (4.1 to 4.n) have their lengths sequentially reduced from the first to the nth one. The wiring first ends are each coupled to the outputs of the respective separating gates. An n:1 type of selector (150) is coupled to the signal output ends of wirings, allowing for the selection of an output signal from the chosen separating gate circuit, and its transmission to the output terminal (OUT).

Description

Die vorliegende Erfindung betrifft eine variable Verzögerungs schaltung, um ein gewünschtes Taktsignal zum Einsatz in einer digitalen Schaltung zu erhalten, insbesondere eine variable Verzögerungsschaltung, die eine Gatterkette und einen Selektor umfaßt und verbesserte Eigenschaften aufweist.The present invention relates to a variable delay circuit to a desired clock signal for use in a digital circuit, especially a variable one Delay circuit comprising a gate chain and a selector comprises and has improved properties.

Fig. 18 ist ein Diagramm, das eine variable Verzögerungsschal tung gemäß dem Stand der Technik darstellt. In der Zeichnung bezeichnen die Bezugszeichen 1₁ bis 1 _n n einzelne Verzögerungs gatter zum Verzögern eines Eingangssignals um eine vorbestimmte Zeitspanne. Das Bezugszeichen 100 bezeichnet eine Gatterkette, welche die Verzögerungsgatter 1₁ bis 1 _n umfaßt, die miteinander in Reihe geschaltet sind. Das Bezugszeichen 150 bezeichnet einen n : 1-Selektor, der die Signale von den Verbindungsknoten der jeweiligen Gatter der Gatterkette 100 erhält und eines un ter den Signalen auswählt, um es selektiv auszugeben. Das Bezugszeichen 151 bezeichnet eine Auswahlsignal-Erzeu gungsschaltung zum Erzeugen eines Signals zum Steuern des n : 1- Selektors 150. Fig. 18 is a diagram illustrating a variable delay TIC in accordance with the prior art showing. In the drawing, reference numerals 1 ₁ to 1 _n n denote individual delay gates for delaying an input signal by a predetermined period of time. The reference numeral 100 denotes a gate chain which comprises the delay gates 1 ₁ to 1 _n , which are connected in series with one another. Reference numeral 150 denotes an n: 1 selector which receives the signals from the connection nodes of the respective gates of the gate chain 100 and selects one among the signals to selectively output it. Reference numeral 151 denotes a selection signal generating circuit for generating a signal for controlling the n: 1 selector 150 .

Es folgt eine Beschreibung des Betriebes. Ein Eingangspuls signal am Eingangsanschluß IN der ersten Verzögerungsgatter- Stufe 1₁ der Gatterkette 100 wird durch die Gatterkette übertragen, wobei das Signal durch die jeweiligen Verzögerungs gatter verzögert wird, und die Pulssignale an den Verbindungs knoten der jeweiligen Verzögerungsgatter werden dem n : 1-Selek tor 150 zugeführt. Da ein Auswahlwert an den n : 1-Selektor 150 gegeben wird, wird ein Pulssignal mit einer vorbestimmten Ver zögerung gegenüber dem am Eingangsanschluß IN eingegebenen Pulssignal der ersten Gatterstufe 1₁ der Gatterkette 100 zum Ausgangsanschluß AUS des n : 1-Selektors 150 in Abhängigkeit vom Steuersignal der Auswahlsignal-Erzeugungsschaltung 151 ausgege ben.A description of the operation follows. An input pulse signal at the input terminal IN of the first delay gate stage 1 ₁ of the gate chain 100 is transmitted through the gate chain, the signal being delayed by the respective delay gate, and the pulse signals at the connection nodes of the respective delay gates become the n: 1 selek gate 150 fed. Since a selection value is given to the n: 1 selector 150 , a pulse signal with a predetermined delay compared to the pulse signal input at the input terminal IN of the first gate stage 1 ₁ of the gate chain 100 to the output terminal AUS of the n: 1 selector 150 is dependent on Control signal of the selection signal generation circuit 151 is output.

Die herkömmliche, wie vorstehend beschrieben aufgebaute Verzö gerungsschaltung weist die folgenden Nachteile auf. Insbeson dere wird die minimale veränderbare Verzögerungszeit, d. h. die Auflösung einer solchen variablen Verzögerungsschaltung, durch die Verzögerungszeit (nachfolgend als t_di bezeichnet) der je weiligen Verzögerungsgatter, welche die Gatterkette 100 bilden, bestimmt. Tatsächlich wird aufgrund der parasitären Kapazität der Verdrahtung jedoch die Verzögerungsauflösung gröber als die Verzögerungszeit t_di, wie in Fig. 19 gezeigt. In Fig. 19 be zeichnet das Bezugszeichen 1 _k, 1 _k+1 jeweils das k-te und (k+1)- te in der Gatterkette enthaltene Gatter. Das Bezugszeichen CL_2k bezeichnet eine parasitäre Kapazität, die auf die Verdrahtung zwischen Ausgang der Verzögerung 1 _k und Eingang der Verzögerung 1 _k+1 zurückzuführen ist. Das Bezugszeichen CL_2k bezeichnet eine parasitäre Kapazität, die auf die Verdrahtung zwischen Ausgang des Verzögerungsgatters 1 _k und dem n : 1-Selektor 150 zurückzu führen ist. Daher wird die Verzögerungszeit im k-ten Gatter 1 _k die Summe aus der Gatterverzögerung t_di und der Lastverzögerung aufgrund der parasitären Kapazität CL_1k und CL_2k, was eine Ver ringerung der Auflösung der variablen Verzögerungsschaltung zur Folge hat, d. h. in jedem Gatter ist die Verzögerungszeit er höht. Da der durch die parasitäre Kapazität bedingte Betrag der Verzögerungszeit einen 0,5 bis 1,5mal so großen Wert wie die Verzögerungszeit t_tdi annimmt, wird die Auflösung einer solchen variablen Verzögerungsschaltung 1,5 bis 2,5mal so groß wie die Gatterverzögerungszeit t_di, was so groß ist, daß es nicht ver nachlässigt werden kann.The conventional delay circuit constructed as described above has the following disadvantages. In particular, the minimum changeable delay time, ie the resolution of such a variable delay circuit, is determined by the delay time (hereinafter referred to as t _di ) of the respective delay gates which form the gate chain 100 . In fact, due to the parasitic capacitance of the wiring, the delay resolution becomes coarser than the delay time t _di , as shown in FIG. 19. In Fig. 19, reference numerals 1 _k , 1 _{k + 1} denote the kth and (k + 1) th gates contained in the gate chain, respectively. The reference symbol CL _2k denotes a parasitic capacitance which is due to the wiring between the output of the delay 1 _k and the input of the delay 1 _{k + 1} . The reference symbol CL _2k denotes a parasitic capacitance which can be traced back to the wiring between the output of the delay gate 1 _k and the n: 1 selector 150 . Therefore, the delay time in the kth gate 1 _{k is} the sum of the gate delay t _di and the load delay due to the parasitic capacitance CL _1k and CL _2k , which results in a reduction in the resolution of the variable delay circuit, that is, in each gate Delay time increases. Since the amount of the delay time caused by the parasitic capacitance assumes a value 0.5 to 1.5 times as large as the delay time t _tdi , the resolution of such a variable delay circuit becomes 1.5 to 2.5 times as large as the gate delay time t _di , which is so big that it cannot be neglected.

Als Gegenmaßnahme zu dieser Verringerung der Auflösung könnte man vorschlagen, die Verringerung der Auflösung dadurch zu unterdrücken, daß man die Verzögerungszeit t_di des Verzögerzungsgatters reduziert. Jedoch muß man, um die Verzö gerungszeit t_di des Verzögerungsgatters zu verringern, die Größe der Transistoren, die die Verzögerungsgatter bilden, er höhen, was eine Erhöhung des Leistungsverlustes zur Folge hat.As a countermeasure to this reduction in resolution, one could suggest suppressing the reduction in resolution by reducing the delay time t _{di of} the delay gate. However, in order to reduce the delay time t _{di of} the delay gate, the size of the transistors forming the delay gates must be increased, which results in an increase in the power loss.

Die Aufgabe der vorliegenden Erfindung liegt darin, eine va riable Verzögerungsschaltung anzugeben, die keine Verringerung der Auflösung aufgrund von parasitärer Kapazität der Verdrah tung der Verzögerungsgatter und keine Erhöhung des Leistungsverlustes mit sich bringt.The object of the present invention is a va riable delay circuit to indicate the no reduction the resolution due to parasitic capacitance of the wiring tion of the delay gates and no increase in Performance loss.

Diese Aufgabe wird alternativ durch die Ansprüche 1, 2, 8 und 9 gelöst.This task is alternatively by claims 1, 2, 8 and 9 solved.

Weitere Merkmale und Vorteile der Erfindung ergeben sich aus der nachfolgenden detaillierten Beschreibung. Es ist selbstver ständlich, daß die nachfolgende Beschreibung und die speziellen Ausführungsbeispiele nur zu Illustrationszwecken dienen. Für den Fachmann werden sich aus dieser detaillierten Beschreibung zahlreiche Änderungen und Abwandlungen innerhalb des Bereiches der Erfindung ergeben.Further features and advantages of the invention result from the following detailed description. It is self-evident of course, that the following description and the special Exemplary embodiments are used only for illustration purposes. For Those skilled in the art will appreciate this detailed description numerous changes and modifications within the area of the invention.

Nach einem ersten Aspekt der vorliegenden Erfindung umfaßt eine variable Verzögerungsschaltung eine Gatterkette mit ersten bis n-ten Verzögerungsgattern (n ist eine ganze Zahl größer 2), die miteinander über Verzögerungsgatter-Verdrahtungen mit einer je weiligen Verdrahtungslänge in Serie geschaltet sind, wobei an das erste Verzögerungsgatter ein zu verzögerndes Eingangssignal gegeben wird, erste bis n-te Trenngatter, an die jeweils die Ausgänge der ersten bis n-ten Verzögerungsgatters gegeben wer den, erste bis n-te Trenngatter-Verdrahtungen, deren jeweilige Länge schrittweise von der ersten bis zur n-ten verkürzt sind, deren eine Enden jeweils an die ersten bis n-ten Trenngatter angeschlossen sind, und einen n : 1-Selektor, an den die anderen Enden der ersten bis n-ten Trenngatter-Verdrahtungen ange schlossen sind, um ein Ausgangssignal der ersten bis n-ten Trenngatter auszuwählen, um es in Abhängigkeit eines Auswahl signals auszugeben.According to a first aspect of the present invention, a variable delay circuit a gate chain with first to nth delay gates (n is an integer greater than 2) that with each other via delay gate wiring with one each because wiring length are connected in series, with the first delay gate an input signal to be delayed is given, first to nth separating gates, to each of which Outputs of the first to nth delay gates are given the first to nth isolating gate wiring, their respective Length are gradually reduced from the first to the nth, one end of each at the first to nth separating gates are connected, and an n: 1 selector to which the others Ends of the first to nth isolator gate wiring are closed to an output signal of the first to nth Divider to select it depending on a selection output signals.

Daher wird eine durch parasitäre Kapazität der Verzögerungs gatter-Verdrahtungen bedingte Verschlechterung in der Auflösung unterdrückt.Therefore, due to parasitic capacitance of the delay gate wiring deterioration in resolution suppressed.

Nach einem zweiten Aspekt der vorliegenden Erfindung umfaßt eine variable Verzögerungsschaltung eine Gatterkette mit ersten bis n-ten Verzögerungsgattern (n ist eine ganze Zahl größer als 2), die miteinander über Verzögerungsgatter-Verdrahtungen mit einer jeweiligen Verdrahtungslänge in Serie geschaltet sind, wobei an das erste Verzögerungsgatter ein zu verzögerndes Ein gangssignal gegeben wird, einen n : 1-Trenn-Selektor, an dessen n Eingänge jeweils die Ausgänge der ersten bis n-ten Verzöge rungsgatter angeschlossen sind, und wobei eines der Eingangs signale ausgewählt wird, um es in Abhängigkeit von einem Aus wahlsignal auszugeben. Dabei umfaßt der n : 1-Trenn-Selektor je weils erste bis n-te Trenngatter, die im Selektor die Ausgangs signale der ersten bis n-ten Verzögerungsgatter erhalten, ein Auswahlgatter, das die Ausgangssignale der ersten bis n-ten Trenngatter im Selektor empfängt und eines der Eingangssignale ausgibt, und erste bis n-te Trenngatter-Verdrahtungen im Selek tor mit Längen, die jeweils aufeinanderfolgend von der ersten bis zur n-ten kürzer werden, deren eine Enden an die ersten bis n-ten Trenngatter im Selektor angeschlossen sind und deren an dere Enden an das Auswahlgatter angeschlossen sind.According to a second aspect of the present invention a variable delay circuit a gate chain with the first to nth delay gates (n is an integer greater than 2) that are connected to each other via delay gate wiring of a respective wiring length are connected in series, an on to be delayed to the first delay gate output signal is given, an n: 1 separator, at the n Inputs the outputs of the first to nth delays gates are connected, and being one of the input signals is selected to make it dependent on an off to issue the election signal. The n: 1 separator selector comprises because first to nth separating gates, which are the output in the selector received signals of the first to nth delay gates, a Selection gate that the output signals of the first to nth Isolating gate in the selector receives and one of the input signals outputs, and first to nth isolating gate wiring in the Selek gate with lengths, each successive from the first become shorter to the nth, one end of which ends at the first to nth separating gates are connected in the selector and their on whose ends are connected to the selection gate.

Daher wird mit einem einfachen Aufbau eine variable Verzöge rungsschaltung erhalten, bei der die durch parasitäre Kapazität der Verzögerungsgatter-Verdrahtungen bedingte Verschlechterung der Auflösung unterdrückt ist. Therefore, with a simple structure, there is a variable delay obtained circuit in which the parasitic capacitance deterioration of the delay gate wiring the resolution is suppressed.

Nach einem dritten Aspekt der vorliegenden Erfindung sind bei der oben beschriebenen variablen Verzögerungsschaltung die Län gendifferenzen zwischen den ersten bis n-ten Trenngatter-Ver drahtungen jeweils gleich den Längen der entsprechenden Verzö gerungsgatter-Verdrahtungen der Gatterkette. Daher ist die Auf lösung der variablen Verzögerungsschaltung gleich der Verzöge rungszeit des Verzögerungsgatters.According to a third aspect of the present invention, there are of the variable delay circuit described above difference between the first to nth separating gate ver wires equal to the lengths of the corresponding delays the gate chain wiring. Hence the up Solution of the variable delay circuit equal to the delays time of the delay gate.

Nach einem vierten Aspekt der vorliegenden Erfindung sind bei der oben beschriebenen variablen Verzögerungsschaltung die Län gendifferenzen zwischen den ersten bis n-ten Trenngatter-Ver drahtungen jeweils größer als die Längen der jeweiligen Verzögerungsgatter-Verdrahtungen der Gatterkette. Daher ist die Auflösung der variablen Verzögerungsschaltung kleiner als die Verzögerungszeit des Verzögerungsgatters.According to a fourth aspect of the present invention, there are of the variable delay circuit described above difference between the first to nth separating gate ver wires each larger than the lengths of the respective Delay gate wiring of the gate chain. Hence the Resolution of the variable delay circuit smaller than that Delay time of the delay gate.

Nach einem fünften Aspekt der vorliegenden Erfindung haben bei der oben beschriebenen variablen Verzögerungsschaltung die er sten bis n-ten Trenngatter-Verdrahtungen jeweils Verdrah tungslängen, die addiert eine Verdrahtungslänge zum Beseitigen von Variationen in der Gatter-Verzögerungszeit der ersten bis n-ten Verzögerungsgatter beinhalten.According to a fifth aspect of the present invention the above-described variable delay circuit most to nth isolating gate wiring each cable lengths, which adds a wiring length for elimination of variations in the gate delay time of the first to Include nth delay gates.

Daher wird eine Variation der Auflösung der variablen Verzö gerungsschaltung aufgrund von Änderung im Betriebsablauf, Än derungen in der Temperatur, Änderungen in der Stromzuführung und dergleichen unterdrückt.Therefore, a variation in the resolution of the variable delay control circuit due to change in the operating sequence, Än changes in temperature, changes in power supply and the like suppressed.

Nach einem sechsten Aspekt der vorliegenden Erfindung sind bei der oben beschriebenen variablen Verzögerungsschaltung die er sten bis n-ten Trenngatter Umkehrgatter.According to a sixth aspect of the present invention the above-described variable delay circuit most to nth separating gate reversing gate.

Daher wird die Länge der Trenngatter-Verdrahtungen im Vergleich zu der oben beschriebenen variablen Verzögerungsschaltung bei gleicher Auflösung der variablen Verzögerungsschaltung verkürzt.Therefore, the length of the separator gate wiring is compared to the variable delay circuit described above same resolution of the variable delay circuit shortened.

Nach einem siebten Aspekt der vorliegenden Erfindung sind bei der oben beschriebenen Verzögerungsschaltung die Größen der Transistoren, welche die ersten bis n-ten Trenngatter bilden, kleiner als die Größen der Transistoren, welche die ersten bis n-ten Verzögerungsgatter bilden.According to a seventh aspect of the present invention the delay circuit described above the sizes of the Transistors which form the first to nth isolating gates, smaller than the sizes of the transistors that the first to Form nth delay gate.

Daher wird die Länge der Verdrahtung der Trenngatter im Ver gleich zu der oben beschriebenen variablen Verzögerungsschal tung bei gleicher Auflösung der variablen Verzögerungsschaltung kleiner.Therefore, the length of the separation gate wiring in the ver equal to the variable delay scarf described above device with the same resolution of the variable delay circuit smaller.

Nach einem achten Aspekt der vorliegenden Erfindung umfaßt eine variable Verzögerungsschaltung eine Gatterkette mit ersten bis n-ten Verzögerungsgattern (n ist eine ganze Zahl größer als 2), die jeweils über Verzögerungsgatter-Verdrahtungungen mit einer jeweiligen Länge miteinander in Serie geschaltet, wobei an das erste Verzögerungsgatter ein zu verzögerndes Eingangssignal ge geben wird, erste bis n-te Trennschaltungen, die jeweils die Ausgangssignale der ersten bis n-ten Gatter der Gatterkette er halten und jeweils erste bis m-te Trennsysteme aufweisen, einen (m × n) : 1-Selektor, der die Ausgangssignale der ersten bis n ten Trennschaltungen an seinen (m × n) Eingängen erhält und ei nes der Eingangssignale auswählt, um es in Abhängigkeit von ei nem Auswahlsignal auszugeben. Dabei umfassen alle der ersten bis m-ten Trennsysteme jeder ersten bis n-ten Trennschaltung Trenngatter, deren Eingangsseiten zusammengeschlossen sind. Weiter sind Trenngatter-Verdrahtungen vorgesehen, deren eine Enden an den Ausgängen der Trenngatter angeschlossen sind und deren andere Enden an die Eingänge des (m × n) : 1-Selektors an geschlossen sind, wobei die Längen der (m × n) Trenngatter-Ver drahtungen aufeinanderfolgend von der ersten Trennsystemseite der ersten Trennschaltung zur m-ten Trennsystemseite der n-ten Trennschaltung verkürzt sind.According to an eighth aspect of the present invention, one comprises variable delay circuit a gate chain with first to nth delay gates (n is an integer greater than 2), each with delay gate wiring with a respective length connected in series with each other, with the first delay gate ge an input signal to be delayed will give first to nth isolating circuits, each of which Output signals of the first to nth gates of the gate chain hold and each have first to mth separation systems, one (m × n): 1 selector, which the output signals of the first to n receives th isolation circuits at its (m × n) inputs and ei selects one of the input signals to be dependent on egg output a selection signal. All include the first to mth isolation systems of every first to nth isolation circuit Isolation gates, the input sides of which are connected. Separating gate wiring is also provided, one of which Ends are connected to the outputs of the separating gates and the other ends of which connect to the inputs of the (m × n): 1 selector are closed, the lengths of the (m × n) separating gate ver wirings successively from the first separation system side the first isolating circuit to the mth isolating system side of the nth Isolation circuit are shortened.

Daher wird die Auflösung weiter verbessert, ohne daß die Ord nungszahl der Verzögerungsgatter erhöht wird. In dieser vari ablen Verzögerungsschaltung wird die durch parasitäre Kapazität der Verzögerungsgatter-Verdrahtungen bedingte Verschlechterung der Auflösung unterdrückt.Therefore, the resolution is further improved without the Ord the number of delay gates is increased. In this vari Ablen delay circuit is caused by parasitic capacitance deterioration of the delay gate wiring suppressed the resolution.

Nach einem neunten Aspekt der vorliegenden Erfindung umfaßt eine variable Verzögerungsschaltung eine Gatterkette mit ersten bis n-ten Verzögerungsgattern (n ist eine ganze Zahl größer als 2), die über Verzögerungsgatter-Verdrahtungen mit einer ent sprechenden Verdrahtungslänge miteinander in Serie geschaltet sind, wobei an das erste Verzögerungsgatter ein zu verzögerndes Signal gegeben wird, erste bis n-te Trennschaltungen, die die Ausgangssignale der ersten bis n-ten Gatter der Gatterkette an ihren Eingängen erhalten und jeweils erste bis m-te Trenn systeme aufweisen, erste bis m-te n : 1-Selektoren, an deren n Eingängen jeweils die Ausgänge der gleich numerierten Trenn systeme aus den ersten bis m-ten Trennsystemen der ersten bis n-ten Trennschaltungen eingegeben werden und die jeweils eines der Eingangssignale auswählen, um es in Abhängigkeit von ent sprechenden Auswahlsignalen auszugeben. Alle ersten bis m-ten Trennsysteme jeder ersten bis n-ten Trennschaltung weisen Trenngatter auf, deren Eingangsseiten zusammengeschlossen sind und Trenngatterverdrahtungen, deren eine Enden an die Ausgänge der Trenngatter angeschlossen sind und deren andere Enden je weils an die zugeordneten Eingänge der ersten bis m-ten n : 1-Se lektoren angeschlossen sind. Die Längen der Trenn gatterverdrahtungen in den gleichnumerierten Trennsystemen der ersten bis n-ten Trennschaltungen sind aufeinanderfolgend von der ersten Trennschaltungsseite zur n-ten Trennschaltungsseite verkürzt und die Differenzen in der Verdrahtungslänge zwischen den jeweiligen Trennsystemen sind voneinander verschieden.According to a ninth aspect of the present invention a variable delay circuit a gate chain with the first to nth delay gates (n is an integer greater than 2), which has delay gate wiring with an ent speaking wiring length connected in series are, to the first delay gate to be delayed Signal is given first to nth isolation circuits that the Output signals of the first to nth gates of the gate chain receive their inputs and first to mth separations have systems, first to m-th n: 1 selectors, at the n Inputs the outputs of the same numbered separators systems from the first to m-th separation systems of the first to nth isolating circuits can be entered and each one of the input signals to select depending on ent output speaking selection signals. Every first to mth Isolation systems have every first to nth isolating circuit Isolation gate, the input sides are connected and divider wiring, one end of which is connected to the outputs the separation gate are connected and their other ends each because of the assigned inputs of the first to m-th n: 1-se lecturers are connected. The lengths of the separators gate wiring in the same numbered separation systems of first to nth isolation circuits are consecutive from the first disconnect side to the nth disconnect side shortens and the differences in wiring length between the respective separation systems are different from each other.

Daher wird eine variable Verzögerungsschaltung mit unterschied licher Auflösung gebildet und eine bestimmte Auflösung kann willkürlich ausgewählt werden. Dabei wird in dieser variablen Verzögerungsschaltung die durch parasitäre Kapazität in der Verdrahtung der Verknüpfungsgatter bedingte Verschlechterung in der Auflösung unterdrückt.A variable delay circuit is therefore differentiated Licher resolution formed and a certain resolution can arbitrarily selected. It is variable in this Delay circuit caused by parasitic capacitance in the Wiring of the link gates caused deterioration in suppressed the resolution.

Nach einem zehnten Aspekt der vorliegenden Erfindung sind bei der oben beschriebenen variablen Verzögerungsschaltung die Differenzen in der Verdrahtungslänge der ersten Trenngatterver drahtungen unter den ersten bis n-ten Trennschaltungen jeweils zu den Längen der jeweiligen Verzögerungsgatter-Verdrahtungen der Gatterkette gleich. According to a tenth aspect of the present invention of the variable delay circuit described above Differences in the wiring length of the first isolating gate ver wires under the first to nth isolating circuits each to the lengths of the respective delay gate wiring the same as the gate chain.

Daher ist die Auflösung der variablen Verzögerungsschaltung im ersten Trennsystem zur Verzögerungszeit des Verzö gerungsgatters gleich.Therefore, the resolution of the variable delay circuit in the first separation system for the delay time of the delay gating gate the same.

Nach einem elften Aspekt der vorliegenden Erfindung sind bei der oben beschriebenen variablen Verzögerungsschaltung die Differenzen in den Längen der Verdrahtungen des ersten Trenn gatters unter den ersten bis n-ten Trennschaltungen jeweils größer als die Längen der jeweiligen Verzögerungsgatter- Verdrahtung der Gatterkette.According to an eleventh aspect of the present invention of the variable delay circuit described above Differences in the lengths of the wiring of the first disconnect gatters among the first to nth isolating circuits each greater than the lengths of the respective delay gates Wiring the gate chain.

Daher ist die Auflösung der variablen Verzögerungsschaltung in dem ersten Trennsystem kleiner als die Verzögerungszeit der Verzögerungsgatter.Therefore, the resolution of the variable delay circuit is in the first separation system is less than the delay time of the Delay gate.

Nach einem zwölften Aspekt der vorliegenden Erfindung weisen bei der oben beschriebenen Verzögerungsschaltung die Trenn gatter-Verdrahtungen der ersten bis n-ten Trennschaltungen je weils Verdrahtungslängen auf, die zusätzliche Verdrahtungslän gen einschließen, um Variationen in den Gatterverzö gerungszeiten der ersten bis n-ten Verzögerungsgatter zu be seitigen. Daher werden Variationen in der Auflösung der vari ablen Verzögerungsschaltung aufgrund von Änderungen im Be triebsablauf, Änderungen in der Temperatur, Änderungen in der Stromzuführung und dergleichen unterdrückt.According to a twelfth aspect of the present invention in the delay circuit described above, the disconnect gate wiring of the first to nth isolating circuits each because wiring lengths, the additional wiring length to include variations in gate delays to the first to nth delay gates sided. Therefore, variations in the resolution of the vari ablen delay circuit due to changes in loading drive sequence, changes in temperature, changes in Power supply and the like suppressed.

Nach einem dreizehnten Aspekt der vorliegenden Erfindung sind bei der oben beschriebenen variablen Verzögerungsschaltung die Trenngatter der ersten bis n-ten Trennschaltungen Umkehrgatter.According to a thirteenth aspect of the present invention in the variable delay circuit described above Isolation gates of the first to nth isolation circuits.

Daher sind die Trenngatter-Verdrahtungen im Vergleich zu denen der oben beschriebenen variablen Verzögerungsschaltungen ver kürzt. Die Auflösung der variablen Verzögerungsschaltung ist dabei gleich.Therefore, the isolator gate wiring is compared to that of the variable delay circuits described above ver cuts. The resolution of the variable delay circuit is doing the same.

Nach einem vierzehnten Aspekt der vorliegenden Erfindung sind bei der oben beschriebenen Verzögerungsschaltung die Größe der Transistoren, die die Trenngatter der ersten bis n-ten Trenn schaltungen bilden, kleiner als die Größen der Transistoren, die die ersten bis n-ten Verzögerungsgatter bilden.According to a fourteenth aspect of the present invention in the delay circuit described above, the size of the Transistors that separate the isolation gates of the first through the nth isolation form circuits smaller than the sizes of the transistors, which form the first to nth delay gates.

Daher sind die Trenngatter-Verdrahtungen im Vergleich zu denen der oben beschriebenen variablen Verzögerungsschaltung ver kürzt. Die Auflösung der variablen Verzögerungsschaltung ist dabei gleich.Therefore, the isolator gate wiring is compared to that the variable delay circuit described above ver cuts. The resolution of the variable delay circuit is doing the same.

Weitere Merkmale und Vorteile der vorliegenden Erfindung werden nachfolgend anhand der Beschreibung von Ausführungsbeispielen und unter Bezugnahme auf die beiliegenden Zeichnungen näher er läutert.Other features and advantages of the present invention will be below based on the description of exemplary embodiments and with reference to the accompanying drawings purifies.

Hierbei zeigen:Here show:

Fig. 1 ein Schaltbild, das eine variable Verzögerungs schaltung gemäß einem ersten Ausführungsbeispiel der vorliegen den Erfindung zeigt; Fig. 1 is a circuit diagram showing a variable delay circuit according to a first embodiment of the present invention;

Fig. 2 ein Zeitdiagramm, das den Betrieb der variablen Verzögerungsschaltung gemäß dem ersten Ausführungsbeispiel er läutert; Fig. 2 is a timing chart that explains the operation of the variable delay circuit according to the first embodiment;

Fig. 3 ein Schaltbild, das eine variable Verzögerungs schaltung gemäß einem zweiten Ausführungsbeispiel der vorlie genden Erfindung zeigt; Fig. 3 is a circuit diagram showing a variable delay circuit according to a second embodiment of the vorlie invention;

Fig. 4 ein Zeitdiagramm, das den Betrieb der variablen Verzögerungsschaltung gemäß dem zweiten Ausführungsbeispiel er läutert; Fig. 4 is a timing chart that explains the operation of the variable delay circuit according to the second embodiment;

Fig. 5 ein Schaltbild, das eine variable Verzögerungs schaltung gemäß einem dritten Ausführungsbeispiel der vorlie genden Erfindung zeigt; Fig. 5 is a circuit diagram showing a variable delay circuit according to a third embodiment of the present invention;

Fig. 6 ein Zeitdiagramm, das den Betrieb der variablen Verzögerungsschaltung gemäß dem dritten Ausführungsbeispiel er läutert; Fig. 6 is a timing chart explaining the operation of the variable delay circuit according to the third embodiment;

Fig. 7 ein Schaltbild, das eine variable Verzögerungs schaltung gemäß einem vierten Ausführungsbeispiel der vorlie genden Erfindung zeigt; Fig. 7 is a circuit diagram showing a variable delay circuit according to a fourth embodiment of the vorlie invention;

Fig. 8 ein Zeitdiagramm, das den Betrieb der variablen Verzögerungsschaltung gemäß dem vierten Ausführungsbeispiel er läutert; Fig. 8 is a timing chart explaining the operation of the variable delay circuit according to the fourth embodiment;

Fig. 9 ein Schaltbild, das eine variable Verzögerungs schaltung gemäß einem fünften Ausführungsbeispiel der vorlie genden Erfindung zeigt; Fig. 9 is a circuit diagram showing a variable delay circuit according to a fifth embodiment of the vorlie invention;

Fig. 10 ein Zeitdiagramm, das den Betrieb der variablen Verzögerungsschaltung gemäß dem fünften Ausführungsbeispiel er läutert; Fig. 10 is a timing chart explaining the operation of the variable delay circuit according to the fifth embodiment;

Fig. 11 ein Schaltbild, das einen n : 1-Selektor gemäß ei nem weiteren Aufbau zeigt; Fig. 11 is a circuit diagram showing a n: 1 selector according ei shows nem another structure;

Fig. 12 ein Schaltbild, das eine variable Verzögerungs schaltung gemäß einem sechsten Ausführungsbeispiel der vorlie genden Erfindung zeigt; Fig. 12 is a circuit diagram showing a variable delay circuit according to a sixth embodiment of the present invention;

Fig. 13 ein Zeitdiagramm, das den Betrieb der variablen Verzögerungsschaltung gemäß dem sechsten Ausführungsbeispiel erläutert; FIG. 13 is a timing chart explaining the operation of the variable delay circuit according to the sixth embodiment;

Fig. 14 ist ein Schaltbild, das eine variable Verzö gerungsschaltung gemäß einem siebten Ausführungsbeispiel der vorliegenden Erfindung zeigt; Fig. 14 is a circuit diagram showing a variable deferrers delay circuit according to a seventh embodiment of the present invention;

Fig. 15 ist ein Zeitdiagramm, das den Betrieb der va riablen Verzögerungsschaltung gemäß dem siebten Ausführungsbei spiel erläutert; Fig. 15 is a timing chart explaining the operation of the va ables delay circuit according to the seventh Ausführungsbei game;

Fig. 16 ist ein Schaltbild, das eine variable Verzö gerungsschaltung gemäß einem achten Ausführungsbeispiel der vorliegenden Erfindung zeigt; Fig. 16 is a circuit diagram showing a variable deferrers delay circuit according to an eighth embodiment of the present invention;

Fig. 17 ist ein Zeitdiagramm, das den Betrieb einer va riablen Verzögerungsschaltung gemäß dem achten Ausführungsbei spiel erläutert; Fig. 17 is a timing chart explaining the operation of a va ables delay circuit according to the eighth Ausführungsbei game;

Fig. 18 ist ein Schaltbild, das eine herkömmliche Verzö gerungsschaltung zeigt; Fig. 18 is a circuit diagram showing a conventional delay circuit;

Fig. 19 ist ein Schaltbild zur Erläuterung der parasitä ren Kapazität einer herkömmlichen Verzögerungsschaltung. Fig. 19 is a circuit diagram for explaining the parasitic capacitance of a conventional delay circuit.

1st embodiment

Fig. 1 ist ein Diagramm, das ein Schaltbild einer variablen Verzögerungsschaltung gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung zeigt. Fig. 1 is a diagram showing a circuit diagram of a variable delay circuit according to a first embodiment of the present invention.

Das erste Ausführungsbeispiel weist einen Eingangsanschluß IN auf, an den ein zu verzögerndes Signal gegeben wird, eine Gatterkette 100, die n Verzögerungsgatter 1₁ . . . 1 _n umfaßt, die jeweils das Eingangssignal um eine vorbestimmte Zeit verzögern und die jeweils miteinander über Verzögerungsgatter-Verdrahtun gen 2 in Serie geschaltet sind, n Trenngatter 3₁ . . . 3 _n, deren Eingänge jeweils an Anschlußknoten der Gatterkette 100 ange schlossen sind, einen n : 1-Selektor 150, der die Ausgangssignale der n Trenngatter 3₁ . . . 3 _n an seinen Eingängen empfängt und eines von ihnen auswählt, um es auszugeben, eine Trennsignal- Erzeugungsschaltung 151 zum Steuern des n : 1-Selektors 150 und n Trenngatter-Verdrahtungen 4₁ . . . 4 _n zum Verbinden der Trenn gatter 3₁ . . . 3 _n und des n : 1-Selektors 150.The first embodiment has an input terminal IN, to which a signal to be delayed is given, a gate chain 100 , the n delay gates 1 ₁. . . 1 _n comprises, each delaying the input signal by a predetermined time and which are each connected in series with one another via delay gate wirings 2 , n separating gates 3 ₁. . . 3 _n , the inputs of which are each connected to connection nodes of the gate chain 100 , an n: 1 selector 150 , which outputs the output signals of the n separating gates 3 1 . . . 3 _n receives at its inputs and selects one of them to output, a separation signal generating circuit 151 for controlling the n: 1 selector 150 and n separation gate wirings 4 ₁. . . 4 _n to connect the separation gate 3 ₁. . . 3 _n and the n: 1 selector 150 .

Die Verzögerungszeit der jeweiligen Verzögerungsgatter 1₁ . . . 1 _n ist hier t_di und die Verzögerungszeit der jeweiligen Trenn gatter 3₁ . . . 3 _n ist t_p und die Verdrahtungslänge der Verzö gerungsgatter-Verdrahtung 2 ist ΔL.The delay time of the respective delay gate 1 ₁. . . 1 _n is here t _di and the delay time of the respective separation gate 3 ₁. . . 3 _n is t _p and the wiring length of the delay gate wiring 2 is ΔL.

Ferner ist die Verdrahtungslänge der Trenngatterverdrahtungen 4₁ . . ., 4 _n folgendermaßen:Furthermore, the wiring length of the separator gate wirings is 4 ₁. . ., 4 _{n as} follows:

1st stage: (n-1) ΔL + Δl
2nd stage: (n-2) ΔL + Δl
3rd stage: (n-3) ΔL + Δl
.
.
.
n. stage: Δl.

Eine Beschreibung der Wirkungsweise dieses Ausführungsbeispiels wird nachfolgend unter Bezugnahme auf einen Fall gegeben, bei dem die Anzahl von Verzögerungsgattern 4 ist (n=4).A description of the operation of this embodiment is given below with reference to a case in which the number of delay gates is 4 (n = 4).

Fig. 2 ist ein Zeitdiagramm zur Erläuterung der Auflösung die ses Ausführungsbeispiels in einem Fall, bei dem n = 4 ist. In der Figur bezeichnet das Bezugszeichen K die Abhängigkeit der Verzögerungszeit von der Verdrahtungslänge, die in Abhängigkeit von der parasitären Kapazität der an das Gatter angeschlossenen Verdrahtung bestimmt wird, der Größe des Transistors, der das Gatter bildet, und dergleichen, d. h. eine Erhöhung der Verzögerungszeit auf einer Verdrahtungslänge von 1 mm. Daher stellt K _* ΔL die Erhöhung der Verzögerungszeit in einem Fall dar, in dem die Verdrahtungslänge der Verzögerungsgatter-Ver drahtung 2 gleich ΔL ist. Hier wird dieselbe Abhängigkeit der Verzögerungszeit von der Verdrahtungslänge K auf alle Verzöge rungs- und Trenngatter angewandt. Fig. 2 is a timing chart for explaining the resolution of this embodiment in a case where n = 4. In the figure, reference numeral K denotes the dependency of the delay time on the wiring length, which is determined depending on the parasitic capacitance of the wiring connected to the gate, the size of the transistor forming the gate, and the like, that is, an increase in the delay time a wiring length of 1 mm. Therefore, K _* ΔL represents the increase in the delay time in a case where the wiring length of the delay gate wiring 2 is equal to ΔL. Here the same dependency of the delay time on the wiring length K is applied to all delay and isolation gates.

Wenn ein zu verzögerndes Signal an die Gatterkette 100 gegeben wird, wird das Eingangssignal durch jedes Verzögerungsgatter, das die Gatterkette 100 bildet, um t_di + K _* ΔL verzögert. An dererseits werden die Ausgangssignale der jeweiligen Verzöge rungsgatter 1₁ . . . 1₄ dem n : 1-Selektor 150 über die Trenngatter 3₁ . . . 3₄ zugeführt. Dann werden die Verdrahtungslängen der je weiligen Trenngatter-Verdrahtungen 4₁, . . ., 4₄ so festgelegt, daß sie aufeinanderfolgend um ΔL kürzer werden. Sie sind wie folgt festgelegt:When a signal to be delayed is given to the gate chain 100 , the input signal is delayed by t _di + K _* ΔL through each delay gate that forms the gate chain 100 . On the other hand, the output signals of the respective delay gate 1 1 . . . 1 ₄ the n: 1 selector 150 through the separation gate 3 ₁. . . 3 ₄ fed. Then the wiring lengths of the respective separating gate wiring 4 ₁,. . ., 4 ₄ so that they are successively shorter by ΔL. They are defined as follows:

Trenngatterverdrahtung 4₁ der 1. Stufe: 3ΔL + Δl
Trenngatterverdrahtung 4₂ der 2. Stufe: 2ΔL + Δl
Trenngatterverdrahtung 4₃ der 3. Stufe: ΔL + Δl
Trenngatterverdrahtung 4₄ der 4. Stufe: ΔlIsolation gate wiring 4 ₁ of the 1st stage: 3ΔL + Δl
Isolation gate wiring 4 ₂ 2nd stage: 2ΔL + Δl
Isolation gate wiring 4 ₃ of the 3rd stage: ΔL + Δl
Isolation gate wiring 4 ₄ of the 4th stage: Δl

wobei sich die Verzögerungszeit aufgrund der jeweiligen Trenn gatter 3₁, . . ., 3₄ und der Trenngatter-Verdrahtungen 4₁, . . ., 4₄ einer Stufe wie folgt ergibt:the delay time due to the respective separation gate 3 ₁,. . ., 3 ₄ and the separator gate wiring 4 ₁,. . ., 4 ₄ of a level as follows:

1st stage: 3K * ΔL + (t p + K * Δl)
2nd stage: 2K * ΔL + (t p + K * Δl)
3rd stage: K * ΔL + (t p + K * Δl)
4th stage: t p + K * Δl,

wobei die Verzögerungszeit aufeinanderfolgend um K _* ΔL klei ner wird. Daher wird, wie in einem unteren Abschnitt der Fig. 2 gezeigt, die Schrittweite ΔT der Verzögerungszeit im Ein gangszeitpunkt am n : 1-Selektor 150 wherein the delay time is successively smaller by K _* ΔL. Therefore, as shown in a lower section of FIG. 2, the step size ΔT of the delay time at the input time at the n: 1 selector 150

ΔT = t_di,ΔT = t _di ,

was gleich der Verzögerungszeit t_di des Verzögerungsgatters ohne Last ist. Dadurch ergibt sich keine Verschlechterung in der Auflösung der variablen Verzögerungsschaltung.which is equal to the delay time t _{di of} the delay gate without load. As a result, there is no deterioration in the resolution of the variable delay circuit.

In diesem ersten Ausführungsbeispiel kann die Verdrahtungsver zögerung aufgrund der Verzögerungsgatter-Verdrahtung 2 der Gatterkette 100 durch die Differenz in den Verdrahtungslängen der jeweiligen Trenngatterausgangsverdrahtungen 4₁, . . ., 4 _n herausgelöscht werden, so daß eine variable Verzögerungsschal tung ohne Verschlechterung in der Auflösung aufgrund der Verdrahtungsverzögerung erhalten werden kann.In this first embodiment, the wiring delay due to the delay gate wiring 2 of the gate chain 100 by the difference in the wiring lengths of the respective separator gate output wirings 4 ₁,. . ., 4 _n can be erased so that a variable delay circuit can be obtained without deterioration in resolution due to the wiring delay.

2nd embodiment

Fig. 3 ist ein Schaltplan, der eine variable Verzögerungsschal tung gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung zeigt. Fig. 3 is a circuit diagram showing a variable delay TIC according to a second embodiment of the present invention.

Dieses zweite Ausführungsbeispiel weist einen Eingangsanschluß IN auf, an den ein zu verzögerndes Signal gegeben wird, eine Gatterkette, die n Verzögerungsgatter 1₁, . . ., 1 _n jeweils zur Verzögerung des Eingangssignals um eine vorbestimmte Zeit um faßt, die jeweils miteinander über Verzögerungsgatter- Verdrahtungen 2 in Serie geschaltet sind, n Trenngatter 3₁, . . ., 3 _n, deren Eingänge jeweils an die Verbindungknoten der Gatterkette 100 angeschlossen sind, einen n : 1-Selektor 150, der die Ausgangssignale der n Trenngatter an seinen Eingängen empfängt und eines von ihnen auswählt, um es auszugeben, eine Trennsignal-Erzeugungsschaltung 151 zum Steuern des n : 1-Se lektors 150 und Trenngatter-Verdrahtungen 5₁, . . ., 5 _n zum Ver binden der Trenngatter 3₁ . . . 3 _n mit dem n : 1-Selektor 150.This second embodiment has an input terminal IN, to which a signal to be delayed is given, a gate chain, the n delay gates 1 ₁,. . ., 1 _n each for delaying the input signal by a predetermined amount of time, which are each connected in series with one another via delay gate wirings 2 , n separating gates 3 ₁,. . ., 3 _n , the inputs of which are each connected to the connection nodes of the gate chain 100 , an n: 1 selector 150 which receives the output signals of the n separation gates at its inputs and selects one of them to output, a separation signal generation circuit 151 to control the n: 1-Se lektor 150 and separator gate wiring 5 ₁,. . ., 5 _n to bind the separating gate 3 ₁. . . 3 _n with the n: 1 selector 150 .

Hier beträgt die Verzögerungszeit der jeweiligen Verzögerungs gatter 1₁, . . ., 1 _n t_di und die Verdrahtungslänge der Verzöge rungsgatter-Verdrahtung 2 beträgt ΔL.Here is the delay time of the respective delay gate 1 ₁. . ., 1 _n t _di and the wiring length of the delay gate wiring 2 is ΔL.

Weiterhin ist die Verdrahtungslänge der Trenngatterverdrahtun gen 5₁, . . ., 5 _n folgendermaßen:Furthermore, the wiring length of the separation gate wiring conditions 5 ₁,. . ., 5 _{n as} follows:

1st stage: (n-1) (ΔL + a) + Δl
2nd stage: (n-2) (ΔL + a) + Wl
3rd stage: (n-3) (ΔL + a) + Δl
.
.
.
nth stage: Δl,

wobei hier a eine positive ganze Zahl ist.where a is a positive integer.

Mit anderen Worten wird die variable Verzögerungsschaltung die ses Ausführungsbeispiels so ausgeführt, daß sie zwischen den Verdrahtungslängen der jeweiligen Trenngatterverdrahtungen in der variablen Verzögerungsschaltung des ersten Ausführungsbei spiels Differenzen von (ΔL + a) aufweist.In other words, the variable delay circuit becomes the Ses embodiment carried out so that between the Wiring lengths of the respective isolating gate wiring in the variable delay circuit of the first embodiment has differences of (ΔL + a).

Eine Beschreibung der Wirkungsweise dieses zweiten Ausfüh rungsbeispiels wird unter Bezugnahme auf einen Fall gegeben, in dem die Anzahl der Verzögerungsgatter 4 beträgt (n = 4). Fig. 4 ist ein Zeitdiagramm zur Erläuterung der Auflösung dieses Aus führungsbeispiels in einem Fall, in dem n = 4 ist. In der Figur bezeichnet das Bezugszeichen K die Abhängigkeit der Gatterver zögerungszeit von der Verdrahtungslänge, die in Abhängigkeit von der parasitären Kapazität der an das Gatter angeschlossenen Verdrahtung, der Größe des Transistors, der das Gatter bildet, und dergleichen bestimmt wird, d. h. als Betrag der Verzöge rungszeit pro Verdrahtungslänge von 1 mm. Daher bezeichnet K_* ΔL eine Erhöhung der Gatterverzögerungszeit in einem Fall, in dem die Verdrahtungslänge der Verzögerungsgatterverdrahtung 2 ΔL beträgt. Hier wird dieselbe Abhängigkeit der Gatterverzö gerungszeit von der Verdrahtungslänge K auf alle Ver zögerungsgatter und alle Trenngatter angewandt.A description of the operation of this second embodiment is given with reference to a case where the number of delay gates is 4 (n = 4). Fig. 4 is a timing chart for explaining the resolution of this exemplary embodiment in a case where n = 4. In the figure, reference character K denotes the dependency of the Gatterver delay time on the wiring length, which is determined depending on the parasitic capacitance of the wiring connected to the gate, the size of the transistor which forms the gate, and the like, that is, as the amount of the delays time per wiring length of 1 mm. Therefore, K _* ΔL denotes an increase in the gate delay time in a case where the wiring length of the delay gate wiring is 2 ΔL. Here the same dependency of the gate delay time on the wiring length K is applied to all delay gates and all separating gates.

Wenn ein zu verzögerndes Signal an die Gatterkette 100 gegeben wird, wird das Eingangssignal durch die jeweiligen Verzö gerungsgatter, die die Gatterkette 100 bilden, jeweils um t_di + K_*ΔL verzögert. Auf der anderen Seite werden die Ausgangs signale der jeweiligen Verzögerungsgatter 1₁, . . ., 1₄ dem n : 1- Selektor 150 über die Trenngatter 3₁, . . ., 3₄ zugeführt. Die Ausgangsverdrahtungslängen der jeweiligen Trenngatterverdrahtungen 5₁, . . ., 5₄ werden so gewählt, daß sie aufeinanderfolgend um ΔL wie folgt kürzer werden:When a signal to be delayed is given to the gate chain 100 , the input signal is delayed by t _di + K _* ΔL by the respective delay gates which form the gate chain 100 . On the other hand, the output signals of the respective delay gates 1 ₁,. . ., 1 ₄ the n: 1 selector 150 via the separating gate 3 ₁,. . ., 3 ₄ fed. The output wiring lengths of the respective isolating gate wiring 5 ₁,. . ., 5 ₄ are chosen so that they are successively shorter by ΔL as follows:

Trenngatterverdrahtung 5₁ der 1. Stufe: 3(ΔL + a) + Δl
Trenngatterverdrahtung 5₂ der 2. Stufe: 2(ΔL + a) + Δl
Trenngatterverdrahtung 5₃ der 3. Stufe: (ΔL + a) + Δl
Trenngatterverdrahtung 5₄ der 4. Stufe: Δl, undIsolation gate wiring 5 ₁ the 1st stage: 3 (ΔL + a) + Δl
Isolation gate wiring 5 ₂ 2nd stage: 2 (ΔL + a) + Δl
Isolation gate wiring 5 ₃ the 3rd stage: (ΔL + a) + Δl
Isolation gate wiring 5 ₄ 4th stage: Δl, and

die Verzögerungszeit aufgrund der jeweiligen Trenngatter 3₁, . . ., 3₄ und der Trenngatterverdrahtungen 5₁, . . ., 5₄ einer Stufe werden wie folgt:the delay time due to the respective separating gate 3 ₁,. . ., 3 ₄ and the separating gate wiring 5 ₁,. . ., 5 ₄ of a level are as follows:

1st stage: 3K * (ΔL + a) + (t p + K * Δl)
2nd stage: 2K * (ΔL + a) + (t p + K * Δl)
3rd stage: K * (ΔL + a) + (t p + K * Δl)
4th stage: t p + K * Δl,

wobei die Verzögerungszeiten um K _* (ΔL + a) kleiner werden. Daher wird, wie im untersten Abschnitt der Fig. 4 gezeigt, die Schrittweite ΔT der Verzögerungszeit im Eingangszeitpunkt am n : 1-Selektor 150 whereby the delay times decrease by K _* (ΔL + a). Therefore, as shown in the lowermost section of FIG. 4, the step size ΔT of the delay time at the input time at the n: 1 selector 150

ΔT = t_di - K _* a.ΔT = t _di - K _* a.

Bei diesem Ausführungsbeispiel wird eine variable Verzögerungs schaltung mit einer weiter verbesserten Auflösung im Vergleich zum ersten Ausführungsbeispiel erhalten. In this embodiment, a variable delay circuit with a further improved resolution in comparison obtained for the first embodiment.

Obwohl eine positive Zahl für a im oben beschriebenen Ausfüh rungsbeispiel Verwendung findet, kann die Auflösung des Verzö gerungsgatters auch größer als die Verzögerungszeit t_di des einstufigen Verzögerungsgatters durch Einsetzen einer negativen Zahl für a sein.Although a positive number for a is used in the exemplary embodiment described above, the resolution of the delay gate can also be greater than the delay time t _{di of} the single-stage delay gate by inserting a negative number for a.

3rd embodiment

Fig. 5 ist ein Schaltbild, das eine dritte Ausführungsform der vorliegenden Erfindung zeigt. Fig. 5 is a circuit diagram showing a third embodiment of the present invention.

Obwohl im ersten und zweiten Ausführungsbeispiel eine variable Verzögerungsschaltung erhalten wird, die die Auflösung nicht verschlechtert, bringen diese Ausführungsbeispiele das Problem mit sich, daß die Länge der Trenngatter-Ausgangsverdrahtungen, speziell der Ausgangsverdrahtung des Trenngatters an der Ein gangsseite der ersten Stufe lang wird.Although a variable in the first and second embodiments Delay circuit is obtained, the resolution is not deteriorated, these embodiments bring the problem with that the length of the isolator gate output wiring, especially the output wiring of the separation gate at the on long side of the first stage.

Dieses Ausführungsbeispiel zielt darauf ab, dieses Problem zu beseitigen. Es weist einen Eingangsanschluß IN auf, an den ein zu verzögerndes Signal gegeben wird, eine Gatterkette 100, die n Verzögerungsgatter 1₁, . . ., 1 _n zur Verzögerung des Eingangs signals um eine vorbestimmte Zeit aufweist, und die jeweils über Verzögerungsgatterverdrahtungen 2 miteinander in Serie ge schaltet sind, n Umkehrtrenngatter 6₁, . . ., 6 _n, deren jeweilige Eingänge an die entsprechenden Verbindungsknoten der Gatter kette 100 angeschlossen sind, einen n : 1-Selektor 150, der die Ausgangssignale der n Umkehrtrenngatter an seinen Eingängen er hält und eines von diesen auswählt, um es auszugeben, eine Aus wahlsignal-Erzeugungsschaltung 151 zum Steuern des n : 1-Selek tors 150, n Umkehrtrenngatterverdrahtungen 7₁, . . ., 7 _n, um je weils die Umkehrtrenngatter 6₁, . . ., 6 _n mit dem n : 1-Selektor 150 zu verbinden und einen Inverter 8 zur Invertierung des Aus gangssignals des n : 1-Selektors 150.This embodiment aims to overcome this problem. It has an input terminal IN, to which a signal to be delayed is given, a gate chain 100 , the n delay gates 1 ₁,. . ., 1 _n for delaying the input signal by a predetermined time, and which are each connected in series via delay gate wirings 2 , n reversing separation gate 6 ₁,. . ., 6 _n , the respective inputs of which are connected to the corresponding connection nodes of the gate chain 100 , an n: 1 selector 150 which holds the output signals of the n reversing separation gates at its inputs and selects one of these to output it, an off Selection signal generating circuit 151 for controlling the n: 1 selector 150 , n reverse gate wiring 7 ₁,. . ., 7 _n , each because the reversing gate 6 ₁,. . ., 6 _n to connect to the n: 1 selector 150 and an inverter 8 for inverting the output signal of the n: 1 selector 150 .

Hierbei beträgt die Verzögerungszeit von jedem Verzögerungs gatter 1₁, . . . 1 _n t_di, die Verzögerungszeit von jedem Um kehrtrenngatter 6 beträgt t_p und die Länge der Verzögerungs gatter-Verdrahtung 2 beträgt ΔL. Here, the delay time of each delay gate 1 ₁. . . 1 _n t _di , the delay time of each reverse gate 6 is t _p and the length of the delay gate wiring 2 is ΔL.

Weiterhin ist die Länge der Umkehrtrenngatter-Verdrahtungen 7₁, . . ., 7 _n, folgendermaßen:Furthermore, the length of the reversing gate wiring 7 ₁,. . ., 7 _n , as follows:

1st stage: (n-1) ΔL₁ + Δl
2nd stage: (n-2) ΔL₁ + Δl
3rd stage: (n-3) ΔL₁ + Δl
.
.
.
nth stage: Δl,

wobei die Länge aufeinanderfolgend um ΔL₁ kleiner wird.the length being successively smaller by ΔL₁.

Mit anderen Worten wird die variable Verzögerungsschaltung nach diesem dritten Ausführungsbeispiel dadurch gebildet, daß das Trenngatter der variablen Verzögerungsschaltung der ersten Ausführungsform durch ein Umkehrtrenngatter, d. h. einen Inver ter ersetzt wird, das bzw. der eine Umkehroperation durch führt.In other words, the variable delay circuit becomes after formed this third embodiment in that the Isolation gate of the variable delay circuit of the first Embodiment by a reverse separation gate, i. H. an inverter ter is replaced by a reverse operation leads.

Eine Beschreibung der Wirkungsweise dieses dritten Ausfüh rungsbeispiels wird unter Bezugnahme auf einen Fall, bei dem die Anzahl von Verzögerungsgattern 4 ist (n = 4) gegeben. Fig. 6 ist ein Zeitdiagramm zur Erläuterung der Auflösung dieses Ausführungsbeispiels in einem Fall, bei dem ein negativer Puls in die Gatterkette 100 von n = 4 eingegeben wird. In der Figur bezeichnen die Bezugszeichen K_HL und K_LH die Abhängigkeit der Verdrahtungslänge von der Gatterverzögerungszeit, d. h. einen Betrag von Verzögerungszeit pro Verdrahtungslänge von 1 mm, wenn jeweils ein negativer Puls eingegeben und ein positiver Puls eingegeben wird. Weiterhin bezeichnet K_HL _* ΔL einen Be trag von Verzögerungszeit in einem Fall, in dem die Länge der Verzögerungsgatter-Verdrahtung 2 ΔL beträgt und K_LH _* ΔL₁ be zeichnet einen Betrag einer Gatterverzögerungszeit in einem Fall, in dem die Länge der Umkehrtrenngatter-Verdrahtung 7 ΔL₁ beträgt. Hier wird angenommen, daß die Abhängigkeit der Gatter verzögerungszeit K_HL und K_LH von den Verdrahtungslängen, die von der Größe der Transistoren, die die Verzögerungsgatter bil den, und der parasitären Kapazität der an die Gatter ange schlossenen Verdrahtungen abhängt, in allen Verzögerungsgattern und allen Umkehrtrenngattern gleich ist. A description of the operation of this third embodiment is given with reference to a case where the number of delay gates is 4 (n = 4). Fig. 6 is a timing chart for explaining the resolution of this embodiment in a case where a negative pulse of the gate chain 100 of n = 4 is input. In the figure, the reference symbols K _HL and K _LH denote the dependency of the wiring length on the gate delay time, ie an amount of delay time per wiring length of 1 mm when a negative pulse is input and a positive pulse is input. Further, K _HL _* ΔL denotes an amount of delay time in a case where the length of the delay gate wiring is 2 ΔL, and K _LH _* ΔL₁ denotes an amount of a gate delay time in a case where the length of the reversing gate wiring 7 ΔL₁ is. Here it is assumed that the dependency of the gate delay time K _HL and K _LH on the wiring lengths, which depends on the size of the transistors forming the delay gates and the parasitic capacitance of the wirings connected to the gates, in all delay gates and all Reverse divider is the same.

Wenn ein negatives, zu verzögerndes Signal an die Gatterkette 100 gegeben wird, wird das Eingangssingal durch die Verzö gerungsgatter, die die Gatterkette 100 bilden, jeweils um t_di + K_HL _* ΔL verzögert. Auf der anderen Seite werden die Aus gangssignale der jeweiligen Verzögerungsgatter 1₁, . . ., 1₄ je weils über die Umkehrtrenngatter 6₁, . . ., 6₄ dem n : 1-Selektor 150 zugeführt. Dabei werden die Verdrahtungslängen der jeweili gen Umkehrtrenngatter-Verdrahtungen 7₁, . . ., 7₄ so gewählt, daß sie aufeinanderfolgend um ΔL₁ wie folgt kleiner werden:When a negative signal to be delayed is given to the gate chain 100 , the input signal is delayed by t _di + K _HL _* ΔL by the delay gates which form the gate chain 100 . On the other hand, the output signals from the respective delay gates 1 ₁,. . ., 1 ₄ each because of the reversing gate 6 ₁,. . ., 6 ₄ fed to the n: 1 selector 150 . The wiring lengths of the respective reversing gate wiring 7 ₁,. . ., 7 ₄ selected so that they are successively smaller by ΔL₁ as follows:

Umkehrtrenngatter-Verdrahtung 7₁ der ersten Stufe: 3ΔL₁+Δl
Umkehrtrenngatter-Verdrahtung 7₂ der zweiten Stufe: 2ΔL₁+Δl
Umkehrtrenngatter-Verdrahtung 7₃ der dritten Stufe: ΔL₁+Δl
Umkehrtrenngatter-Verdrahtung 7₄ der vierten Stufe: ΔlReverse separator gate wiring 7 ₁ of the first stage: 3ΔL₁ + Δl
Reverse separation gate wiring 7 ₂ the second stage: 2ΔL₁ + Δl
Reverse separator gate wiring 7 ₃ the third stage: ΔL₁ + Δl
Reverse separator gate wiring 7 ₄ of the fourth stage: Δl

und die Verzögerungszeiten aufgrund der Umkehrtrenngatter 6₁, . . ., 6₄ und der Umkehrtrenngatter-Verdrahtungen 7₁, . . ., 7₄ der jeweiligen Stufe werden wie folgt:and the delay times due to the reversing gate 6 ₁,. . ., 6 ₄ and the reversing gate wiring 7 ₁,. . ., 7 ₄ of each level are as follows:

1st stage: 3K LH * ΔL₁ + (t p + K LH * Δl)
2nd stage: 2K LH * ΔL₁ + (t p + K LH * Δl)
3rd stage: K LH * ΔL₁ + (t p + K LH * Δl)
4th stage: t p + K LH * Δl,

wobei die Verzögerungszeiten aufeinanderfolgend um K_LH _* ΔL₁ kleiner werden. Daher wird, wie in einem unteren Abschnitt von Fig. 6 gezeigt, der Betrag ΔT der Verzögerungszeit im Eingangszeitpunkt am n : 1-Selektors 150,the delay times are successively smaller by K _LH _* ΔL₁. Therefore, as shown in a lower section of FIG. 6, the amount ΔT of the delay time at the input time at the n: 1 selector 150 ,

ΔT = t_di + K_HL _* ΔL - K_LH _* ΔL₁.ΔT = t _di + K _HL _* ΔL - K _LH _* ΔL₁.

Das heißt, um den Betrag ΔT der Verzögerungszeit an die Verzö gerungszeit t_di des Verzögerungsgatters anzugleichen, wenn keine Last vorhanden ist, muß nurThat is, in order to adjust the amount ΔT of the delay time to the delay time t _{di of} the delay gate when there is no load, only has to

K_HL _* ΔL = K_LH _* ΔL₁K _HL _* ΔL = K _LH _* ΔL₁

gemacht werden. be made.

Wenn angenommen wird, daß K_HL = αK_LH, ist es möglich,If it is assumed that K _HL = αK _LH , it is possible to

ΔL₁ = αΔLΔL₁ = αΔL

darzustellen.to represent.

Generell nimmt die Abhängigkeit K_HL der Gatterverzögerungszeit von der Verdrahtungslänge bei Eingabe eines negativen Pulses einen 0,5 bis 0,2-fachen Wert der Abhängigkeit K_LH der Gatter verzögerungszeit von der Verdrahtungslänge bei Eingabe eines positiven Pulses an, so daß oben genanntes α gleich α = 0,5- 0,2 wird; und es wird möglich, den Betrag ΔL₁ der Verdrahtungs länge der Umkehrtrennverdrahtungen 7₁, . . ., 7 _n anstelle der Verdrahtungslängen ΔL der Verzögerungsgatter-Verdrahtungen 1₁, . . ., 1 _n zu verkürzen.In general, the dependency K _{HL of} the gate delay time on the wiring length when a negative pulse is input assumes a 0.5 to 0.2 times the value of the dependency K _{LH of} the gate delay time on the wiring length when a positive pulse is input, so that the above-mentioned α equals α = 0.5-0.2; and it becomes possible to change the amount ΔL₁ of the wiring length of the reversing separation wirings 7 ₁,. . ., 7 _n instead of the wiring lengths ΔL of the delay gate wirings 1 ₁,. . . To shorten 1 _n .

Bei dieser Ausführungsform kann der gleiche Vorteil wie bei der ersten Ausführungsform erhalten werden, d. h. der Vorteil, daß eine variable Verzögerungsschaltung erhalten wird, in der keine Verschlechterung der Auflösung aufgrund der Verdrahtungsverzö gerung auftritt. Gleichzeitig kann die Länge der Umkehrtrenn gatterverdrahtungen 7₁, . . ., 7 _n verkürzt werden, so daß auf grund einer Verringerung der Chipfläche die Herstellungskosten verringert werden können.In this embodiment, the same advantage as in the first embodiment can be obtained, that is, the advantage that a variable delay circuit is obtained in which there is no deterioration in resolution due to the wiring delay. At the same time, the length of the reversing gate wiring 7 ₁. . ., 7 _{n can be} shortened, so that the manufacturing costs can be reduced due to a reduction in the chip area.

Obwohl in der oben beschriebenen Ausführungsform ein Fall be schrieben wurde, in dem ein negativer Puls an die Gatterkette 100 angelegt wurde, kann auch ein positiver Puls angewandt wer den, wobei für die die Umkehrtrenngatter 6₁, . . ., 6 _n bildenden Transistoren Transistoren mit einer größeren Abmessung für Ver armungstransistoren und einer kleineren Abmessung für Anreiche rungstransistoren eingesetzt werden oder die Umkehrtrenngatter durch Si-Transistoren gebildet werden und das oben beschriebene α größer als 1 gemacht wird. Dabei werden gleiche oder ähnli che Vorteile wie beim dritten Ausführungsbeispiel erhalten. Although a case has been described in the above-described embodiment in which a negative pulse has been applied to the gate chain 100 , a positive pulse can also be applied, for which the reversing separation gates 6 ₁,. . ., 6 _n- forming transistors transistors with a larger dimension for Ver depletion transistors and a smaller dimension for enrichment transistors are used or the reversing isolating gates are formed by Si transistors and the above-described α is made greater than 1. The same or similar advantages as in the third embodiment are obtained.

4th embodiment

Fig. 7 ist ein Schaltplan, der eine variabel Verzögerungsschal tung nach einem 4. Ausführungsbeispiel der vorliegenden Erfin dung zeigt. Fig. 7 is a circuit diagram showing a variable delay circuit according to a fourth embodiment of the present invention.

Dieses 4. Ausführungsbeispiel setzt sich zum Ziel, die an den Ausgängen der Trenngatter angeschlossene Verdrahtungslänge der variablen Verzögerungsschaltung zu verkürzen, wobei gleichzei tig wie im 3. Ausführungsbeispiel die Auflösung nicht ver schlechtert werden soll. Dieses 4. Ausführungsbeispiel weist einen Eingangsanschluß IN auf, an den ein zu verzögerndes Si gnal gegeben wird, eine Gatterkette 100, die n Verzögerungs gatter 1₁, . . ., 1 _n zur Verzögerung des Eingangssignals um eine vorbestimmte Zeit aufweist, und die über Verzögerungsgatterver drahtungen 2 miteinander in Serie geschaltet sind, n Trenn gatter 9₁ , . . ., 9 _n, deren jeweilige Eingänge an entsprechende Verbindungsknoten der Gatterkette 100 angeschlossen sind, einen n : 1-Selektor 150, der die Ausgangssignale der n Trenngatter 9₁, . . ., 9 _n an seinen Eingängen erhält und eines von ihnen aus wählt, um es auszugeben, eine Trennsignalerzeugungsschaltung 151 zum Steuern des n : 1-Selektors 150, n Trenngatterverdrahtun gen 10₁, . . ., 10 _n, um jeweils die Trenngatter 9₁, . . ., 9 _n mit dem n : 1-Selektor 150 zu verbinden und einen Inverter, zum Um kehren des Ausgangssignals des n : 1-Selektors 150.This 4th Embodiment aims to shorten the wiring length of the variable delay circuit connected to the outputs of the isolating gates, the resolution should not be deteriorated at the same time as in the third embodiment. This 4th embodiment has an input terminal IN, to which a signal to be delayed is given a gate chain 100 , the n delay gate 1 1 ,. . ., 1 _n for delaying the input signal by a predetermined time, and the wirings 2 are connected to one another in series via delay gate devices, n separating gates 9 ₁,. . ., 9 _n , the respective inputs of which are connected to corresponding connection nodes of the gate chain 100 , an n: 1 selector 150 which detects the output signals of the n separating gates 9 ₁,. . ., 9 _n receives at its inputs and selects one of them to output it, a separating signal generating circuit 151 for controlling the n: 1 selector 150 , n separating gate wiring conditions 10 1,. . ., 10 _n , each to the separating gate 9 ₁,. . ., 9 _{n to be} connected to the n: 1 selector 150 and an inverter for reversing the output signal of the n: 1 selector 150 .

Hierbei beträgt die Verzögerungszeit von jedem Verzögerungs gatter 1₁, . . ., 1 _n t_di und die Verzögerungszeit von jedem Trenngatter 9₁, . . ., 9 _n beträgt t_p und die Länge der Verzögerungsgatterverdrahtungen 2 beträgt ΔL.Here, the delay time of each delay gate 1 ₁. . ., 1 _n t _di and the delay time of each separation gate 9 ₁,. . ., 9 _n is t _p and the length of the delay gate wirings 2 is ΔL.

Weiterhin ist die Länge der Trenngatterverdrahtungen 10₁, . . ., 10 _n wie folgt:Furthermore, the length of the separator gate wiring 10 ₁,. . ., 10 _n as follows:

1st stage: (n-1) ΔL₂ + Δl
2nd stage: (n-2) ΔL₂ + Δl
3rd stage: (n-3) ΔL₂ + Δl
.
.
.
nth stage: Δl,

wobei die Länge aufeinanderfolgend um ΔL₂ kürzer wird.the length being successively shorter by ΔL₂.

Mit anderen Worten wird die variable Verzögerungsschaltung die ser vierten Ausführungsform derart aufgebaut, daß die Größe der Transistoren, die die Trenngatter bilden kleiner gemacht wird als die Größe der Transistoren, die die Verzögerungsgatter in der variablen Verzögerungsschaltung der ersten Ausführungsform bilden.In other words, the variable delay circuit becomes the ser fourth embodiment constructed such that the size of the Transistors that make up the isolation gate is made smaller than the size of the transistors that the delay gates in the variable delay circuit of the first embodiment form.

Nachfolgend wird eine Beschreibung der Wirkungsweise dieser 4. Ausführungsform unter Bezugnahme auf einen Fall gegeben, in dem die Anzahl der Verzögerungsgatter 4 beträgt (n=4). Fig. 8 ist ein Zeitdiagramm zur Erläuterung der Auflösung dieser Aus führungsform in einem Fall, bei dem n gleich 4 ist (n=4). In der Figur bezeichnet das Bezugszeichen K die Abhängigkeit der Verdrahtungslänge von der Gatterverzögerungszeit der jeweiligen Verzögerungsgatter 1₁, . . ., 1 _n, die in Abhängigkeit der para sitären Kapazität der an das Gatter angeschlossenen Verdrahtung und der Größe des das Gatter bildenden Transistors oder dergleichen bestimmt wird. K₂ bezeichnet die Abhängigkeit der Gatterverzögerungszeit von der Verdrahtungslänge der jeweiligen Trenngatter 9₁, . . ., 9 _n. Weiterhin bezeichnet K _* ΔL einen Betrag der Gatterverzögerungszeit in einem Fall, in dem die Ver drahtungslänge der Verzögerungsgatterverdrahtung 2 ΔL beträgt, und K₂ _* ΔL₂ bezeichnet einen Betrag einer Gatter verzögerungszeit in einem Fall, in dem die Verdrahtungslänge der Trenngatterverdrahtung 10 ΔL₂ beträgt.A description will now be given of the operation of this fourth embodiment with reference to a case in which the number of delay gates is 4 (n = 4). Fig. 8 is a timing diagram for explaining the resolution of this form from execution in a case where n is equal to 4 (n = 4). In the figure, the reference symbol K denotes the dependence of the wiring length on the gate delay time of the respective delay gates 1 ₁,. . ., 1 _n , which is determined depending on the para capacitance of the wiring connected to the gate and the size of the transistor forming the gate or the like. K₂ denotes the dependence of the gate delay time on the wiring length of the respective separating gates 9 ₁,. . ., 9 _n . Furthermore, K _* ΔL denotes an amount of the gate delay time in a case in which the wiring length of the delay gate wiring is 2 ΔL, and K₂ _* ΔL₂ denotes an amount of a gate delay time in a case in which the wiring length of the separating gate wiring is 10 ΔL₂.

Wenn ein zu verzögerndes Signal an die Gatterkette 100 gegeben wird, wird das Eingangssignal durch die die Gatterkette 100 bildenden Verzögerungsgatter um jeweils t_di + K _* ΔL verzögert. Weiterhin werden jeweils die Ausgangssignale der jeweiligen Verzögerungsgatter 1₁, . . ., 1₄ über die Trenngatter 9₁, . . ., 9₄ an den n : 1-Selektor 150 gegeben. Dann wird die Verdrah tungslänge der jeweiligen Trenngatterverdrahtungen 10₁, . . ., 10₄ so gewählt, daß sie aufeinanderfolgend um ΔL₂ wie folgt kleiner wird:When a signal to be delayed is given to the gate chain 100 , the input signal is delayed by the delay gates forming the gate chain 100 by t _di + K _* ΔL in each case. Furthermore, the output signals of the respective delay gates 1 ₁,. . ., 1 ₄ through the separating gate 9 ₁,. . ., 9 ₄ given to the n: 1 selector 150 . Then the wiring length of the respective isolating gate wiring 10 ₁,. . ., 10 ₄ selected so that it is successively smaller by ΔL₂ as follows:

Trenngatterverdrahtung 10₁ der 1. Stufe: 3ΔL₂ _* Δl
Trenngatterverdrahtung 10₂ der 2. Stufe: 2ΔL₂ _* Δl
Trenngatterverdrahtung 10₃ der 3. Stufe: ΔL₂ _* Δl
Trenngatterverdrahtung 10₄ der 4. Stufe: Δl.Isolation gate wiring 10 ₁ of the 1st stage: 3ΔL₂ _* Δl
Isolation gate wiring 10 ₂ 2nd stage: 2ΔL₂ _* Δl
Isolation gate wiring 10 ₃ of the 3rd stage: ΔL₂ _* Δl
Isolation gate wiring 10 ₄ 4th stage: Δl.

Die Verzögerungszeiten aufgrund der jeweiligen Trenngatter 9₁, . . ., 9₄ und der Trenngatterverdrahtungen 10₁, . . ., 10₄ einer Stufe werden wie folgt:The delay times due to the respective separating gate 9 ₁,. . ., 9 ₄ and the separator gate wiring 10 ₁,. . ., 10 ₄ of a level are as follows:

1st stage: 3K₂ * ΔL₂ + (t p + K₂ * Δl)
2nd stage: 2K₂ * ΔL₂ + (t p + K₂ * Δl)
3rd stage: K₂ * ΔL₂ + (t p + K₂ * Δl)
4th stage: t p + K₂ * Δl,

wobei die Verzögerungszeit aufeinanderfolgend um K₂ _* ΔL₂ klei ner wird. Daher wird, wie in einem unteren Abschnitt der Fig. 8 gezeigt, der Betrag ΔT der Verzögerungszeit im Eingangszeit punkt am n : 1-Selektor 150 the delay time being successively smaller by K₂ _* ΔL₂ ner. Therefore, as shown in a lower portion of FIG. 8, the amount ΔT of the delay time at the input time becomes at the n: 1 selector 150

ΔT = t_di + K _* ΔL - K₂ _* ΔL₂.ΔT = t _di + K _* ΔL - K₂ _* ΔL₂.

Das bedeutet, um den Betrag ΔT der Verzögerungszeit an die Verzögerungszeit t_di des Verzögerungsgatters ohne Last an zugleichen, muß lediglichThat means, in order to equalize the amount ΔT of the delay time to the delay time t _{di of} the delay gate without load, only has to

K _* ΔL = K₂ _* ΔL₂K _* ΔL = K₂ _* ΔL₂

gesetzt werden.be set.

Wenn angenommen wird, daß K = βK₂, ist es möglich,If it is assumed that K = βK₂, it is possible

ΔL₂ = βΔLΔL₂ = βΔL

zu setzen. Da in dieser Ausführungsform die Größe der Transi storen, die die Trenngatter 9₁, . . ., 9 _n bilden, kleiner als die Größe der Transistoren, die die Verzögerungsgatter 1₁, . . ., 1 _n bilden, gewählt wird, wird K < K₂, d. h. β(=K/K₂) < 1. Mit an deren Worten kann der Betrag ΔL₂ der Verdrahtungslänge der Trenngatterverdrahtungen 10₁, . . ., 10 _n anstelle des Betrages ΔL der Verdrahtungslänge der Verzögerungsgatterverdrahtung 1₁, . . ., 1 _n verkürzt werden.to put. Since in this embodiment interfere with the size of the transi, the separating gate 9 ₁,. . ., 9 _n form, smaller than the size of the transistors that the delay gates 1 ₁,. . ., 1 _n form, is selected, K <K₂, ie β (= K / K₂) <1. With their words, the amount ΔL₂ the wiring length of the separating gate wiring 10 ₁,. . ., 10 _n instead of the amount ΔL of the wiring length of the delay gate wiring 1 ₁,. . ., 1 _{n can be} shortened.

In dieser Ausführungsform kann derselbe Vorteil wie in der er sten Ausführungsform erhalten werden, d. h. der Vorteil, daß eine variable Verzögerungsschaltung erhalten wird, in der keine Verschlechterung in der Auflösung aufgrund von Verdrahtungsver zögerung auftritt. Gleichzeitig kann die Länge der Trenngatter verdrahtungen 10₁, . . ., 10 _n verkürzt werden, so daß aufgrund der Verringerung der Chipfläche die Herstellungskosten verrin gert werden können.In this embodiment, the same advantage as in the first embodiment can be obtained, that is, the advantage that a variable delay circuit is obtained in which there is no deterioration in resolution due to wiring delay. At the same time, the length of the separating gate wirings 10 ₁,. . ., 10 _{n can be} shortened, so that the manufacturing costs can be reduced due to the reduction in the chip area.

5th embodiment

Obwohl im ersten bis vierten Ausführungsbeispiel eine variable Verzögerungsschaltung, die die Auflösung nicht verschlechtert, erhalten wird, ist es, um dies zu erhalten, weiter notwendig, ein Trenngatter oder ein Umkehrtrenngatter vorzusehen. Die va riable Verzögerungsschaltung dieses 5. Ausführungsbeispiels ist eine, die die Auflösung nicht verschlechtert und keine Trenn gatter erfordert, d. h. Betrieb bei noch geringerem Leistungs verlust ermöglicht. Fig. 9 ist ein Schaltbild, das eine va riable Verzögerungsschaltung nach dem 5. Ausführungsbeispiel der vorliegenden Erfindung zeigt.Further, although a variable delay circuit which does not deteriorate the resolution is obtained in the first to fourth embodiments, to obtain this, it is necessary to provide a separation gate or an inverse separation gate. The va riable delay circuit of this 5th embodiment is one that does not degrade the resolution and does not require isolation gates, ie allows operation with even lower power loss. Fig. 9 is a circuit diagram showing a variable delay circuit according to the fifth embodiment of the present invention.

Das 5. Ausführungsbeispiel weist einen Eingangsanschluß IN auf, an den ein zu verzögerndes Signal gegeben wird, eine Gatter kette 100, die n Verzögerungsgatter 1₁, . . ., 1 _n zum Verzögern des Eingangssignals um eine vorbestimmte Zeit umfaßt und die über Verzögerungsgatterverdrahtungen 2 miteinander in Serie ge schaltet sind und einen n : 1-Selektor 200, der die Ausgangs signale der n Verzögerungsgatter 1₁, . . ., 1 _n an seinen Eingän gen empfängt und eines von ihnen auswählt, um es auszugeben.The fifth embodiment has an input terminal IN, to which a signal to be delayed is given, a gate chain 100 , the n delay gate 1 ₁. . ., 1 _n for delaying the input signal by a predetermined time and which are connected to one another in series via delay gate wirings 2 and an n: 1 selector 200 which outputs the output signals of the n delay gates 1 ₁,. . ., 1 _n receives at its inputs and selects one of them to output.

Der n : 1-Selektor 200 umfaßt:
j Auswahlsignal-Eingangsanschlüsse IN_S1, . . ., IN_Sj zur Eingabe von j (j ist eine ganze Zahl, wobei 2^j-1 n 2^j) Auswahlsi gnalen S₁, . . ., S_j, j Umkehrgatter 15₁, . . ., 15 _j zur Erzeugung ausgewählter Umkehrsignale /S₁, . . ., /S_j durch Umkehr der j Komponenten von Auswahlsignalen S₁, . . ., S_j, j NOR-Gatter 12₁, . . ., 12 _n mit jeweils (j+1) Eingängen (nachfolgend als Trenn gatter bezeichnet), die die jeweiligen Ausgänge der n Verzöge rungsgatter 1₁, . . ., 1 _n und das Auswahlsignal oder das inver tierte Auswahlsignal empfangen und nur eines davon auswählen, das in Abhängigkeit vom Auswahlsignal aktiv wird, das n Ein gänge aufweisende NOR-Element 14 (nachfolgend als Auswahlgatter bezeichnet), das die Ausgänge der Trenngatter 12₁, . . ., 12 _n empfängt und NOR aus diesen Eingangssignalen ausgibt und Trenngatterverdrahtungen 13₁, . . ., 13 _n, um jeweils die Trenn gatter 12₁, . . ., 12 _n mit dem Auswahlgatter 14 zu verbinden.The n: 1 selector 200 includes:
j Selection signal input terminals IN _S1,. . ., IN _Sj for entering j (j is an integer, where 2 ^j-1 n 2 ^j ) selection signals S₁,. . ., S _j , j reverse gate 15 ₁,. . ., 15 _j for generating selected reversal signals / S₁,. . ., / S _j by reversing the j components of selection signals S₁,. . ., S _j , j NOR gate 12 ₁,. . ., 12 _n each with (j + 1) inputs (hereinafter referred to as separation gate), the respective outputs of the n delay gate 1 1 ,. . ., 1 _n and the selection signal or the inverted selection signal received and select only one of them, which becomes active depending on the selection signal, the n inputs NOR element 14 (hereinafter referred to as the selection gate), the outputs of the separation gate 12 ₁ ,. . ., 12 _n receives and outputs NOR from these input signals and isolating gate wiring 13 ₁,. . ., 13 _n , each to the separating gate 12 ₁,. . ., 12 _n to connect to the selection gate 14 .

Hier beträgt die Verzögerungszeit von jedem Verzögerungsgatter 1₁, . . ., 1 _n t_di und die Verzögerungszeit von jedem Trenngatter 12₁, . . ., 12 _n des n : 1-Selektors 200 ist t_p und die Länge der Verzögerungsgatterverdrahtung 2 beträgt ΔL.Here, the delay time of each delay gate 1 ₁. . ., 1 _n t _di and the delay time of each separation gate 12 ₁,. . ., 12 _{n of} the n: 1 selector 200 is t _p and the length of the delay gate wiring 2 is ΔL.

Weiterhin ist die Länge der Trenngatterverdrahtungen 13₁, . . ., 13 _n folgendermaßen:Furthermore, the length of the separator gate wiring 13 ₁,. . ., 13 _{n as} follows:

1st stage: (n-1) ΔL₃ + Δl
2nd stage: (n-2) ΔL₃ + Δl
3rd stage: (n-3) ΔL₃ + Δl
.
.
.
nth stage: Δl,

wobei die Länge aufeinanderfolgend um ΔL₃ kürzer wird.the length being successively shorter by ΔL₃.

Nachfolgend wird eine Beschreibung der Wirkungsweise dieses fünften Ausführungsbeispiels unter Bezugnahme auf einen Fall gegeben, in dem die Anzahl der Verzögerungsgatter 4 beträgt (n=4). Fig. 10 ist ein Zeitdiagramm zur Erläuterung der Auflö sung dieses Ausführungsbeispiels in einem Fall, in dem n gleich 4 ist (n=4). In der Figur bezeichnet das Bezugszeichen K die Abhängigkeit der Gatterverzögerungszeit von der Verdrahtungs länge der jeweiligen Verzögerungsgatter 1₁, . . ., 1 _n, die in Ab hängigkeit von der parasitären Kapazität der an das Gatter angeschlossenen Verdrahtung, der Größe der Transistoren, die die Gatter bilden und dergleichen bestimmt wird. K₃ bezeichnet die Abhängigkeit der Gatterverzögerungszeit von der Verdrahtungslänge der jeweiligen Trenngatter 12₁, . . ., 12 _n. Weiter bezeichnet K _* ΔL einen Betrag der Gatterverzögerungs zeit in einem Fall, in dem die Länge der Verzögerungsgatterver drahtung 3 ΔL beträgt. K₃ _* ΔL₃ bezeichnet einen Betrag der Gatterverzögerungszeit in einem Fall, in dem die Länge der Trenngatterverdrahtung 13 ΔL₃ beträgt.The following is a description of the operation of this fifth embodiment with reference to a case in which the number of delay gates is 4 (n = 4). Fig. 10 is a time chart for explaining the resolu solution of this embodiment in a case where n is equal to 4 (n = 4). In the figure, the reference symbol K denotes the dependence of the gate delay time on the wiring length of the respective delay gates 1 ₁,. . ., 1 _n , which is determined as a function of the parasitic capacitance of the wiring connected to the gate, the size of the transistors which form the gates and the like. K₃ denotes the dependence of the gate delay time on the wiring length of the respective separation gate 12 ₁,. . ., 12 _n . Further, K _* ΔL denotes an amount of the gate delay time in a case where the length of the delay gate wiring is 3 ΔL. K₃ _* ΔL₃ denotes an amount of the gate delay time in a case where the length of the separator gate wiring is 13 ΔL₃.

Wenn ein zu verzögerndes Signal an die Gatterkette 100 gegeben wird, wird das Eingangssignal jeweils durch die Verzögerungs gatter 1₁, . . ., 1₄, die die Gatterkette 100 bilden, um t_di + K _* ΔL verzögert. Andererseits werden die Ausgangssignale der Verzögerungsgatter 1₁, . . ., 1₄ an die jeweiligen Trenngatter 12₁, . . ., 12₄ des n : 1-Selektors 200 und zu jedem der Trenn gatter 12₁, . . ., 12₄ gegeben, ein Auswahlsignal oder ein inver tiertes Auswahlsignal wird eingegeben, so daß eines der Trenn gatter in Abhängigkeit des Auswahlsignals aktiv wird. Ferner wird, wenn das in Abhängigkeit vom Auswahlsignal ausgewählte Trenngatter aktiv wird, das Ausgangssignal des Verzögerungs gatters 1, das an das Trenngatters gegeben wird, invertiert ausgegeben. Da die Verdrahtungslängen der Trenngattersverdrah tungen 13 so gewählt werden, daß sie aufeinanderfolgend um ΔL₃ wie oben beschrieben kleiner werden, werden die Längen der Trenngatterverdrahtungen wie folgt:If a signal to be delayed is given to the gate chain 100 , the input signal is by the delay gate 1 ₁,. . ., 1 ₄, which form the gate chain 100 , delayed by t _di + K _* ΔL. On the other hand, the output signals of the delay gates 1 ₁,. . ., 1 ₄ to the respective separating gate 12 ₁,. . ., 12 ₄ of the n: 1 selector 200 and to each of the separating gates 12 ₁,. . ., 12 ₄ given, a selection signal or an inverted selection signal is entered so that one of the separating gates becomes active depending on the selection signal. Furthermore, when the separation gate selected depending on the selection signal becomes active, the output signal of the delay gate 1 which is given to the separation gate is output inverted. Since the wiring lengths of the isolating gate lines 13 are selected so that they are successively smaller by ΔL₃ as described above, the lengths of the isolating gate wirings are as follows:

Trenngatterverdrahtung 13₁ der 1. Stufe: 3ΔL₃ + Δl
Trenngatterverdrahtung 13₂ der 2. Stufe: 2ΔL₃ + Δl
Trenngatterverdrahtung 13₃ der 3. Stufe: ΔL₃ + Δl
Trenngatterverdrahtung 13₄ der 4. Stufe: ΔlIsolation gate wiring 13 ₁ the 1st stage: 3ΔL₃ + Δl
Isolation gate wiring 13 ₂ the 2nd stage: 2ΔL₃ + Δl
Isolation gate wiring 13 ₃ of the 3rd stage: ΔL₃ + Δl
Isolation gate wiring 13 ₄ 4th stage: Δl

und die Verzögerungszeiten der jeweiligen Trenngatter 12₁, . . ., 12₄ und der Trenngatterverdrahtungen 13₁, . . ., 13₄ der je weiligen Stufe werden wie folgt:and the delay times of the respective separating gates 12₁,. . ., 12 ₄ and the separator gate wiring 13 ₁,. . ., 13 ₄ of each stage are as follows:

1st stage: 3K₃ * ΔL₃ + (t p + K₃ * Δl)
2nd stage: 2K₃ * ΔL₃ + (t p + K₃ * Δl)
3rd stage: K₃ * ΔL₃ + (t p + K₃ * Δl)
4th stage: t p + K₃ * Δl,

wobei die Verzögerungszeiten aufeinanderfolgend um K₃ _* ΔL₃ kleiner werden. Daher wird, wie in dem unteren Abschnitt der Fig. 10 gezeigt, der Betrag ΔT der Verzögerungszeit im Eingangszeitpunkt am Auswahlgatter 14,the delay times are successively smaller by K₃ _* ΔL₃. Therefore, as shown in the lower portion of Fig. 10, the amount ΔT of the delay time at the input timing at the selection gate 14 ,

ΔT = t_di + K _* ΔL-K₃ _* ΔΔT = t _di + K _* ΔL-K₃ _* Δ

d. h. um den Betrag ΔT der Verzögerungszeit an die Verzöge rungszeit t_di des Verzögerungsgatters ohne Last anzugleichen, muß nurthat is, to adjust the amount ΔT of the delay time to the delay time t _{di of} the delay gate without load, only

K _* ΔL = K₃ _* ΔL₃K _* ΔL = K₃ _* ΔL₃

gesetzt werden.be set.

Hier ist, da in dieser Ausführungsform eine NOR-Schaltung für das Trenngatter 12 verwendet wird (entsprechend dem Umkehrtrenngatter der 3. Ausführungsform), ΔL₃ relativ zu ΔL wie folgt:Here, since a NOR circuit is used for the isolation gate 12 in this embodiment (corresponding to the reverse isolation gate of the 3rd embodiment), ΔL₃ relative to ΔL is as follows:

ΔL < ΔL₃.ΔL <ΔL₃.

In dieser 5. Ausführungsform kann, da die NOR-Schaltung, die den n : 1-Selektor 200 bildet, ebenfalls als Trenngatter (oder als Umkehrtrenngatter) verwendet wird, das in den ersten bis vierten Ausführungsformen zusätzlich notwendig war, eine va riable Verzögerungsschaltung erhalten werden, die gleiche oder ähnliche Vorteile wie die des ersten Ausführungsbeispiels auf weist, d. h. keine Verringerung aufgrund des Auftretens von Verdrahtungsverzögerungen. Gleichzeitig kann die Anzahl von Teilen, die die Schaltung bildet, verringert werden, was eine Verringerung der Herstellungskosten, eine Verringerung des Lei stungsverlustes und einen erhöhten Grad an Integrationsdichte zur Folge hat.In this fifth embodiment, since the NOR circuit constituting the n: 1 selector 200 is also used as a separation gate (or an inverse separation gate) which was additionally required in the first to fourth embodiments, a variable delay circuit can be obtained have the same or similar advantages as those of the first embodiment, that is, no reduction due to the occurrence of wiring delays. At the same time, the number of parts that make up the circuit can be reduced, resulting in a reduction in manufacturing costs, a reduction in power loss, and an increased degree of integration density.

Obwohl in diesem 5. Ausführungsbeispiel ein n : 1-Selektor durch Verwendung von NOR-Schaltungen sowohl für Trenngatter als auch Auswahlgatter gebildet wird, kann dieses Ausführungsbeispiel nicht nur auf ein n : 1-Selektor mit diesem Schaltungsaufbau an gewandt werden. Vielmehr läßt sich auch ein n : 1-Selektor durch Verwendung einer OR-Schaltung für das Trenngatter und einer AND-Schaltung für das Auswahlgatter wie in Fig. 11 gezeigt, bilden, wobei die gleichen Vorteile wie beim fünften Ausführungsbeispiel erhalten werden.Although an n: 1 selector is formed in this fifth exemplary embodiment by using NOR circuits for both separating gates and selection gates, this exemplary embodiment cannot be applied only to an n: 1 selector with this circuit structure. Rather, an n: 1 selector can be formed by using an OR circuit for the separation gate and an AND circuit for the selection gate as shown in Fig. 11, whereby the same advantages as in the fifth embodiment are obtained.

6th embodiment

Die variablen Verzögerungsschaltungen der ersten bis fünften Ausführungsbeispiele verhindern eine Verschlechterung der Auf lösung der variablen Verzögerungsschaltung aufgrund von Ver drahtungsverzögerungen der jeweiligen Verzögerungsgatter, die die Gatterkette bilden dadurch, daß die Länge der Trenngatter verdrahtungen entsprechend eingestellt wird. Es gibt jedoch noch andere Faktoren als die Verdrahtungslänge, die die Auflö sung der variablen Verzögerungsschaltung verschlechtern. Es gibt beispielsweise einen Faktor, der auf Änderungen bzw. Va riationen im Betriebsablauf eines Transistors, der ein Gatter bildet, zurückzuführen ist. Mit anderen Worten ändert sich bei einer Änderung bzw. Variation im Prozeßablauf die Verzögerungs zeit eines Gatters aufgrund einer Änderung der Schwellen spannung VTH. Eine Verzögerungszeit eines Gatters würde sich ändern, so daß sich die Auflösung und die maximale Variations breite einer variablen Verzögerungsschaltung ändert. Ein 6. Ausführungsbeispiel der vorliegenden Erfindung sieht eine va riable Verzögerungsschaltung vor, die Änderungen in der Verzö gerungszeit aufgrund von Ablaufänderung eines Transistors aus gleicht (Fig. 12).The variable delay circuits of the first to fifth embodiments prevent deterioration of the resolution of the variable delay circuit due to wiring delays of the respective delay gates forming the gate chain by adjusting the length of the separator gates accordingly. However, there are factors other than the wiring length that deteriorate the resolution of the variable delay circuit. For example, there is a factor due to changes in the operation of a transistor that forms a gate. In other words, with a change or variation in the process flow, the delay time of a gate changes due to a change in the threshold voltage VTH. A delay time of a gate would change so that the resolution and the maximum variation width of a variable delay circuit change. A sixth exemplary embodiment of the present invention provides a variable delay circuit which compensates for changes in the delay time due to the change in the sequence of a transistor ( FIG. 12).

In der variablen Verzögerungsschaltung dieses 6. Ausführungs beispiels sind die Trenngatterverdrahtungen 4₁, . . ., 4 _n des er sten Ausführungsbeispiel (Fig. 1) durch 16₁, . . ., 16 _n ersetzt.In the variable delay circuit of this 6th embodiment, the isolating gate wirings 4 ₁,. . ., 4 _{n of} the first embodiment ( Fig. 1) by 16 ₁,. . ., 16 _n replaced.

Eine Beschreibung der Wirkungsweise dieses 6. Ausführungs beispiels wird nachfolgend für einen Fall gegeben, in dem die Anzahl der Verzögerungsgatter 4 beträgt (n=4).A description of the operation of this 6th embodiment is given below for a case in which the number of delay gates is 4 (n = 4).

Fig. 13 zeigt ein Zeitdiagramm zur Erläuterung der Auflösung dieses Ausführungsbeispiels, bei dem n gleich 4 ist (n=4). In der Figur bezeichnet das Bezugszeichen t_di eine Verzögerungs zeit der jeweiligen Verzögerungsgatter 1₁, . . ., 1 _n. Das Be zugszeichen t_p bezeichnet eine Verzögerungszeit der Trenngatter 3₁, . . ., 3 _n. Das Bezugszeichen ΔL bezeichnet eine Länge der Verzögerungsgatterverdrahtung 2. Das Bezugszeichen K bezeichnet die Abhängigkeit der Verzögerungszeit von der Verdrahtungs länge, d. h. einen Betrag von Verzögerungszeit pro Verdrahtungslänge von 1 mm, die durch die Größe des Transi stors, der das Gatter bildet, die parasitäre Kapazität aufgrund der an das Gatter angeschlossenen Verdrahtung und dergleichen bestimmt wird. Das Bezugszeichen γ bezeichnet einen Anteil der Änderung der Gatterverzögerungszeit t_di aufgrund einer Änderung des Betriebsablaufes, und das Bezugszeichen ε bezeichnet einen Anteil einer Änderung der Verdrahtungslängenabhängigkeit K der Gatterverzögerungszeit aufgrund von Änderungen im Betriebsab lauf. Weiterhin wird der Längenbetrag der Trenngatterverdrahtungen so gewählt, daß er aufeinanderfolgend um (ΔL + ΔL₄) von der Eingangsseite her kleiner wird, wobei er zuletzt Δl wird, wie im folgenden gezeigt: Fig. 13 shows a timing chart for explaining the resolution of this embodiment in which n is 4 (n = 4). In the figure, the reference symbol t _di denotes a delay time of the respective delay gates 1 ₁,. . ., 1 _n . The reference symbol t _p denotes a delay time of the separating gates 3 ₁,. . ., 3 _n . The reference symbol ΔL denotes a length of the delay gate wiring 2 . The reference symbol K denotes the dependency of the delay time on the wiring length, that is to say an amount of delay time per wiring length of 1 mm, which is determined by the size of the transistor which forms the gate, the parasitic capacitance on account of the wiring connected to the gate and the like becomes. The reference symbol γ denotes a proportion of the change in the gate delay time t _di due to a change in the operating procedure, and the reference symbol ε denotes a proportion of a change in the wiring length dependency K of the gate delay time due to changes in the operating sequence. Furthermore, the length of the separator gate wiring is selected so that it becomes successively smaller by (ΔL + ΔL₄) from the input side, and it becomes Δl last, as shown below:

Trenngatterverdrahtung 16₁ der ersten Stufe: 3(DL + DL₄) + Dl
Trenngatterverdrahtung 16₂ der zweiten Stufe: 2(DL + DL₄) + Dl
Trenngatterverdrahtung 16₃ der dritten Stufe: (DL + DL₄) + Dl
Trenngatterverdrahtung 16₄ der vierten Stufe: Δl.Isolation gate wiring 16 ₁ the first stage: 3 (DL + DL₄) + Dl
Isolation gate wiring 16 ₂ the second stage: 2 (DL + DL₄) + Dl
Isolation gate wiring 16 ₃ the third stage: (DL + DL₄) + Dl
Isolation gate wiring 16 ₄ of the fourth stage: Δl.

Die Wirkungsweise der variablen Verzögerungsschaltung dieses sechsten Ausführungsbeispiels ist zu der des ersten Ausfüh rungsbeispiels ähnlich. Wie in einem unteren Abschnitt der Fig. 13 gezeigt, wird der Betrag ΔT der Verzögerungszeit im Ein gangszeitpunkt am n : 1-Selektor 150 wie folgt,The operation of the variable delay circuit of this sixth embodiment is similar to that of the first embodiment. As shown in a lower section of FIG. 13, the amount ΔT of the delay time at the input time at the n: 1 selector 150 is as follows,

ΔT = (1 + γ)t_di-(1 + ε) K _* ΔL₄.ΔT = (1 + γ) t _di - (1 + ε) K _* ΔL₄.

Hier ist, um die Erhöhung ΔT der Verzögerungszeit an die Verzögerungszeit t_di anzugleichen, ähnlich wie im ersten Aus führungsbeispiel:Here is, in order to adjust the increase ΔT of the delay time to the delay time t _di , similar to the first exemplary embodiment:

ΔL₄ = [γ/(1 + ε)] (t_di/K).ΔL₄ = [γ / (1 + ε)] (t _di / K).

Mit anderen Worten kann die Verzögerungersänderung aufgrund von Prozeßänderungen weiter dadurch unterdrückt bzw. ausgeglichen werden, daß der Längenbetrag der Trenngatterverdrahtungen gleich der Summe des Längenbetrages der Trenngatterverdrahtung nach dem ersten Ausführungsbeispiel und der Änderung ΔL₄ ge macht wird.In other words, the delay change due to Process changes thereby further suppressed or compensated that the length amount of the separator gate wiring equal to the sum of the length of the separator gate wiring according to the first embodiment and the change ΔL₄ ge is made.

Obwohl bei diesem 6. Ausführungsbeispiel die variable Verzöge rungsschaltung durch Ersetzen der Trenngatterverdrahtungen 4₁, . . ., 4 _n der variablen Verzögerungsschaltung (Fig. 1) des ersten Ausführungsbeispiels durch Trenngatterverdrahtungen 16₁, . . ., 16 _n gebildet wurde, wobei die Verdrahtungen zusätzlich eine Verdrahtungslänge zum Ausgleichen der Verzögerungszeitänderung aufgrund von Prozeßveränderungen eines Transistors aufweisen, kann diese als Trenngatterverdrahtung verwendete Verdrahtung auch auf jede andere variable Verzögerungsschaltung des ersten bis fünften Ausführungsbeispiels mit den gleichen Vorteilen wie bei diesem Ausführungsbeispiel angewandt werden.Although in this 6th embodiment, the variable delay circuit by replacing the separator gate wirings 4 ₁,. . ., 4 _{n of} the variable delay circuit ( Fig. 1) of the first embodiment by isolating gate wiring 16 ₁,. . ., 16 _{n was} formed, the wiring also having a wiring length to compensate for the delay time change due to process changes of a transistor, this wiring used as a separator gate wiring can also be applied to any other variable delay circuit of the first to fifth exemplary embodiments with the same advantages as in this exemplary embodiment become.

Weiterhin kann, obwohl hier in diesem 6. Ausführungsbeispiel eine Beschreibung der Verzögerungszeitänderung aufgrund von Ab lauf-, bzw. Prozeßänderungen gegeben wurde, dies auch auf Verzögerungszeitänderungen aufgrund von anderen Faktoren wie z. B. Temperaturänderungen, Änderungen in der Spannungszuführung mit denselben Wirkungen wie beim 6. Ausführungsbeispiel ange wandt werden.Furthermore, although here in this 6th embodiment a description of the delay time change due to Ab run or process changes were given, this also on Delay time changes due to other factors such as B. Temperature changes, changes in the voltage supply with the same effects as in the 6th embodiment be turned.

7th embodiment

Eine variable Verzögerungsschaltung nach einem 7. Ausführungs beispiel der vorliegenden Erfindung ist in Fig. 14 gezeigt. Dieses 7. Ausführungsbeispiel weist einen Eingangsanschluß IN auf, an den ein zu verzögerndes Signal gegeben wird, eine Gatterkette 100, die jeweils n Verzögerungsgatter 1₁, . . ., 1 _n zur Verzögerung des Eingangssignals um eine vorbestimmte Zeit umfaßt, die jeweils über Verzögerungsgatterverdrahtungen 2 miteinander in Reihe geschaltet sind, n Trennschaltungen 20₁, . . ., 20 _n, deren Eingänge jeweils an Verbindungsknoten der Gatterkette 100 angeschlossen sind, einen 2n : 1-Selektor 250, der die 2n Ausgangssignale der Trennschaltungen 20₁, . . ., 20 _n an seinen Eingängen empfängt und eines von ihnen auswählt, um es auszugeben, und eine Auswahlsignalerzeugungsschaltung 251 zum Steuern des 2n : 1-Selektors 250. A variable delay circuit according to a 7th embodiment of the present invention is shown in FIG. 14. This 7th embodiment has an input terminal IN, to which a signal to be delayed is given, a gate chain 100 , each having n delay gates 1 ₁,. . ., 1 _n for delaying the input signal by a predetermined time, which are each connected in series via delay gate wirings 2 , n isolating circuits 20 ₁,. . ., 20 _n , the inputs of which are each connected to connection nodes of the gate chain 100 , a 2n: 1 selector 250 , which the 2n output signals of the isolating circuits 20 ₁,. . ., 20 _n receives at its inputs and selects one of them to output, and a selection signal generating circuit 251 for controlling the 2n: 1 selector 250 .

Die Trennschaltung 20 _k (1 k n) weist ein erstes Trennsystem mit einem Trenngatter 21 _k und einer Trenngatter- Ausgangsverdrahtung 23 _k auf, deren eines Ende an den Ausgang des Trenngatters 21 _k und deren anderes Ende an die Eingangs seite des 2n : 1-Selektors 250 angeschlossen ist, und weist wei ter ein zweites Trennsystem mit einem Trenngatter 22 _k und einer Trenngatter-Ausgangsverdrahtung 24 _k auf, deren eines Ende an den Ausgang des Trenngatters 22 _k und dessen anderes Ende an die Eingangsseite des 2n : 1-Selektors 250 angeschlossen ist. Die Eingänge der Trenngatter 21 _k und 22 _k sind an die Ausgangsseite des Verzögerungsgatters 1 _k angeschlossen.The isolating circuit 20 _k (1 kn) has a first isolating system with an isolating gate 21 _k and an isolating gate output wiring 23 _k , one end of which is connected to the output of the isolating gate 21 _k and the other end of which is connected to the input side of the 2n: 1 selector 250 is connected, and has a second separation system with a separation gate 22 _k and a separation gate output wiring 24 _k , one end of which is connected to the output of the separation gate 22 _k and the other end of which is connected to the input side of the 2n: 1 selector 250 is. The inputs of the isolation gates 21 _k and 22 _k are connected to the output side of the delay gate 1 _k .

Hier beträgt die Verzögerungszeit jedes Verzögerungsgatters 1₁, . . ., 1 _n t_di und die Verzögerungszeit jedes Trenngatters 21₁, . . ., 21 _n und 22₁, . . ., 22 _n beträgt t_p und die Länge der Verzö gerungsgatterverdrahtung 2 ist ΔL.Here, the delay time of each delay gate is 1 ₁. . ., 1 _n t _di and the delay time of each separating gate 21 ₁,. . ., 21 _n and 22 ₁,. . ., 22 _n is t _p and the length of the delay gate wiring 2 is ΔL.

Weiterhin ist die Länge der Trenngatterverdrahtungen 23₁, . . ., 23 _n von der Eingangsseite her wie folgt:Furthermore, the length of the separator gate wiring 23 ₁,. . ., 23 _n from the input side as follows:

1st stage: (n-1) ΔL + Δl
2nd stage: (n-2) ΔL + Δl
3rd stage: (n-3) ΔL + Δl
.
.
.
nth stage: Δl,

wobei die Verdrahtungslänge aufeinanderfolgend um ΔL kürzer wird und die Länge der Trenngatterverdrahtung 24₁, . . ., 24 _n von der Eingangsseite her wie folgt ist:wherein the wiring length is successively shorter by ΔL and the length of the separator gate wiring 24 ₁,. . ., 24 _n from the input side is as follows:

1st stage: (n-1) ΔL + Δ1 + D (D: positive number)
2nd stage: (n-2) ΔL + Δ1 + D
3rd stage: (n-3) ΔL + Δ1 + D
.
.
.
nth stage: ΔL + D

Mit anderen Worten wird die variable Verzögerungsschaltung die ses 7. Ausführungsbeispiels dadurch erhalten, daß zwei Trenn gatter vorgesehen werden, die die Ausgangssignale der Verzöge rungsgatter 1₁, . . ., 1 _n in Parallelschaltung erhalten und daß die Trenngatter und der Selektor durch Trenngatterverdrahtungen verbunden werden, die jeweils unterschiedliche Längen aufwei sen.In other words, the variable delay circuit of this 7th embodiment is obtained by providing two separating gates which provide the output signals of the delay gates 1 ₁,. . ., 1 _{n received} in parallel and that the isolating gate and the selector are connected by isolating gate wiring, each having different lengths.

Nachfolgend wird eine Beschreibung der Wirkungsweise dieses 7. Ausführungsbeispiels unter Bezugnahme auf einen Fall gegeben, bei dem die Anzahl der Verzögerungsgatter 4 beträgt (n = 4). Fig. 15 ist ein Zeitdiagramm zur Erläuterung der Auflösung die ses Ausführungsbeispiels in einem Fall, in dem n gleich 4 ist (n = 4). In der Figur bezeichnet das Bezugszeichen K die Abhän gigkeit der Gatterverzögerungszeit von der Verdrahtungslänge, d. h. einen Betrag von Verzögerungszeit pro Verdrahtungslänge von 1 mm, der in Abhängigkeit von der Größe des Transistors, der das Gatter bildet, der parasitären Kapazität aufgrund der an das Gatter angeschlossenen Verdrahtung und dergleichen be stimmt wird. Weiterhin bezeichnet K _* ΔL einen Betrag von Gatterverzögerungszeit in einem Fall, in dem die Länge der Ver zögerungsgatterverdrahtung ΔL beträgt.A description will now be given of the operation of this 7th embodiment with reference to a case in which the number of delay gates is 4 (n = 4). Fig. 15 is a timing chart for explaining the resolution of this embodiment in a case where n is 4 (n = 4). In the figure, the reference symbol K denotes the dependency of the gate delay time on the wiring length, that is, an amount of delay time per wiring length of 1 mm, which, depending on the size of the transistor that forms the gate, of the parasitic capacitance due to the connected to the gate Wiring and the like is determined. Furthermore, K _* ΔL denotes an amount of gate delay time in a case where the length of the delay gate wiring is ΔL.

Wenn ein zu verzögerndes Signal an die Gatterkette 100 gegeben wird, wird das Eingangssignal durch die Verzögerungsgatter 1₁, . . ., 1₄, die die Gatterkette 100 bilden, jeweils um t_di + K _* ΔL verzögert. Auf der anderen Seite werden die Ausgangssignale der jeweiligen Verzögerungsgatter 1₁, . . ., 1₄ jeweils an den 2n : 1-Selektor 250 über die Trennschaltungen 20₁, . . ., 20₄ gege ben. Da die Ausgangsverdrahtungslängen der Trenngatterverdrah tungen 23₁, . . ., 23₄ und 24₁, . . ., 24₄ in den jeweiligen Trenn schaltungen 20₁, . . ., 20₄ so gewählt werden, daß sie aufeinan derfolgend um ΔL wie oben beschrieben kürzer werden, folgt dann:When a signal to be delayed is given to the gate chain 100 , the input signal through the delay gates 1 ₁,. . ., 1 ₄, which form the gate chain 100 , each delayed by t _di + K _* ΔL. On the other hand, the output signals of the respective delay gates 1 ₁,. . ., 1 ₄ each to the 2n: 1 selector 250 via the isolating circuits 20 ₁,. . ., 20 ₄ given. Since the output wiring lengths of the separating gate lines 23 ₁,. . ., 23 ₄ and 24 ₁,. . ., 24 ₄ in the respective separation circuits 20 ₁,. . ., 20 ₄ are chosen so that they are successively shorter by ΔL as described above, then follows:

Trennschaltung 201 der ersten Stufe:
Trenngatterverdrahtung 23₁: 3K ΔL + Δl
Trenngatterverdrahtung 24₁: 3K ΔL + Δl + DIsolation circuit 201 of the first stage:
Isolation gate wiring 23 ₁: 3K ΔL + Δl
Isolation gate wiring 24 ₁: 3K ΔL + Δl + D

Trennschaltung 20₂ der zweiten Stufe:
Trenngatterverdrahtung 23₂: 2K ΔL + Δl
Trenngatterverdrahtung 24₂: 2K ΔL + Δl + DIsolation circuit 20 ₂ of the second stage:
Isolation gate wiring 23 ₂: 2K ΔL + Δl
Isolation gate wiring 24 ₂: 2K ΔL + Δl + D

Trennschaltung 20₃ der dritten Stufe:
Trenngatterverdrahtung 23₃: ΔL + Δl
Trenngatterverdrahtung 24₃: ΔL + Δl + DIsolation circuit 20 ₃ of the third stage:
Isolation gate wiring 23 ₃: ΔL + Δl
Isolation gate wiring 24 ₃: ΔL + Δl + D

Trennschaltung 20₄ der vierten Stufe:
Trenngatterverdrahtung 23₄: Δl
Trenngatterverdrahtung 24₄: Δl + D,Isolation circuit 20 ₄ of the fourth stage:
Isolation gate wiring 23 ₄: Δl
Isolation gate wiring 24 ₄: Δl + D,

und die Verzögerungszeiten der ersten und zweiten Trennsysteme der Trennschaltungen 20₁, . . ., 20₄ der jeweiligen Stufe werden aufeinanderfolgend von der Eingangsseite her wie folgt:and the delay times of the first and second isolation systems of the isolation circuits 20 ₁,. . ., 20 ₄ of each level are consecutively from the input side as follows:

in der Trennschaltung 20₁ der ersten Stufe:in the isolating circuit 20 ₁ of the first stage:

1st separation system: 3K * ΔL + (t p + K * Δl)
2.Separation system: 3K * ΔL + (t p + K * (Δl + D)

in der Trennschaltung 20₂ der zweiten Stufe:in the isolating circuit 20 ₂ of the second stage:

1st separation system: 2K * ΔL + (t p + K * Δl)
2nd separation system: 2K * ΔL + (t p + K * (Δl + D)

in der Trennschaltung 20₃ der dritten Stufe:in the isolating circuit 20 ₃ of the third stage:

1st separation system: K * ΔL + (t p + K * Δl)
2nd separation system: K * ΔL + (t p + K * (Δl + D)

in der Trennschaltung 20₄ der ersten Stufe:in the isolating circuit 20 ₄ of the first stage:

1. Separation system: t p + K * Δl
2nd separation system: t p + K * (Δl + D.

Daher wird wie in einem unteren Abschnitt der Fig. 14 gezeigt der Betrag ΔT der Verzögerungszeit am Eingangszeitpunkt im 2n : 1-Selektors 250 wie folgt,Therefore, as shown in a lower portion of Fig. 14, the amount ΔT of the delay time at the input timing in the 2n: 1 selector 250 becomes as follows,

ΔT = K _* D
oder ΔT = t_di - K _* D.ΔT = K _* D
or ΔT = t _di - K _* D.

Da beim 7. Ausführungsbeispiel eine variable Verzögerungsschal tung den erläuterten Aufbau aufweist, kann die Auflösung erhöht werden, ohne daß die Anzahl der Stufen von Verzögerungsgattern, die eine variable Verzögerungsschaltung bilden, erhöht werden muß.Since in the 7th embodiment a variable delay scarf device has the structure described, the resolution can be increased without the number of stages of delay gates, which form a variable delay circuit can be increased got to.

Obwohl die Ausgänge der jeweiligen Verzögerungsgatter an die jeweiligen Trennschaltungen angeschlossen sind, die zwei Trenn systeme bei dieser 7. Ausführungsform aufweisen, ist es eben falls möglich, daß die Ausgänge der jeweiligen Verzögerungs gatter an entsprechende Trennschaltungen angeschlossen sind, die m Komponenten von Trennsystemen aufweisen und daß die aus zugebenden Verzögerungsdaten bzw. -signale durch einen (n × m) : 1-Selektor ausgewählt werden. In diesem Fall kann der Betrag von Verzögerungszeit t_di/m gemacht werden, was eine weitere Er höhung der Auflösung der variablen Verzögerungsschaltung er gibt.Although the outputs of the respective delay gates are connected to the respective isolation circuits which have two isolation systems in this 7th embodiment, it is also possible that the outputs of the respective delay gates are connected to corresponding isolation circuits which have m components of isolation systems and that the delay data or signals to be output are selected by an (n × m): 1 selector. In this case, the amount of delay time t _di / m can be made, which gives a further increase in the resolution of the variable delay circuit.

8th embodiment

Fig. 16 zeigt eine variable Verzögerungsschaltung gemäß einem 8. Ausführungsbeispiel der vorliegenden Erfindung. Dieses 8. Ausführungsbeispiel weist einen Eingangsanschluß IN auf, an den ein zu verzögerndes Signal gegeben wird, eine Gatterkette, die jeweils n Verzögerungsgatter 1₁, . . ., 1 _n zur Verzögerung eines Eingangssignals um eine vorbestimmte Zeit aufweist, die über Verzögerungsgatterverdrahtungen 2 miteinander in Serie geschal tet sind, n Trennschaltungen 30₁, . . ., 30 _n, deren Eingänge an die entsprechenden Verbindungsknoten der Gatterkette 100 ange schlossen sind und die jeweils ein erstes und ein zweites Trennsystem aufweisen, n : 1-Selektoren 155, 160, deren Eingänge die Ausgangssignale der ersten und zweiten Trennsysteme der entsprechenden Trennschaltungen 30₁, . . ., 30 _n empfangen und die jeweils eines von diesen auswählen, um es auszugeben, Auswahl signalerzeugungsschaltungen 156, 161 jeweils zum Steuern der n : 1-Selektoren 155, 160, eine Wechselschaltung 165, die die Ausgangssignale der n : 1-Selektoren 155, 160 empfängt und eines von ihnen ausgibt und eine Wechselsignalerzeugungsschaltung 166 zum Steuern der Wechselschaltung 165. Die Verzögerungsauflösung kann durch Signale von außen bei dieser variablen Verzögerungs schaltung vorgewählt werden. Fig. 16 shows a variable delay circuit according to an eighth embodiment of the present invention. This 8th embodiment has an input terminal IN to which a signal to be delayed is given, a gate chain, each of n delay gates 1 ₁,. . ., 1 _n for delaying an input signal by a predetermined time, which are connected to one another in series via delay gate wirings 2 , n isolating circuits 30 ₁,. . ., 30 _n , the inputs of which are connected to the corresponding connection nodes of the gate chain 100 and each have a first and a second separation system, n: 1 selectors 155 , 160 , the inputs of which are the output signals of the first and second separation systems of the corresponding separation circuits 30 ₁,. . ., 30 _n received and each select one of these to output it, selection signal generation circuits 156 , 161 each for controlling the n: 1 selectors 155 , 160 , a changeover circuit 165 which outputs the output signals of the n: 1 selectors 155 , 160 receives and outputs one of them and an AC signal generation circuit 166 for controlling the AC circuit 165 . The delay resolution can be preselected by signals from the outside in this variable delay circuit.

Die Trennschaltung 30 _k (1 k n) weist ein erstes Trennsystem mit einem Trenngatter 31 _k und einer Trenngatterausgangsverdrah tung 33 _k auf, deren eines Ende an den Ausgang des Trenngatters 31 _k und dessen anderes Ende an den Eingang des n : 1-Selektors 155 angeschlossen ist und weist ein zweites Trennsystem mit ei nem Trenngatter 32 _k und einer Trenngatterausgangsverdrahtung 34 _k auf, deren eines Ende mit dem Ausgang des Trenngatters 32 _k und dessen anderes Ende mit dem Eingang des n : 1-Selektors 150 verbunden ist. Die Eingänge der Trenngatter 31 _k und 32 _k sind an den Ausgang des Verzögerungsgatters 1 _k angeschlossen.The isolation circuit 30 _k (1 kn) has a first isolation system with an isolation gate 31 _k and an isolation gate output wiring 33 _k , one end of which is connected to the output of the isolation gate 31 _k and the other end of which is connected to the input of the n: 1 selector 155 is and has a second separation system with egg nem separation gate 32 _k and a separation gate output wiring 34 _k , one end of which is connected to the output of the separation gate 32 _k and the other end of which is connected to the input of the n: 1 selector 150 . The inputs of the separating gates 31 _k and 32 _k are connected to the output of the delay gate 1 _k .

Hier beträgt die Verzögerungszeit von jedem Verzögerungsgatter 1₁, . . ., 1 _n t_di, die Verzögerungszeit von jedem Trenngatter 31₁, . . ., 31 _n und 32₁, . . ., 32 _n beträgt t_p und die Länge der Verzögerungsgatterverdrahtung 2 beträgt ΔL.Here, the delay time of each delay gate 1 ₁. . ., 1 _n t _di , the delay time of each separation gate 31 ₁,. . ., 31 _n and 32 ₁,. . ., 32 _n is t _p and the length of the delay gate wiring 2 is ΔL.

Weiterhin ist die Länge der Trenngatterverdrahtungen 33₁, . . ., 33 _n von der Eingangssignalseite her betrachtet wie folgt:Furthermore, the length of the separator gate wiring 33 ₁,. . ., 33 _n viewed from the input signal side as follows:

wobei die Verdrahtungslänge aufeinanderfolgend um ΔL kürzer wird und die Längen der Trenngatterverdrahtung 34₁, . . ., 34 _n von der Eingangssignalseite betrachtet wie folgt werden:wherein the wiring length is successively shorter by ΔL and the lengths of the separator gate wiring 34 ₁,. . ., 34 _n viewed from the input signal side are as follows:

1st stage: (n-1) ΔL₅ + Δl
2nd stage: (n-2) ΔL₅ + Δl
3rd stage: (n-3) ΔL₅ + Δl
.
.
.
nth stage: Δl.

Eine Beschreibung der Wirkungsweise dieses 8. Ausführungs beispiels wird nachfolgend unter Bezugnahme auf einen Fall ge geben, bei dem die Anzahl der Verzögerungsgatter 4 beträgt (n-4). Fig. 17 ist ein Zeitdiagramm zur Erläuterung der Auflösung dieses Ausführungsbeispiels in einem Fall, in dem n gleich 4 (n-4). In der Figur bezeichnet das Bezugszeichen K die Ab hängigkeit der Gatterverzögerungszeit von der Verdrahtungs länge, d. h. ein Betrag von Verzögerungszeit pro Verdrahtungs länge von 1 mm, der in Abhängigkeit von der Transistorgröße, die das Gatter bildet, der parasitären Kapazität aufgrund von an das Gatter angeschlossener Verdrahtung und dergleichen be stimmt wird. Weiterhin bezeichnet K _* ΔL einen Betrag an Verzögerungszeit in einem Fall, in dem die Länge der Verzögerungsgatterverdrahtung 2 ΔL beträgt.A description of the operation of this 8th embodiment is given below with reference to a case where the number of delay gates is 4 (n-4). Fig. 17 is a timing chart for explaining the resolution of this embodiment in a case where n is 4 (n-4). In the figure, the reference symbol K denotes the dependency of the gate delay time on the wiring length, ie an amount of delay time per wiring length of 1 mm, which, depending on the transistor size that forms the gate, the parasitic capacitance due to connected to the gate Wiring and the like is determined. Furthermore, K _* ΔL denotes an amount of delay time in a case where the length of the delay gate wiring is 2 ΔL.

Wenn ein zu verzögerndes Signal an die Gatterkette 100 gegeben wird, wird das Eingangssignal durch die jeweiligen Verzöge rungsgatter 1₁, . . ., 1₄, die die Gatterkette 100 bilden, um t_di + K _* ΔL verzögert. Auf der anderen Seite werden die Aus gangssignale der jeweiligen Verzögerungsgatter 1₁, . . ., 1₄ auf den n : 1-Selektor 155 über das erste Trennsystem von Trennschal tungen 30₁, . . ., 30₄ und an den n : 1-Selektor 160 über das zweite Trennsystem von Trennschaltungen 30₁, . . ., 30₄ gegeben. Da die Ausgangsverdrahtungslängen der Trenngatterverdrahtungen 33₁, . . ., 33₄ und 34₁, . . ., 34₄ in den jeweiligen Trennschal tungen 30₁, . . ., 30₄ so gewählt sind, daß sie jeweils aufeinan derfolgend um ΔL bzw. ΔL₅ wie oben beschrieben kleiner werden, folgt:If a signal to be delayed is given to the gate chain 100 , the input signal by the respective delay gate 1 1 ,. . ., 1 ₄, which form the gate chain 100 , delayed by t _di + K _* ΔL. On the other hand, the output signals from the respective delay gates 1 ₁,. . ., 1 ₄ on the n: 1 selector 155 via the first separation system of isolating lines 30 ₁,. . ., 30 ₄ and to the n: 1 selector 160 via the second separation system of separation circuits 30 ₁,. . ., 30 ₄ given. Since the output wiring lengths of the separator gate wirings 33 ₁,. . ., 33 ₄ and 34 ₁,. . ., 34 ₄ in the respective isolating lines 30 ₁,. . ., 30 ₄ are selected so that they are each successively smaller by ΔL or ΔL₅ as described above, follows:

Trennschaltung 30₁ der ersten Stufe:
Trenngatterverdrahtung 33₁: 3ΔL + Δl
Trenngatterverdrahtung 34₁: 3ΔL₅ + ΔlIsolation circuit 30 ₁ of the first stage:
Isolation gate wiring 33 ₁: 3ΔL + Δl
Isolation gate wiring 34 ₁: 3ΔL₅ + Δl

Trennschaltung 30₂ der zweiten Stufe:
Trenngatterverdrahtung 33₂: 2ΔL + Δl
Trenngatterverdrahtung 34₂: 2ΔL₅ + ΔlIsolation circuit 30 ₂ of the second stage:
Isolation gate wiring 33 ₂: 2ΔL + Δl
Isolation gate wiring 34 ₂: 2ΔL₅ + Δl

Trennschaltung 30₃ der dritten Stufe:
Trenngatterverdrahtung 33₃: ΔL + Δl
Trenngatterverdrahtung 34₃: ΔL₅ + ΔlIsolation circuit 30 ₃ of the third stage:
Isolation gate wiring 33 ₃: ΔL + Δl
Isolation gate wiring 34 ₃: ΔL₅ + Δl

Trennschaltung 30₄ der vierten Stufe:
Trenngatterverdrahtung 33₄: Δl
Trenngatterverdrahtung 34₄: ΔlIsolation circuit 30 ₄ of the fourth stage:
Isolation gate wiring 33 ₄: Δl
Isolation gate wiring 34 ₄: Δl

und die entsprechenden Verzögerungszeiten der ersten und zwei ten Trennsysteme der Trennschaltungen 30₁, . . ., 30₄ der jewei ligen Stufe werden von der Eingangsseite her betrachtet aufein anderfolgend wie folgt:and the corresponding delay times of the first and two th isolation systems of the isolation circuits 30 ₁,. . ., 30 ₄ of the respective level are viewed from the input side in succession as follows:

1. Separation system:
Isolation circuit 30 ₁ of the first stage: 3K * ΔL + (t p + K * Δl)
Isolation circuit 30 ₂ of the second stage: 2K * ΔL + (t p + K * Δl)
Isolation circuit 30 ₃ of the third stage: K * ΔL + (t p + K * Δl)
Isolation circuit 30 ₄ of the fourth stage: t p + K * Δl
2. Separation system:
Isolation circuit 30 ₁ of the first stage: 3K * ΔL₅ + (t p + K * Δl)
Isolation circuit 30 ₂ of the second stage: 2K * ΔL₅ + (t p + K * Δl)
Isolation circuit 30 ₃ of the third stage: K * ΔL₅ + (t p + K * Δl)
Isolation circuit 30 ₄ of the fourth stage: t p + K * Δl.

Daher wird, wie in einem unteren Abschnitt der Fig. 16 gezeigt, der Betrag ΔT₁ (1. Trennsystem) der Verzögerungszeit im Ein gangszeitpunkt am n : 1-Selektors 155 Therefore, as shown in a lower section of FIG. 16, the amount ΔT 1 (1st separation system) of the delay time at the input time at the n: 1 selector 155

ΔT₁ = t_di,ΔT₁ = t _di ,

und der Betrag ΔT₂ (2. Trennsystem) der Verzögerungszeit im Eingangszeitpunkt am n : 1-Selektors 160 wirdand the amount ΔT₂ (2nd separation system) of the delay time at the time of entry at the n: 1 selector 160

ΔT₂ = t_di - K (ΔL₅ - ΔL).ΔT₂ = t _di - K (ΔL₅ - ΔL).

Daher kann die Verzögerungsauflösung geändert werden, je nach dem, ob das erste oder das zweite Trennsystem durch die Wech selschaltung 165 ausgewählt wird.Therefore, the delay resolution can be changed depending on whether the first or the second separation system is selected by the changeover circuit 165 .

Mit einem Aufbau gemäß diesem 8. Ausführungsbeispiel kann eine variable Verzögerungsschaltung erhalten werden, in dem ver schiedene Auflösungen ausgewählt werden können. With a structure according to this 8th embodiment, a variable delay circuit can be obtained in which ver different resolutions can be selected.

Obwohl in diesem 8. Ausführungsbeispiel die Trennschaltung mit zwei Trennsystemen an die entsprechenden Verzögerungsgatter an geschlossen ist, ist es möglich, daß die Trennschaltung m Trennsysteme aufweist, die an die Ausgänge der entsprechenden Verzögerungsgatter angeschlossen sind und daß die Ausgangssi gnale der entsprechenden Trennsysteme an die m n : 1-Selektoren gegeben werden und die Ausgänge der m Komponenten von n : 1-Se lektoren durch eine Wechselschaltung ausgewählt werden. In die sem Fall können m verschiedene Verzögerungsauflösungen in einer variablen Verzögerungsschaltung gewählt werden.Although in this 8th embodiment the isolating circuit with two separation systems to the corresponding delay gates is closed, it is possible that the isolating circuit m Separation systems that correspond to the outputs of the corresponding Delay gates are connected and that the Outputi of the corresponding separation systems to the m n: 1 selectors are given and the outputs of the m components of n: 1-Se be selected by a two-way circuit. In the In this case, m different delay resolutions in one variable delay circuit can be selected.

Obwohl die Längen der Verzögerungsgatterverdrahtungen 2, die die jeweiligen Verzögerungsgatter der Gatterkette 100 miteinan der verbinden in den oben beschriebenen ersten bis achten Ausführungsbeispielen, d. h. die Verdrahtungen zum jeweiligen miteinander Verbinden der Verzögerungsgatter und die Verdrah tungen zum Anschluß der jeweiligen Verzögerungsgatter an die Trenngatter konstant sind, ist die vorliegende Erfindung auch in einem Fall wirksam, in dem die Längen der jeweiligen Verzögerungsgatterverdrahtungen voneinander verschieden sind, wie es von Problemen des Schaltungsaufbaus her, wie z. B. Layout-Problemen her erforderlich sein kann. In diesem Fall können die Trenngatterverdrahtungen, die eine Länge je nach den Längen der entsprechenden Verzögerungsgatterverdrahtungen auf weisen zu denen der entsprechenden Trenngatter hinzuaddiert wer den.Although the lengths of the delay gate wirings 2 connecting the respective delay gates of the gate chain 100 to each other in the above-described first to eighth embodiments, that is, the wirings for connecting the delay gates to each other and the wiring for connecting the respective delay gates to the isolation gates are constant, the present invention is also effective in a case where the lengths of the respective delay gate wirings are different from each other, as is caused by problems of the circuit construction such as e.g. B. layout problems may be required. In this case, the isolating gate wirings, which have a length depending on the lengths of the corresponding delay gate wirings, can be added to those of the corresponding isolating gates.

Claims

1. Variable delay circuit comprising:
a gate chain ( 100 ) with first through n-th delay gates (n is an integer greater than 2) ( 1 ₁,..., 1 _n ), which are connected in series with one another via delay gate wires ( 2 ) with a respective wiring length are, a signal to be delayed being given to the first delay gate ( 1 ₁),
first to nth separating gates ( 3 ₁,..., 3 _n ), to which the output signals of the first to nth delay gates ( 1 ₁,..., 1 _n ) are given,
first to nth isolating gate wiring ( 4 ₁,..., 4 _n ), the respective lengths of which are successively shortened from the first to the nth, one ends of which are connected to the first to nth isolating gates ( 3 ₁, .., 3 _n ) are connected,
an n: 1 selector ( 150 ), to which the other ends of the first to nth isolating gate wirings ( 4 ₁,..., 4 _n ) are each connected in order to receive one of the output signals of the first to nth isolating gates ( 3 ₁,..., 3 _n ) to select to output it depending on a selection signal.

2. Variable delay circuit comprising:
a gate chain ( 100 ) with first to nth delay gates (n is an integer greater than 2) ( 1 ₁,..., 1 _n ), which are connected in series with one another via delay gate wirings ( 2 ) with a respective wiring length , an input signal to be delayed being given to the first delay gate ( 1 ₁), an n: 1 isolating selector ( 200 ), at the n inputs of which the outputs of the first to nth delay gates ( 1 ₁,..., 1 _n ) are connected, and wherein one of the input signals is selected as a function of a selection signal (S 1,..., S _j ) in order to output it,
the n: 1 separator ( 200 ) comprising:
first to nth isolating gates ( 12 ₁,..., 12 _n ), which in this selector each hold the output signals of the first to nth delay gates ( 1 ₁,..., 1 _n ),
a selection gate ( 14 ) which receives the output signals of the first to n-th separation gates ( 12 ₁,..., 12 _n ) in this selector ( 200 ) and outputs one of the input signals, and
first to nth isolating gate wirings ( 13 ₁,..., 13 _n ) in this selector ( 200 ) with lengths which are successively shorter from the first to the nth, the one ends of which are connected to the first to n- th separation gate ( 12 ₁,..., 12 _n ) in the selector ( 200 ) and de ren other ends of the selection gate ( 14 ) are connected.

3. Variable delay circuit according to claim 1 or 2, characterized in that the length differences between the first to n-th separating gate wirings ( 4 ₁,..., 4 _n ) each equal to the length of the respective delay gate wirings ( 2 ) of the gate chain ( 100 ) are.

4. Variable delay circuit according to one of claims 1 to 3, characterized in that the length differences between the first to n-th separation gate wiring ( 5 ₁,..., 5 _n ) each greater than the length of the respective delay gate wiring ( 2 ) Gate chain are.

5. Variable delay circuit according to one of claims 1 to 4, characterized in that the first to n-th isolating gate wirings ( 16 ₁,..., 16 _n ) each have a wiring length which includes an added wiring length to accommodate variations or changes in the gate delay time of the first to nth delay gates ( 1 ₁,..., 1 _n ) to eliminate.

6. Variable delay circuit according to one of claims 1 to 5, characterized in that the first to nth separating gates are reversing gates ( 6 ₁,..., 6 _n ).

7. Variable delay circuit according to one of claims 1 to 6, characterized in that the sizes of the transistors which form the first to nth isolating gates ( 9 ₁,..., 9 _n ) are smaller than the sizes of the transistors, which form the first to nth delay gates ( 1 ₁,..., 1 _n ).

8. Variable delay circuit comprising:
a gate chain ( 100 ) with first through n-th delay gates (n is an integer greater than 2) ( 1 ₁,..., 1 _n ), each of which is connected in series with one another via delay gate wirings ( 2 ) with a respective wiring length are,
an input signal to be delayed being given to the first delay gate ( 1 ₁),
first to n-th isolation circuits ( 20 ₁,..., 20 _n ), each of which receives the output signals of the first to n-th delay gates ( 1 ₁,..., 1 _n ) of the gate chain ( 100 ) and each have first to mth separation systems,
an (m × n): 1 selector ( 250 ), which receives the output signals of the first to nth isolating circuits ( 20 ₁,..., 20 _n ) at its (n × m) inputs and one of the Selects input signals to output it depending on a selection signal,
wherein all first to m-th separation systems of each first to n-th separation circuit ( 20 ₁,..., 20 _n ) separation gates ( 21 ₁,..., 21 _n ), ( 22 ₁,..., 22 _n ) , whose input sides are closed, have, and further separation gate wiring ( 23 ₁,..., 23 _n , 24 ₁,..., 24 _n ) whose one ends each to the outputs of the separation gate ( 21 ₁,.. ., 21 _n , 22 ₁,.., 22 _n ) are connected and the other ends of which are each connected to the input of the (m × n): 1 selector ( 250 ),
wherein the wiring lengths of the (m × n) separation gate wirings ( 23 ₁,.., 23 _n , 24 ₁,..., 24 _n ) in succession from the first separation system side of the first separation circuit ( 20 ₁) to the m-th Isolation system side of the nth isolation circuit ( 20 _n ) are shortened.

9. Variable delay circuit comprising:
a gate chain ( 100 ), the first to nth delay gates (n is an integer greater than 2) ( 1 ₁,..., 1 _n ), which are connected to each other in Se by delay gate wirings ( 2 ) with a respective wiring length are switched,
a signal to be delayed being given to the first delay gate ( 1 ₁),
first to nth isolating circuits ( 30 ₁,..., 30 _n ), each of the output signals of the first to n-th delay gates ( 1 ₁,..., 1 _n ) of the gate chain ( 100 ) at their inputs received and each have first to m-th separation systems,
first to m-th n: 1 selectors ( 155 , 160 ), at the n inputs of which the output signals of the correspondingly numbered separation systems from the first to m-th separation systems of the first to n-th separation circuits ( 30 ₁,... , 30 _n ) and select one of the input signals in order to output it depending on the corresponding selection signals,
wherein all first to m-th separation systems of each first to n-th separation circuit ( 30 ₁,..., 30 _n ) comprise separation gates ( 31 ₁,..., 31 _n , 32 ₁,..., 32 _n ), whose input sides are connected to each other, and further Trenngatterwirrahtun gene ( 33 ₁,..., 33 _n , 34 ₁,..., 34 _n ), one ends of which each to the outputs of the separating gate ( 31 ₁,.., 31 _n , 32 ₁,.., 32 _n ) are connected and the other ends of which are each connected to the corresponding inputs of the first to m th n: 1 selectors ( 155 , 160 ),
the lengths of the isolating gate wirings ( 33 ₁,..., 33 _n , 34 ₁,..., 34 _n ) in the same numbered isolating systems between the first to n-th isolating circuit ( 30 ₁,.., 30 _n ) are successively shortened from the side of the first isolation circuit ( 30 ₁) to the side of the n-th isolation circuit ( 30 _n ) and the differences in the wiring length between the corresponding isolation systems are different from each other.

10. Variable delay circuit according to claim 8 or 9, characterized in that the length differences of the first isolating gate wirings ( 23 ₁,..., 23 _n , 24 ₁,..., 24 _n ) among the first to n-th isolating circuits ( 20 ₁,..., 20 _n ) are the same in each case to the lengths of the corresponding delay gate wirings ( 2 ) of the gate chain ( 100 ).

11. Variable delay circuit according to one of claims 8 to 10, characterized in that the length differences of the first isolating gate wirings ( 23 ₁,..., 23 _n , 24 ₁,..., 24 _n ) among the first to n-th isolating circuits ( 20 ₁,.., 20 _n ) are each greater than the lengths of the corresponding delay gate wiring ( 2 ) of the gate chain ( 100 ).

12. Variable delay circuit according to one of claims 8 to 11, characterized in that the isolating gate wirings ( 23 ₁,..., 23 _n , 24 ₁,.., 24 _n ) in the first to n-th isolating circuits ( 20 ₁ ,..., 20 _n ) each have wiring lengths that include an additional wiring length to eliminate variations or changes in the gate delay times of the first to n th delay gates ( 1 ₁,... 1 _n ).

13. Variable delay circuit according to one of claims 8 to 12, characterized in that the isolating gates ( 21 ₁,..., 21 _n , 22 ₁,..., 22 _n ) of the first to n-th isolating circuits ( 20 ₁, .., 20 _n ) are reversing gates ( 6 ₁,..., 6 _n ).

14. Variable delay circuit according to one of claims 8 to 13, characterized in that the sizes of the transistors which the isolating gates ( 21 ₁,..., 21 _n , 22 ₁,.., 22 _n ) of the first to n- th isolating circuits ( 20 ₁,..., 20 _n ) form, are smaller than the sizes of the transistors which form the first to nth delay gates ( 1 ₁,..., 1 _n ).