DE19541497A1 - Lateraler Feldeffekttransistor - Google Patents

Lateraler Feldeffekttransistor

Info

Publication number
DE19541497A1
DE19541497A1 DE19541497A DE19541497A DE19541497A1 DE 19541497 A1 DE19541497 A1 DE 19541497A1 DE 19541497 A DE19541497 A DE 19541497A DE 19541497 A DE19541497 A DE 19541497A DE 19541497 A1 DE19541497 A1 DE 19541497A1
Authority
DE
Germany
Prior art keywords
source
drain
electrode layer
zone
strips
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19541497A
Other languages
English (en)
Other versions
DE19541497B4 (de
Inventor
Akio Kitamura
Naoto Fujishima
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of DE19541497A1 publication Critical patent/DE19541497A1/de
Application granted granted Critical
Publication of DE19541497B4 publication Critical patent/DE19541497B4/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Wire Bonding (AREA)

Description

Die vorliegende Erfindung betrifft einen lateralen Feldeffekttransistor (nachfolgend einfach als "MOSFET" bezeichnet), der Source- und Drainelektrode auf einer Hauptfläche eines Substrats aufweist und für einen Leistungs-IC, einen IC zur Ansteuerung eines Motors etc. verwendet wird, und bezieht sich insbesondere auf die Elektrodenstruktur solch eines lateralen Feld­ effekttransistors.
In letzter Zeit ist man eifrig bemüht, den Durchlaßwiderstand von Halbleitervorrichtungen in elektronischen Geräten zu verringern, um den Leistungsverbrauch und die Versorgungsspannung solcher elektronischer Geräte zu senken, damit sie als tragbare Geräte eingesetzt werden können. Dafür werden Schaltelemente mit sehr niedrigem Durchlaßwiderstand von weniger als einigen 10 mΩ gesucht. Laterale Feldeffekttransistoren, die Sourceelektrode, Drainelektrode und Gateelektrode auf derselben Hauptfläche eines Substrats aufweisen, eignen sich zur Integration vieler Elemente. Die Durchlaßspannung der lateralen Feldeffekttransistoren ist insbesondere im Bereich niedriger Ströme gering, da bei diesen Transistoren der Strom nicht durch pn-Übergänge fließen muß.
Fig. 10 ist eine Draufsicht auf eine laterale Feldeffekttransistoranordnung, das heißt ein MOSFET-Chip 100. Fig. 11 ist eine Teilquerschnittsansicht längs der Linie XI in Fig. 10. Gemäß Darstellung in Fig. 11 ist auf einem p-leitenden Substrat 101 eine p-leitende Wannenzone 103 ausgebildet. In der Oberflächenschicht der Wannenzone 103 ist eine p-leitende Basiszone 104 ausgebildet. Eine n-leitende Sourcezone 105 ist in der Oberflächenschicht der Basiszone 104 ausgebildet. Eine n-leitende Offsetzone 106 ist in der Oberflächenschicht der Wannenzone 103 in geringem Abstand von der Basiszone 104 ausgebildet. Ein dicker Oxidfilm (LOCOS) 112 ist auf einem Teil der Offsetzone 106 ausgebildet. Eine n-leitende Drainzone 107 ist in einem Teil der Offsetzone 106 ausgebildet. Die Drainzone 107 befindet sich auf der der Basiszone 104 abgewandten Seite des Oxidfilms 112. Eine polykristalline Siliziumgateelektrode 109 ist auf einem Gateoxidfilm 108 über Teilen der Basiszone 104 und der Wannenzone 103 angeordnet, die sich zwischen der Sourcezone 105 und der Offsetzone 106 erstrecken. Eine Sourceelek­ trode 110 steht über einen Sourcekontakt 114 gemeinsam mit der Sourcezone 105 und der Basiszone 104 im Kontakt. Eine Drainelektrode 111 steht über einen Drainkontakt 115 mit der Drainzone 107 im Kontakt.
Wenn der Gateelektrode 109 des lateralen MOSFETs ein positives Signal zugeführt wird, während zwischen der Drainelektrode 111 und der Sourceelektrode 110 eine Spannung anliegt, wird in den Oberflächenschichten der Basiszone 104 und der Wannenzone 103 eine Inversions­ schicht gebildet. Mit der Bildung dieser Inversionsschicht fließt ein Strom zwischen der Drain­ elektrode 111 und der Sourceelektrode 110. Wenn das Signal von der Gateelektrode 109 entfernt wird, verschwindet die Inversionsschicht und der Stromfluß zwischen der Drainelek­ trode 111 und der Sourceelektrode 110 wird unterbrochen.
Bei tatsächlichen MOSFETs werden die Sourcezone 105 und die Drainzone 107 oft in Form von Streifen ausgebildet, um die Länge der gegenüberliegenden Flächen von Sourcezone 105 und Drainzone 107 zu verlängern. Außerdem werden, wie in dem hier beschriebenen Fall, viele der in dem Teilschnitt von Fig. 11 gezeigten Einheiten auf einem Chip 100 angeordnet. Wie aus den Fig. 10 und 11 ersichtlich, ist dabei der in Fig. 11 zwischen den gestrichelten Linie G-G′ und F-F′ dargestellte Aufbau mehrfach abwechselnd an den Linien G-G′ und F-F′ nach rechts gespie­ gelt. Entsprechend sind die Source- und Drainelektroden in Streifen ausgebildet, die gemäß Darstellung in Fig. 10 jeweils an einem Ende miteinander verbunden sind, so daß zwei ineinan­ der verschachtelte kammartige Elektrodenstrukturen entstehen. Manchmal werden auch die Sourcezone 105 und die Drainzone 107 in ähnlicher Weise kammartig ausgeführt. Der linke Teil der Basiszone 104, das heißt die äußerste Basiszone in Fig. 11 ist mit dem dicken Oxidfilm 112 bedeckt. Obwohl eine die Durchbruchsspannung der Vorrichtung bewahrende Stehspannungs­ struktur auf der weiter links liegenden Seite in Fig. 11 angeordnet ist, ist diese nicht dargestellt und wird nicht beschrieben, da sich die vorliegende Erfindung nicht darauf bezieht.
In Fig. 10 sind punktiert die Sourcekontakte 114 und die Drainkontakte 115 dargestellt. Die mit dicken Linien umrandeten Teile stellen die Sourceelektrode 110 bzw. die Drainelektrode 111 dar. Am Ende der Sourceelektrode 110, das heißt im Bereich des die einzelnen Streifen verbin­ denden Stegs befindet sich eine Sourceanschlußfläche 116, die nicht mit einem Passivierungs­ film bedeckt ist, um einen Anschluß mittels Drahtbondens zu ermöglichen. Am entsprechenden Ende der Drainelektrode 111 befindet sich eine Drainanschlußfläche 117, die aus gleichem Grund ebenfalls nicht mit einem Passivierungsfilm bedeckt ist. Eine Gateanschlußfläche 124 ist mit den Gateelektroden 109 verbunden.
Aufgrund der Verringerung des Durchlaßwiderstands, ist der Zuleitungswiderstand zu den Elek­ troden, das heißt das Verhältnis des Zuleitungswiderstands zum gesamten Durchlaßwiderstand nicht mehr vernachlässigbar.
Aufgabe der Erfindung ist es, eine laterale Feldeffekttransistoranordnung zu schaffen, die eine Verringerung des Durchlaßwiderstands ohne Vergrößerung der Chipfläche ermöglicht.
Diese Aufgabe wird erfindungsgemäß durch eine laterale Feldeffekttransistoranordnung gemäß Patentanspruch 1 gelöst.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.
Der laterale Feldeffekttransistor gemäß der Erfindung erlaubt im Vergleich zu dem herkömmli­ chen von Fig. 10 bei im wesentlichen gleichem Durchlaßwiderstand eine deutliche Verringerung der Chipfläche, da die Sourceanschlußfläche und die Drainanschlußfläche über den die Source- und Drainzonen bildenden Streifen ausgebildet sind, bzw. bei gleicher Chipfläche eine Verringe­ rung des Durchlaßwiderstands, da die aktive Fläche für den Stromfluß vergrößert ist.
Die Anordnung der Verbindungslöcher für die Verbindung der ersten Elektrodenschichten mit den zweiten Elektrodenschichten nur unter den zweiten Elektrodenschichten, erlaubt maximale Anschlußflächen, die wiederum die Verwendung dicker Bonddrähte mit niedrigem Zuleitungswi­ derstand ermöglichen.
Bei Ausbildung der Verbindungslöcher für die Verbindung der ersten Elektrodenschichten mit den zweiten Elektrodenschichten oberhalb der Source- bzw. Drainzonenstreifen fließen die Ströme vertikal auf einem sehr kurzen Weg und so über einen extrem niedrigen Verdrahtungswi­ derstand zwischen den Source- bzw. Drainzonenstreifen und der zugehörigen Anschlußfläche.
Ausführungsbeispiele der Erfindung und weitere mit ihnen verbundene Vorteile werden nachfol­ gend anhand der Zeichnungen näher erläutert. Es zeigen:
Fig. 1 eine Draufsicht auf ein erstes Ausführungsbeispiel der Erfindung,
Fig. 2 einen Querschnitt längs der Linie A-A′ in Fig. 1,
Fig. 3 eine Draufsicht auf ein zweites Ausführungsbeispiel der Erfindung,
Fig. 4 einen Querschnitt längs der Linie B-B′ in Fig. 3,
Fig. 5 einen Querschnitt längs der Linie C-C′ in Fig. 3,
Fig. 6 eine Draufsicht auf ein drittes Ausführungsbeispiel der Erfindung,
Fig. 7 einen Querschnitt längs der Linie D-D′ in Fig. 6,
Fig. 8 einen Querschnitt längs der Linie E-E′ in Fig. 6,
Fig. 9 eine Draufsicht auf ein viertes Ausführungsbeispiel der Erfindung,
Fig. 10 eine Draufsicht auf eine herkömmliche laterale MOSFET-Anordnung, und
Fig. 11 einen Querschnitt längs der Linie XI in Fig. 10.
In allen Zeichnungen sind gleiche oder einander entsprechende Teile mit ähnlichen, sich nur in der Hunderterstelle unterscheidenden Bezugszahlen versehen und nicht bei allen Ausführungs­ beispielen im einzelnen erläutert.
Fig. 1 ist eine Draufsicht, die eine Elektrodenanordnung auf einem Chip 200 eines ersten Ausführungsbeispiels eines lateralen MOSFETs gemäß der vorliegenden Erfindung zeigt. Bei dem MOSFET von Fig. 2 handelt es sich um einen lateralen n-Kanal-DMOSFET. Ein Querschnitt längs der Linie A-A′ in Fig. 1 ist in Fig. 2 gezeigt. Gemäß Darstellung in Fig. 2 ist eine p-leitende Wannenzone 203 auf einem p-leitenden Substrat 201 ausgebildet. Eine p-leitende Basiszone 204 und eine n-leitende Sourcezone 205 sind selbst-ausgerichtet in einer Oberflächenschicht der Wannenzone 203 unter Verwendung einer Gateelektrode 209 als Maske ausgebildet. Eine n-leitende Offsetzone 206 ist in der Oberflächenschicht der Wannenzone 203 in engem Abstand von der Basiszone 204 ausgebildet. Ein dicker Oxidfilm (LOCOS) 212 ist auf einem Teil der Offsetzone 206 ausgebildet. Eine n-leitende Drainzone 207 ist in einem Teil der Offsetzone 206 ausgebildet. Die Drainzone 207 befindet sich auf der der Basiszone 204 abgewandten Seite des Oxidfilms 212. Die polykristalline Siliziumgateelektrode 209 befindet sich auf einem Gateoxidfilm 208 über Abschnitten der Basiszone 204 und der Wannenzone 203, die sich zwischen der Sourcezone 205 und der Offsetzone 206 erstrecken. Ein Streifen einer ersten Sourceelektrodenschicht 210 ist über einen Sourcekontakt 214 gemeinsam mit der Sourcezone 205 und der Basiszone 204 verbunden. Ein Streifen einer ersten Drainelektrodenschicht 211 ist über einen Drainkontakt 215 mit der Drainzone 207 verbunden. Die Streifen der ersten Source­ elektrodenschicht 210 erstrecken sich über einem Zwischenschichtisolierfilm 213 und sind jeweils breiter als der Sourcekontakt 214. Die Streifen der ersten Drainelektrodenschicht 211 erstrecken sich ebenfalls über dem Zwischenschichtisolierfilm 213 und sind jeweils breiter als der Drainkontakt 215. Die Streifen der ersten Sourceelektrodenschicht 210 und der ersten Drainelektrodenschicht 211 sind auf dem Zwischenschichtisolierfilm 213 voneinander getrennt angeordnet und nicht miteinander verbunden. Eine zweite Drainelektrodenschicht 219 ist über den Elektrodenschichten 210 und 211 auf einem Zwischenschichtisolierfilm 223 angeordnet. Die erste Drainelektrodenschicht 211 und die zweite Drainelektrodenschicht 219 sind im Bereich des Schnitts A-A′ in Fig. 1 nicht miteinander verbunden. Mit Ausnahme der Drainanschlußfläche 217 befindet sich ein Passivierungsfilm auf der zweiten Drainelektrodenschicht 219, der in Fig. 2 nicht erkennbar ist, da sich der in Fig. 2 dargestellte Schnitt im Bereich der Drainanschlußflä­ che 217 befindet. Die in Fig. 2 gezeigte Basiszone 204 ist die des äußersten Zahns einer kamm­ artigen Basiszone. Deshalb ist auf der linken Seite der in Fig. 2 gezeigten Basiszone 204 keine Sourcezone, dafür aber der Oxidfilm 212 ausgebildet. Der weitere Aufbau rechts von der Darstellung in Fig. 2 ergibt sich durch Spiegeln des in Fig. 2 durch die beiden gestrichelten Linien abgeteilten Bereichs abwechselnd an der durch den Drainkontakt 215 verlaufenden Linie und der durch den Sourcekontakt 214 verlaufenden Linie. Die rechte Randseite ist schließlich symmetrisch zur linken Seite in Fig. 2 ausgebildet.
Fig. 1 zeigt die doppelten Elektrodenschichten durch dicke ausgezogene Linien und dicke gestri­ chelte Linien. Die dicken gestrichelten Linien bezeichnen die unten liegenden ersten Elektroden­ schichten. Die kammartige erste Sourceelektrodenschicht 210 und die kammartige erste Drain­ elektrodenschicht 211 sind gemäß Darstellung ineinander verzahnt. Die durch dünne gepunktete Linien dargestellten Bereiche in Fig. 1, die innerhalb der dicken gestrichelten Linien liegen, bezeichnen die Sourcekontakte 214, die mit den streifenförmigen Sourcezone 205 im Kontakt stehen, bzw. die Drainkontakte 215, die mit den streifenförmigen Drainzonen 207 im Kontakt stehen. Der im oberen Teil von Fig. 1 mit der dicken ausgezogenen Linie umrandete Bereich stellt die zweite Drainelektrodenschicht 219 dar. Der im unteren Teil von Fig. 1 durch die dicke ausgezogene Linie umrandete Bereich stellt die zweite Sourceelektrodenschicht 218 dar. Die erste Sourceelektrodenschicht und die zweite Sourceelektrodenschicht sind über ein Sourcever­ bindungsloch 220 miteinander verbunden, das in Fig. 1 als schraffierter Bereich dargestellt und so ausgebildet ist, daß die streifenförmigen Sourcezonen 205 verbunden werden (das heißt, das Sourceverbindungsloch 220 befindet sich im Bereich des Stegs der kammartigen ersten Source­ elektrodenschicht). Die erste Drainelektrodenschicht und die zweite Drainelektrodenschicht sind über ein Drainverbindungsloch 221 miteinander verbunden, das in Fig. 1 als schraffierter Bereich dargestellt und so ausgebildet ist, daß die streifenförmigen Drainzonen 207 verbunden werden (das heißt, das Drainverbindungsloch 221 befindet sich im Bereich des Stegs der kammartigen ersten Drainelektrodenschicht). Die anderen Teile sind durch den Zwischenschicht­ isolierfilm 223 isoliert. Der Passivierungsfilm ist vom größten Teil über der zweiten Sourceelek­ trodenschicht 218 und der zweiten Drainelektrodenschicht 219 entfernt, so daß darauf die Sourceanschlußfläche 216 und die Drainanschlußfläche 217 zum Anschluß mittels Drahtbon­ dens ausgebildet werden können. Eine Gateanschlußfläche 224 ist mit den Gateelektroden 209 verbunden. Da der dargestellte Feldeffekttransistor spannungsgesteuert ist und keinen hohen Steuerstrom erfordert, braucht die Gateanschlußfläche nicht so groß zu sein und kann am Rand des Chips 200 angeordnet werden.
Der MOSFET dieses ersten Ausführungsbeispiels wird in gleicher Weise wie der herkömmliche von Fig. 10 betrieben. Der MOSFET dieses ersten Ausführungsbeispiels erlaubt im Vergleich zu dem herkömmlichen von Fig. 10 bei im wesentlichen gleichem Durchlaßwiderstand eine deutli­ che Verringerung der Chipfläche, da die Sourceanschlußfläche 216 und die Drainanschlußfläche 217 über den die Source- und Drainzonen bildenden Streifen ausgebildet sind, bzw. bei gleicher Chipfläche eine Verringerung des Durchlaßwiderstands, da die aktive Fläche für den Stromfluß vergrößert ist.
Fig. 3 ist eine Draufsicht auf eine Elektrodenanordnung eines Chips 300 eines zweiten Ausfüh­ rungsbeispiels eines lateralen MOSFETs gemäß der vorliegenden Erfindung. Auch hier handelt es sich um einen lateralen n-Kanal-DMOSFET. Fig. 4 ist eine Schnittansicht längs der Linie B-B′ in Fig. 3, und Fig. 5 ist eine Schnittansicht längs der Linie C-C′ in Fig. 3. Gemäß Darstellung in Fig. 4 ist eine p-leitende Wannenzone 303 auf einem p-leitenden Substrat 301 ausgebildet. Eine p-leitende Basiszone 304, eine n-leitende Sourcezone 305, eine n-leitende Offsetzone 306, ein (LOCOS) Oxidfilm 312, eine n-leitende Drainzone 307, ein Gateoxidfilm 308 und eine Gateelek­ trode 309 sind auf der Wannenzone 303 ausgebildet. Ein Streifen einer ersten Sourceelektro­ denschicht 310 steht über einen Sourcekontakt 314 mit einem Streifen der Sourcezone 305 und einem Streifen der Basiszone 304 im Kontakt. Ein Streifen einer ersten Drainelektroden­ schicht 311 steht über einen Drainkontakt 315 mit einem Streifen der Drainzone 307 im Kontakt. Der insoweit beschriebene Aufbau ist der gleiche wie bei dem ersten Ausführungsbei­ spiel. Eine zweite Drainelektrodenschicht 319, die auf einem Zwischenschichtisolierfilm 323 über der ersten Sourceelektrodenschicht 310 und der ersten Drainelektrodenschicht 311 ange­ ordnet ist, ist anders als bei dem ersten Ausführungsbeispiel, mit der ersten Drainelektroden­ schicht 311 über Drainverbindungslöcher 321 verbunden, die in Fig. 3 schraffiert dargestellt sind.
Gemäß Darstellung in Fig. 5 ist eine zweite Sourceelektrodenschicht 318 auf dem Zwischen­ schichtisolierfilm 323 über der ersten Sourceelektrodenschicht 310 und der ersten Drainelektro­ denschicht 311 angeordnet. Die zweite Sourceelektrodenschicht 318 ist mit der ersten Source­ elektrodenschicht 310 über Sourceverbindungslöcher 320 verbunden, die in Fig. 3 ebenfalls als schraffierte Bereiche dargestellt sind.
In Fig. 3 sind diese doppelten Elektrodenschichten durch dicke ausgezogene Linien und dicke gestrichelte Linien dargestellt. In der Figur kennzeichnen die dicken gestrichelten Linien die unten liegenden ersten Elektrodenschichten. Die Streifen der ersten Sourceelektrodenschicht 310 sind beabstandet von und abwechselnd mit den Streifen der ersten Drainelektrodenschicht 311 angeordnet. Die durch feine Punkte eingeschlossenen und innerhalb der dicken gestrichel­ ten Linien liegenden Bereiche stellen die Sourcekontakte 314, die mit den Streifen der Source­ zone 305 im Kontakt stehen, und die Drainkontakte 315, die mit den Streifen der Drainzone 307 im Kontakt stehen, dar. Ein durch dicke ausgezogene Linien umrandeter und im oberen Teil von Fig. 3 liegender Teil stellt die zweite Drainelektrodenschicht 319 dar. Ein durch dicke ausgezogene Linien umrandeter und im unteren Teil von Fig. 3 liegender Bereich stellt die zweite Sourceelektrodenschicht 318 dar. Die erste Sourceelektrodenschicht und die zweite Sourceelek­ trodenschicht sind miteinander über die Sourceverbindungslöcher 320 verbunden, die über den Streifen der Sourcezone 305 liegen. Die erste Drainelektrodenschicht und die zweite Drainelek­ trodenschicht sind miteinander über die Drainverbindungslöcher 321 verbunden, die über den Streifen der Drainzone 307 liegen. Die anderen Teile sind durch den Zwischenschichtisolierfilm 323 isoliert. Der Passivierungsfilm ist von den größten Teilen der zweiten Sourceelektroden­ schicht 318 und der zweiten Drainelektrodenschicht 319 entfernt, so daß darauf eine Sourcean­ schlußfläche 316 und eine Drainanschlußfläche 317 für den Anschluß mittels Drahtbondens ausgebildet werden können. Die Gateanschlußfläche ist in gleicher Weise wie bei dem ersten Ausführungsbeispiel angeordnet.
Der laterale MOSFET des zweiten Ausführungsbeispiel wird in gleicher Weise wie der herkömm­ liche MOSFET der Fig. 10 und 11 betrieben und bietet ihm gegenüber die gleichen Vorteile wie das erste Ausführungsbeispiel. Da darüberhinaus die Verbindungslöcher 320 und 321 für die Verbindung der ersten Elektrodenschichten mit den zweiten Elektrodenschichten unter den zweiten Elektrodenschichten (über den Source/Drainzonenstreifen) angeordnet sind, fließt der Sourcestrom nur vertikal von der unterhalb der Sourceanschlußfläche 316 liegenden Sourcezone zur zweiten Sourceelektrodenschicht 318. Damit wird der Sourcestrompfad sehr kurz und sein Verdrahtungswiderstand extrem niedrig. Gleiches gilt für den Drainstrom, der nur vertikal von der unterhalb der Drainanschlußfläche 317 liegenden Drainzone zur zweiten Drainelektroden­ schicht 319 über einen sehr kurzen Weg und damit einen extrem niedrigen Verdrahtungswider­ stand fließt.
Fig. 6 ist eine Draufsicht auf eine Elektrodenanordnung auf einem Chip 400 eines dritten Ausführungsbeispiels eines lateralen MOSFETs gemäß der vorliegenden Erfindung. Wiederum handelt es sich um einen lateralen n-Kanal-DMOSFET. Fig. 7 zeigt einen Querschnitt längs der Linie D-D′ in Fig. 6, und Fig. 8 zeigt den Querschnitt längs der Linie E-E′ in Fig. 6. Da die Halb­ leiterzonen in ähnlicher Weise wie bei dem ersten und dem zweiten Ausführungsbeispiel auf dem Halbleitersubstrat ausgebildet sind, soll sich die nachfolgende Beschreibung auf die Konfi­ guration der Elektroden konzentrieren. Gemäß Darstellung in Fig. 7 steht ein Streifen einer ersten Sourceelektrodenschicht 410 über einen Sourcekontakt 414 gemeinsam mit einem Strei­ fen einer n-leitenden Sourcezone 405 und einem Streifen einer p-leitenden Basiszone 404 im Kontakt. Ein Streifen einer ersten Drainelektrodenschicht 411 ist oberhalb einer n-leitenden Drainzone 407 angeordnet. In dem in Fig. 7 gezeigten Querschnitt steht die erste Drainelektro­ denschicht 411 jedoch nicht mit der Drainzone 407 im Kontakt. Die Streifen der ersten Source­ elektrodenschicht 410 erstrecken sich auf einem Zwischenschichtisolierfilm 413 und sind jeweils breiter als der Sourcekontakt 414. Die Streifen der ersten Sourceelektrodenschicht 410 sind von denen der ersten Drainelektrodenschicht 411 durch den Zwischenschichtisolierfilm 413 getrennt und nicht mit letzteren verbunden. Eine zweite Drainelektrodenschicht 419 ist über der ersten Sourceelektrodenschicht 410 und der ersten Drainelektrodenschicht 411 auf einem Zwischenschichtisolierfilm 423 angeordnet. Die zweite Drainelektrodenschicht 419 ist mit der ersten Drainelektrodenschicht 411 über Drainverbindungslöcher 421 verbunden. Ein auf der zweiten Drainelektrodenschicht 419 ausgebildeter Passivierungsfilm ist in diesem Querschnitt nicht sichtbar.
Gemäß Darstellung in Fig. 8 steht ein Streifen der ersten Drainelektrodenschicht 411 über einen Drainkontakt 415 mit einem Streifen einer n-leitenden Drainzone 407 im Kontakt. Die erste Sourceelektrodenschicht 410 ist über der Sourcezone 405 angeordnet. In dem Querschnitt von Fig. 8 steht die erste Sourceelektrodenschicht 410 nicht mit der Sourcezone 405 in Verbindung. Die Streifen der ersten Drainelektrodenschicht 411 erstrecken sich auf dem Zwischenschichtiso­ lierfilm 413 und sind jeweils breiter als der Drainkontakt 415. Die Streifen der ersten Drainelek­ trodenschicht 411 sind von denen der ersten Sourceelektrodenschicht 410 durch den Zwischenschichtisolierfilm 413 getrennt und stehen mit letzteren nicht in Verbindung. Die zweite Sourceelektrodenschicht 418 ist über der ersten Sourceelektrodenschicht 410 und der ersten Drainelektrodenschicht 411 auf dem Zwischenschichtisolierfilm 423 angeordnet. Die zweite Sourceelektrodenschicht 418 ist mit der ersten Sourceelektrodenschicht 410 über Sourceverbindungslöcher 420 verbunden. Ein auf der zweiten Sourceelektrodenschicht 418 ausgebildeter Passivierungsfilm ist in diesem Querschnitt nicht sichtbar.
In Fig. 6 sind die doppelten Elektrodenschichten durch dicke ausgezogene Linie und dicke gestrichelte Linien dargestellt. Die dicken gestrichelten Linien bezeichnen die unten liegenden ersten Elektrodenschichten. Die Streifen der ersten Sourceelektrodenschicht 410 sind beabstan­ det von und abwechselnd mit den Streifen der ersten Drainelektrodenschicht 411 angeordnet. Durch feine Punktlinien umrandete und innerhalb der dicken gestrichelten Linien liegende Berei­ che stellen die Sourcekontakte 414, die die jeweiligen Streifen der Sourcezone 405 kontaktie­ ren, bzw. stellen die Drainkontakte 415 dar, die einen jeweiligen Streifen der Drainzone 407 kontaktieren. Der mit dicken ausgezogenen Linien umrandete, im oberen Teil von Fig. 6 liegende Bereich stellt die zweite Drainelektrodenschicht 419 dar. Der mit dicken ausgezogenen Unien umrandete und im unteren Teil von Fig. 6 liegende Bereich stellt die zweite Sourceelektroden­ schicht 418 dar. Die erste Sourceelektrodenschicht und die zweite Sourceelektrodenschicht sind über die Sourceverbindungslöcher 420 miteinander verbunden, die als schraffierte Bereiche dargestellt sind. Die erste Drainelektrodenschicht und die zweite Drainelektrodenschicht sind über die Drainverbindungslöcher 421 miteinander verbunden, die ebenfalls als schraffierte Berei­ che dargestellt sind. Die anderen Teile sind durch den Zwischenschichtisolierfilm 423 isoliert. Wie in Fig. 6 dargestellt, ist jeder unter der zweiten Drainelektrodenschicht 419 liegende Sourcekontakt 414 in Form eines geraden Streifens ausgebildet. Jeder unter der zweiten Sourceelektrodenschicht 418 liegende Drainkontakt 415 ist ebenfalls als gerader Streifen ausgebildet. Unterhalb der zweiten Drainelektrodenschicht 419 sind die Drainkontakte 415 abwechselnd beabstandet mit den Drainverbindungslöchern 421 ausgebildet. In ähnlicher Weise sind unterhalb der zweiten Sourceelektrodenschicht 418 die Sourcekontakte 414 abwechselnd beabstandet mit den Sourceverbindungslöchern 420 ausgebildet. Der Passivierungsfilm ist vom größten Teil über der zweiten Sourceelektrodenschicht 418 und der zweiten Drainelektroden­ schicht 419 entfernt, so daß eine Sourceanschlußfläche 416 und eine Drainanschlußfläche 417 zur Ermöglichung des Anschlusses mittels Drahtbondens darauf ausgebildet werden können. Eine Gateanschlußfläche 424 ist in gleicher Weise wie bei dem ersten Ausführungsbeispiel angeordnet.
Wie beschrieben, sind bei diesem Ausführungsbeispiel die Sourcekontakte 414 abwechselnd mit den Sourceverbindungslöchern 420 ausgebildet, während die Drainkontakte 415 abwechselnd mit den Drainverbindungslöchern 421 ausgebildet sind. Der Grund dafür ist folgender. An der Stelle, wo die erste Sourceelektrodenschicht 410 mit dem Sourcekontakt 414 in Verbindung steht, neigt die erste Sourceelektrodenschicht 410 zur Ausbildung einer Senke, wie sie in Fig. 7 gezeigt ist. Es ist dann sehr schwierig, das Sourceverbindungsloch 420, welches durch den Zwischenschichtisolierfilm 423, der auf der ersten Sourceelektrodenschicht 410 abgeschieden ist, durch Abscheiden der zweiten Sourceelektrodenschicht 418 vollständig aufzufüllen. Deshalb besteht die Neigung, daß der Kontaktwiderstand zwischen der ersten und der zweiten Source­ elektrodenschicht ansteigt. Zur Vermeidung dieses Problems ist es nötig, die Öffnung für den Sourcekontakt 414 vollständig aufzufüllen und die erste Sourceelektrodenschicht 410 flach zu machen. Zur Vermeidung dieser umständlichen Verfahrensschritte sind die Sourcekontakte 414 und die Sourceverbindungslöcher 420 in Streifenlängsrichtung gegeneinander versetzt. Aus demselben Grund sind die Drainkontakte 415 und die Drainverbindungslöcher 421 in Streifen­ längsrichtung gegeneinander versetzt. Obwohl im Vergleich mit dem zweiten Ausführungsbei­ spiel die Querschnitte der Sourceverbindungslöcher 420 und der Drainverbindungslöcher 421 reduziert sind, beeinflußt dieser reduzierte Querschnitt den Widerstand nicht so sehr, da der Abstand zwischen der ersten und der zweiten Elektrodenschicht kurz ist.
Für Experimente wurde ein lateraler n-Kanal-MOSFET mit dem Aufbau des dritten Ausführungs­ beispiels hergestellt. Der Abstand zwischen der Mitte eines Sourcezonenstreifens und der Mitte eines benachbarten Drainzonenstreifens, nahezu ausschließlich von der Durchbruchsspannungs­ klasse der Vorrichtung bestimmt, wurde auf 7,8 µm gesetzt. Die halbe Breite der ersten Source­ elektrodenschicht 410 (genauer eines Streifens) und die halbe Breite der ersten Drainelektroden­ schicht 411 (genauer eines Streifens) betrugen 3,3 µm. Die erste Sourceelektrodenschicht 410 und die erste Drainelektrodenschicht 411 waren um 1,2 µm beabstandet. Die Vorrichtung war 1,5 mm hoch, 3,4 mm breit und hatte eine Fläche von 5,1 mm². Der Durchlaßwiderstand pro Flächeneinheit innerhalb der Vorrichtung betrug 0,2 Ω mm². Der Schichtwiderstand der ersten Elektrodenschichten aus Aluminium betrug 0,02 Ω/. Der Durchlaßwiderstand innerhalb der Vorrichtung betrug 40 mΩ. Der Widerstand der ersten Aluminiumverdrahtungsschicht betrug 10 mΩ und der Gesamtdurchlaßwiderstand betrug 50 mΩ.
Da der Verdrahtungswiderstand der ersten Elektrodenschichten bei dem herkömmlichen latera­ len n-Kanal-MOSFET der Fig. 10 und 11 20 mΩ beträgt, doppelt so viel wie der der oben beschriebenen experimentellen Vorrichtung bei gleicher Vorrichtungsgröße (mit Ausnahme der Anschlußflächen) ist der Durchlaßwiderstand bei dem MOSFET gemäß der Erfindung um 17% verbessert. Bei dem MOSFET gemäß der Erfindung ist die Chipfläche um 21%, das heißt um die Anschlußfläche von 2×3,4 mm×0,2 mm = 1,36 mm² verringert, die der herkömmliche MOSFET benötigt. Darüberhinaus erlaubt der MOSFET gemäß der Erfindung die Verwendung eines Bonddrahts mit 500 µm Durchmesser, was sehr viel dicker ist als der herkömmliche Bonddraht von 50 µm Durchmesser, was eine Verringerung des Drahtbondwiderstands erlaubt.
Fig. 9 ist eine Draufsicht, die eine Elektrodenanordnung auf einem Chip 500 eines vierten Ausführungsbeispiels eines lateralen MOSFETs gemäß der vorliegenden Erfindung zeigt. Die in Fig. 9 gezeigte Vorrichtung hat wie das dritte Ausführungsbeispiel als Streifen ausgebildete Sourceelektroden und Drainelektroden und eine Verdrahtungsstruktur, die nahezu gleich der des dritten Ausführungsbeispiels ist. Gemäß Darstellung in Fig. 9 ist bei dem vierten Ausführungs­ beispiel die Breite eines Streifens der ersten Sourceelektrodenschicht 510 unter der zweiten Sourceelektrodenschicht 518 1,3 µm einschließlich des minimalen Auslegungsregelwerts von 0,8 µm entsprechend dem einen Sourcekontakt 514 überlappenden Abschnitt. Da der Abstand zwischen den Streifenmitten der Source- und Drainzonen bei derselben Durchbruchsspannungs­ klasse der gleiche ist wie bei dem dritten Ausführungsbeispiel, ist die Breite der Streifen der ersten Drainelektrodenschicht 511 auf 5,3 µm erweitert. In ähnlicher Weise ist die Breite der Streifen der ersten Sourceelektrodenschicht 510 unter der zweiten Drainelektrodenschicht 519 auf 5,3 µm erweitert. Daher wird der Verdrahtungswiderstand um 34% auf 6,5 mΩ bei gleicher Vorrichtungsgröße von 1,5 mm Höhe und 3,4 mm Breite wie bei dem dritten Ausführungsbei­ spiel gesenkt. Bei dem MOSFET des vierten Ausführungsbeispiels ist der Gesamtdurchlaßwider­ stand um 7,0% auf 46,5 mΩ reduziert.

Claims (5)

1. Lateraler Feldeffekttransistor, umfassend:
ein Halbleitersubstrat (201; 301; 401),
eine auf dem Halbleitersubstrat ausgebildete Sourcezone (205; 305; 405), die eine Mehrzahl von sich in einer ersten Richtung erstreckenden Sourcezonen-Streifen umfaßt,
eine auf dem Halbleitersubstrat ausgebildete Drainzone (207; 307; 407), die eine Mehrzahl von sich in der ersten Richtung erstreckenden Drainzonen-Streifen umfaßt, welche mit den Sourcezonen-Streifen abwechselnd in einer zur ersten Richtung im wesentlichen senkrech­ ten zweiten Richtung angeordnet sind,
eine aus einer ersten und einer zweiten Sourceelektroden-Schicht gebildete Sourceelek­ trode, von der die erste Sourceelektroden-Schicht (210; 310; 410; 510) auf einem ersten Zwischenschichtisolierfilm (213; 313; 413) einen jeweiligen Sourceelektroden-Streifen über jedem Sourcezonen-Streifen aufweist, der über wenigstens einen Sourcekontakt (214; 314; 414; 514) mit dem Sourcezonen-Streifen verbunden ist, während die zweite Sourceelektroden- Schicht (218; 318; 418; 518) auf einem zweiten Zwischenschichtisolierfilm (223; 323; 423) über der ersten Sourceelektroden-Schicht so angeordnet ist, daß sie die Sourcezonen-Streifen und die Drainzonen-Streifen in der zweiten Richtung überdeckt und einen ersten Abschnitt der Sourcezonen-Streifen und der Drainzonen-Streifen in der ersten Richtung überdeckt, wobei die erste Sourceelektroden-Schicht und die zweite Sourceelektroden-Schicht über wenigstens ein den Zwischenschichtisolierfilm durchsetzendes Sourceverbindungsloch (220; 320; 420; 520) miteinander verbunden sind,
eine aus einer ersten und einer zweiten Drainelektroden-Schicht gebildete Drainelek­ trode, von der die erste Drainelektroden-Schicht (211; 311; 411; 511) auf einem ersten Zwischenschichtisolierfilm (213; 313; 413) einen jeweiligen Drainelektroden-Streifen über jedem Drainzonen-Streifen aufweist, der über wenigstens einen Drainkontakt (215; 315; 415; 515) mit dem Drainzonen-Streifen verbunden ist, während die zweite Drainelektroden-Schicht (219; 319; 419; 519) auf einem zweiten Zwischenschichtisolierfilm (223; 323; 423) über der ersten Drainelektroden-Schicht so angeordnet ist, daß sie die Sourcezonen-Streifen und die Drain­ zonen-Streifen in der zweiten Richtung überdeckt und einen zweiten Abschnitt der Source­ zonen-Streifen und der Drainzonen-Streifen in der ersten Richtung überdeckt, wobei die erste Drainelektroden-Schicht und die zweite Drainelektroden-Schicht über wenigstens ein den Zwischenschichtisolierfilm durchsetzendes Drainverbindungsloch (221; 321; 421; 521) mitein­ ander verbunden sind,
eine Sourceanschlußfläche (216; 316; 416; 516), die auf der zweiten Sourceelektro­ den-Schicht angeordnet ist, und
eine Drainanschlußfläche (217; 317; 417; 517), die auf der zweiten Drainelektroden- Schicht angeordnet ist.
2. Transistor nach Anspruch 1, bei dem die erste Sourceelektroden-Schicht (210) einen ersten Verbindungsabschnitt umfaßt, der sich in der zweiten Richtung erstreckt und jeweilige Enden der Sourceelektroden-Streifen miteinander verbindet, bei dem nur ein Source­ verbindungsloch (220) vorgesehen ist, das mit dem ersten Verbindungsabschnitt im wesentli­ chen ausgerichtet ist, bei dem die erste Drainelektroden-Schicht (211) einen zweiten Verbin­ dungsabschnitt umfaßt, der sich in der zweiten Richtung erstreckt und jeweilige Enden der Drainelektroden-Streifen miteinander verbindet, und bei dem nur ein Drainverbindungsloch (221) vorgesehen ist, das mit dem zweiten Verbindungsabschnitt im wesentlichen ausgerichtet ist.
3. Transistor nach Anspruch 1, bei dem wenigstens ein Sourceverbindungsloch (320) über jedem der Sourcezonen-Streifen angeordnet ist und wenigstens ein Drainverbindungsloch (321) über jedem der Drainzonen-Streifen angeordnet ist.
4. Transistor nach Anspruch 3, bei dem der wenigstens eine Sourcekontakt (414) und das wenigstens eine Sourceverbindungsloch (420) in der ersten Richtung gegeneinander versetzt sind und der wenigstens eine Drainkontakt (415) und das wenigstens eine Drainverbin­ dungsloch (421) in der ersten Richtung gegeneinander versetzt sind.
5. Transistor nach einem der vorhergehenden Ansprüche, bei dem unter der zweiten Drainelektroden-Schicht (519) die Sourceelektroden-Streifen in der zweiten Richtung breiter sind als die Drainelektroden-Streifen und unter der zweiten Sourceelektroden-Schicht (518) die Drainelektroden-Streifen in der zweiten Richtung breiter sind als die Sourceelektroden-Streifen.
DE19541497A 1994-11-11 1995-11-07 Lateraler Feldeffekttransistor Expired - Lifetime DE19541497B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP277294/94 1994-11-11
JP6277294A JPH08139318A (ja) 1994-11-11 1994-11-11 横型電界効果トランジスタ

Publications (2)

Publication Number Publication Date
DE19541497A1 true DE19541497A1 (de) 1996-05-15
DE19541497B4 DE19541497B4 (de) 2009-02-05

Family

ID=17581537

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19541497A Expired - Lifetime DE19541497B4 (de) 1994-11-11 1995-11-07 Lateraler Feldeffekttransistor

Country Status (3)

Country Link
US (1) US5633525A (de)
JP (1) JPH08139318A (de)
DE (1) DE19541497B4 (de)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0766309A2 (de) * 1995-08-28 1997-04-02 Texas Instruments Incorporated Feldeffekttransistor mit mehrschichtiger Metallisierung und integrierter Schaltung dafür
WO2008155086A1 (de) * 2007-06-18 2008-12-24 Microgan Gmbh Halbleiterbauelement mit ringförmig geschlossener kontaktierung
DE102008051466B4 (de) * 2007-10-26 2013-10-02 Infineon Technologies Ag Bauelement, das einen Halbleiterchip mit mehreren Elektroden enthält und Verfahren zur Herstellung eines solchen Bauelements
DE102016100504A1 (de) * 2016-01-13 2017-07-13 Infineon Technologies Ag Transistorbauelement mit segmentierter Kontaktschicht

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5719423A (en) * 1995-08-31 1998-02-17 Texas Instruments Incorporated Isolated power transistor
US5710451A (en) * 1996-04-10 1998-01-20 Philips Electronics North America Corporation High-voltage lateral MOSFET SOI device having a semiconductor linkup region
US6236084B1 (en) * 1998-06-01 2001-05-22 Seiko Instruments Inc. Semiconductor integrated circuit device having double diffusion insulated gate field effect transistor
US7166867B2 (en) 2003-12-05 2007-01-23 International Rectifier Corporation III-nitride device with improved layout geometry
JP2007165398A (ja) * 2005-12-09 2007-06-28 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US20070197922A1 (en) * 2006-02-17 2007-08-23 Honeywell International Inc. Disposable pressure sensor systems and packages therefor
DE102006050087A1 (de) * 2006-10-24 2008-04-30 Austriamicrosystems Ag Halbleiterkörper und Verfahren zum Entwurf eines Halbleiterkörpers mit einer Anschlussleitung
JP2009111110A (ja) * 2007-10-30 2009-05-21 Nec Electronics Corp 半導体装置
JP2008199037A (ja) * 2008-03-10 2008-08-28 Renesas Technology Corp 電力用半導体装置および電源回路
JP5420854B2 (ja) * 2008-04-28 2014-02-19 パナソニック株式会社 半導体装置およびその製造方法
JP6389300B2 (ja) * 2011-10-17 2018-09-12 ローム株式会社 半導体装置
JP6176817B2 (ja) 2011-10-17 2017-08-09 ローム株式会社 チップダイオードおよびダイオードパッケージ
JP5787784B2 (ja) * 2012-02-15 2015-09-30 ルネサスエレクトロニクス株式会社 半導体装置
JP6100026B2 (ja) * 2013-03-06 2017-03-22 エスアイアイ・セミコンダクタ株式会社 半導体装置
JP7387567B2 (ja) * 2020-09-24 2023-11-28 株式会社東芝 半導体装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61144872A (ja) * 1984-12-19 1986-07-02 Toshiba Corp 半導体装置
JPH0810759B2 (ja) * 1987-05-26 1996-01-31 富士ゼロックス株式会社 半導体集積回路装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0766309A2 (de) * 1995-08-28 1997-04-02 Texas Instruments Incorporated Feldeffekttransistor mit mehrschichtiger Metallisierung und integrierter Schaltung dafür
EP0766309A3 (de) * 1995-08-28 1998-04-29 Texas Instruments Incorporated Feldeffekttransistor mit mehrschichtiger Metallisierung und integrierter Schaltung dafür
WO2008155086A1 (de) * 2007-06-18 2008-12-24 Microgan Gmbh Halbleiterbauelement mit ringförmig geschlossener kontaktierung
DE102008051466B4 (de) * 2007-10-26 2013-10-02 Infineon Technologies Ag Bauelement, das einen Halbleiterchip mit mehreren Elektroden enthält und Verfahren zur Herstellung eines solchen Bauelements
DE102016100504A1 (de) * 2016-01-13 2017-07-13 Infineon Technologies Ag Transistorbauelement mit segmentierter Kontaktschicht
DE102016100504B4 (de) 2016-01-13 2021-11-18 Infineon Technologies Ag Transistorbauelement mit segmentierter Kontaktschicht

Also Published As

Publication number Publication date
JPH08139318A (ja) 1996-05-31
DE19541497B4 (de) 2009-02-05
US5633525A (en) 1997-05-27

Similar Documents

Publication Publication Date Title
DE19541497B4 (de) Lateraler Feldeffekttransistor
DE19611045C1 (de) Durch Feldeffekt steuerbares Halbleiterbauelement
DE69936839T2 (de) Laterales dünnfilm-silizium-auf-isolator-(soi)-jfet-bauelement
DE4037876C2 (de) Laterale DMOS-FET-Vorrichtung mit reduziertem Betriebswiderstand
DE60028850T2 (de) Bipolartransistor mit isoliertem Gate
EP1051756B1 (de) Mos-feldeffekttransistor mit hilfselektrode
DE19811297B4 (de) MOS-Halbleitervorrichtung mit hoher Durchbruchspannung
DE19735430B4 (de) MOS-Transistor
DE102010000208B4 (de) Halbleitervorrichtung mit monolithischem Halbleiterschalter und Verfahren zu dessen Herstellung
DE102008056574B4 (de) Halbleiterbauelement und Verfahren zur Herstellung desselben
EP0750352B1 (de) Halbleiter-Bauelement-Konfiguration
DE102016104796B4 (de) Halbleitervorrichtung
DE10303335A1 (de) Halbleiterbauteil
DE10153739A1 (de) Halbleiterbauelement
DE10225864A1 (de) Halbleiterbauteil
DE102014111279B4 (de) Halbleiterchip mit integrierten Serienwiderständen und Verfahren zur Herstellung desselben
DE102012008068A1 (de) Optionen für mehrere Ebenen eines Leistungs-MOSFET
DE102014113465B4 (de) Elektronisches Bauteil
DE102007024112A1 (de) Halbleitervorrichtung mit isoliertem Gate
DE10350137A1 (de) Halbleitereinrichtung
DE10012610C2 (de) Vertikales Hochvolt-Halbleiterbauelement
DE10330490B4 (de) Integrierte MIM-Kondensatorstruktur
EP0736907A1 (de) Feldeffekt steuerbares Halbleiterbauelement mit einem integrierten ohmischen Widerstand
DE102007046556A1 (de) Halbleiterbauelement mit Kupfermetallisierungen
DE102020203247B4 (de) Halbleitervorrichtung

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: FUJI ELECTRIC SYSTEMS CO., LTD., TOKYO/TOKIO, JP

8320 Willingness to grant licences declared (paragraph 23)
R081 Change of applicant/patentee

Owner name: FUJI ELECTRIC CO., LTD., KAWASAKI-SHI, JP

Free format text: FORMER OWNER: FUJI ELECTRIC SYSTEMS CO., LTD., TOKYO/TOKIO, JP

Effective date: 20110826

R082 Change of representative

Representative=s name: HOFFMANN, ECKART, DIPL.-ING., DE

Effective date: 20110826

R071 Expiry of right