DE19524387C1

DE19524387C1 - Schaltungsanordnung und Verfahren zum Messen eines Kapazitätsunterschiedes zwischen einer ersten Kapazität C1 und einer zweiten Kapazität C2

Info

Publication number: DE19524387C1
Application number: DE19524387A
Authority: DE
Inventors: Reinhard Prof Dr Tielert; Andreas Dipl Ing Hildebrandt
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1995-07-04
Filing date: 1995-07-04
Publication date: 1996-11-07
Anticipated expiration: 2015-07-05
Also published as: EP0753756A2; US5777482A; EP0753756A3

Description

Die Messung kleiner Kapazitäten ist eine immer wiederkehrende Aufgabenstellung z. B. bei der Auswertung von kapazitiven Sensoren. Probleme bei der Messung kleiner Kapazitäten treten vor allem durch parasitäre Effekte auf, die bei der Messung kompensiert werden müssen.

Durch das Dokument EP 0 166 706 B1 ist ein Verfahren zur Mes sung von Kapazitäten bekannt, bei dem eine zu messende Kapa zität und eine Referenzkapazität alternierend nacheinander an Eingangsanschlüsse eines Meßoszillators angeschlossen werden. Das in diesem Dokument beschriebene Verfahren birgt einige Nachteile in sich. Bei Kondensatoren mit sehr geringen Kapa zitätswerten wird die Empfindlichkeit der Schaltung durch zu sätzliche Kapazitäten reduziert. Die vorgeschlagenen Gegen maßnahmen beinhalten einen erhöhten Aufwand, zusätzliche Tem peraturdrift, falls die Spannung des Ausgangspuffers nicht ebenfalls temperaturkompensiert ist, sowie eine Reduzierung des Störabstandes bzw. der Auflösung.

Ferner sind verschiedene Verfahren und Schaltungsanordnungen zum Messen einer Kapazität bzw. eines Kapazitätsunterschiedes von kleinen Kapazitäten bekannt (EP 01 66 705 A2; DE 35 19 390 C2; DE 43 13 327 A1; DE 39 19 191 A1).

Die in dem Dokument EP 0 166 706 B1 vorgeschlagene Lösung zur Temperaturkompensation, eine zusätzliche Kapazität zu ver wenden, vergrößert das nichtlineare Verhalten des Verfahrens. Außerdem wird dadurch die Empfindlichkeit reduziert und die zusätzliche Kapazität muß hinsichtlich ihrer Größe als auch ihres Temperaturkoeffizienten individuell ausgewählt werden.

Auch wird in dem Dokument zur Unterdrückung von Störungen, die durch das Umschalten der Kapazitäten bedingt sind, vorge schlagen, die Teilerzahl N ausreichend groß zu wählen. Dies führt zu einer längeren Meßzeit, was einen weiteren Nachteil des Verfahrens darstellt.

Der Erfindung liegt das Problem zugrunde, eine Schaltungsan ordnung zum Messen eines Kapazitätsunterschiedes zwischen zwei Kapazitäten anzugeben, die die im vorigen beschriebenen Probleme vermeidet. Weiterhin liegt der Erfindung das Problem zugrunde, ein Verfahren anzugeben zur Messung eines Kapazi tätsunterschiedes zwischen zwei Kapazitäten, das die im vori gen beschriebenen Probleme vermeidet.

Das Problem wird durch die erfindungsgemäße Schaltungsanord nung gemäß Patentanspruch 1 und das Verfahren gemäß Patentan spruch 7 gelöst.

Durch die erfindungsgemäße Schaltungsanordnung sowie durch das erfindungsgemäße Verfahren werden spezielle Maßnahmen zur Kompensation der Temperaturdrift unnötig. Außerdem wird die Empfindlichkeit durch parasitäre Effekte nicht reduziert. Durch die Weiterbildung der Schaltungsanordnung gemäß Patent anspruch 2 ist eine Variation der Auflösung der Ergebnisaus gabe möglich, wodurch eine benutzerspezifische Variation zwi schen erwünschter Geschwindigkeit bzw. gewünschter Auflösung der Schaltungsanordnung ermöglicht wird. Durch die Weiterbil dung der Schaltungsanordnung nach Anspruch 3 und der Weiter bildung des Verfahrens nach Anspruch 9 wird das Meßergebnis in digitaler Form zur Verfügung gestellt. Dadurch ist eine problemlose Adaption an ein Microcontrollersystem möglich. Außerdem wird erreicht, daß keine hochgenauen oder hochsta bilen Analogkomponenten erforderlich sind.

Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.

Ein bevorzugtes Ausführungsbeispiel der Erfindung ist in den Zeichnungen dargestellt und wird im folgenden näher beschrie ben.

Es zeigen

Fig. 1 ein Blockschaltbild der gesamten Schaltungsanord nung, bestehend aus einer Meßlogik und einer Auswer telogik;

Fig. 2 ein Blockschaltbild, das die Meßlogik beschreibt;

Fig. 3 ein Blockschaltbild, das den Meßoszillator der Meß logik beschreibt;

Fig. 4 eine Skizze, die ein Modell des Stromschalters in Form zweier Stromquellen unterschiedlicher Polarität darstellt;

Fig. 5 ein Blockschaltbild, das den Periodenzähler der Meß logik darstellt;

Fig. 6 eine Skizze, die die Änderung der Bitbreite des Pe riodenzählers beschreibt;

Fig. 7 ein Blockschaltbild, das den Aufbau der Auswertelo gik darstellt;

Fig. 8 ein Blockschaltbild, das das Operationswerk der Aus wertelogik beschreibt;

Fig. 9 ein Blockschaltbild, das das Steuerwerk der Auswer telogik beschreibt;

Fig. 10 ein Blockschaltbild, das den in dem Operationswerk vorhandenen Asynchronzähler darstellt;

Fig. 11 ein Schaltbild des Asynchronzählers;

Fig. 12 ein Blockschaltbild eines Zählerbausteins, der in dem Asynchronzähler verwendet wird;

Fig. 13 ein Ablaufdiagramm, das den Ablauf eines Meßzyklus beschreibt;

Fig. 14 ein Blockschaltbild, das eine mögliche Vorgehenswei se zur Berechnung des Kapazitätsunterschiedes zwi schen zwei Kapazitäten beschreibt, die dem Einfluß einer Störgröße unterliegen;

Fig. 15 ein Blockschaltbild, das eine modifizierte Vorge hensweise zur Berechnung des Kapazitätsunterschiedes zwischen zwei Kapazitäten beschreibt, die dem Ein fluß einer Störgröße unterliegen.

Anhand der Fig. 1 bis 15 wird die erfindungsgemäße Schal tungsanordnung und das erfindungsgemäße Verfahren weiter er läutert.

In Fig. 1 ist mit Hilfe eines Blockschaltbildes die Schal tungsanordnung des im weiteren beschriebenen bevorzugten Aus führungsbeispiels dargestellt. Die Schaltungsanordnung weist eine Meßlogik ML und eine Auswertelogik AL auf.

Meßlogik ML

Die Meßlogik ML der Schaltungsanordnung hat die Funktion, ei ne erste Kapazität C₁ und eine zweite Kapazität C₂ in digital auswertbare Signale umzuwandeln. Gleichzeitig kann sie dafür verwendet werden, den Schalttakt für die Auswertelogik AL zu generieren, und ein Steuerwerk ST in der Auswertelogik AL mit Hilfe des Zählerstandes eines in der Meßlogik enthaltenen Pe riodenzählers PZ über den momentanen Zeitpunkt eines Meß-/Aus wertevorganges zu informieren.

Die Meßlogik ML weist mindestens folgende Komponenten auf:

- Einen Meßoszillator MO, aufweisend einen Rechteck- Generator RG und eine Schaltereinheit S,
- den Periodenzähler PZ,
- eine Spannungsquelle REF.

Der Periodenzähler PZ ist über einen ersten Ausgang A1PZ des Periodenzählers PZ mit einem Eingang EMO des Meßoszillators MO gekoppelt. Ein Ausgang AMO des Meßoszillators ist mit ei nem Eingang EPZ des Periodenzählers PZ gekoppelt. Der Meßos zillator MO weist die Schaltereinheit S auf.

Die Schaltereinheit S weist drei unterschiedliche Schalterpo sitionen auf.

Bei einer ersten Schalterposition S1 ist der Schalter offen, d. h. er bleibt unbeschaltet. Damit ist ein Eingang ERG des Rechteck-Generators RG unbeschaltet, wodurch auftretende pa rasitäre Effekte, die durch eine parallel geschaltete Stör kapazität C_P modelliert werden können, isoliert von der er sten Kapazität C₁ und der zweiten Kapazität C₂ ermittelt wer den.

In einer zweiten Schalterposition S2 ist die Schaltereinheit S mit der ersten Kapazität C₁ verbunden. Damit wird in dem Meßoszillator MO, der nun mit der ersten Kapazität C₁ gekop pelt ist, eine gestörte erste Kapazität C_1′ ermittelt, da die erste Kapazität C₁ unter dem Einfluß der Störkapazität CP ist.

In einer dritten Schalterposition S3 ist die Schaltereinheit S mit der zweiten Kapazität C₂ gekoppelt. In dieser Position kann von dem Meßoszillator eine gestörte zweite Kapazität C₂′, die sich aus der Summe der zweiten Kapazität C₂ und der Störkapazität C_P ergibt, ermittelt werden.

Die Aufgabe des Rechteck-Generators RG liegt in der Generie rung eines Rechtecksignals, dessen Frequenz abhängig ist von der an dem Eingang ERG des Rechteck-Generators RG anliegenden Kapazität. Die Frequenzabhängigkeit des Rechtecksignals von den anliegenden Kapazitäten kann z. B. proportional sein oder auch in einer anderen funktionalen Abhängigkeit von den an liegenden Kapazitäten bestehen.

Die Aufgabe des Periodenzählers PZ liegt in der Steuerung der Schaltereinheit S, d. h. in der Auswahl der Schalterposition und damit der Auswahl der zu messenden Kapazität und in der Koordination der Auswertelogik.

Eingänge Z0 bis Z2 einer Dekodierstufe DEC steuern die Stu fenzahl des Periodenzählers PZ, falls eine variable Bitbreite des Periodenzählers PZ vorgesehen ist.

Durch die Spannungsquelle REF wird ein Off-Set für die erste Kapazität C₁ und die zweite Kapazität C₂ erzeugt.

Die in Fig. 2 detaillierter dargestellte Meßlogik ML ist in einen Analogteil AT und in einen Digitalteil DT gegliedert.

Der den Meßoszillator MO umfassende Analogteil AT übernimmt die Wandlung der zu messenden Kapazität, die jeweils durch die Schaltereinheit S an den Meßoszillator MO gekoppelt ist, in ein Rechtecksignal. Das Rechtecksignal taktet den Peri odenzähler PZ, der sich im Digitalteil DT der Meßlogik ML be findet.

Der Periodenzähler PZ zählt die vom Meßoszillator MO gene rierten Takte und steuert über seine beiden höchstwertigen Bits die Schaltereinheit S.

Die Spannungsquelle REF ist vor allem vorteilhaft einsetzbar zur Reduzierung von elektrostatischen Störkräften auf die be wegliche Mittelelektrode, wenn die erste Kapazität C1 und die zweite Kapazität C2 Teilkapazitäten eines Differentialkonden sators sind.

Rückwirkungen, die der Digitalteil DT auf den Analogteil AT hat, können durch Treiberstufen TS reduziert werden, die zwi schen den Meßoszillator MO und den Digitalteil DT geschaltet sind.

Falls die Verwendung der Spannungsquelle REF vorgesehen ist, ist ein Anschluß C12COLD an die Massepunkte der ersten Kapa zität C₁ und der zweiten Kapazität C₂ geschaltet, um störende elektrostatische Kräfte, die innerhalb der Schaltungsanord nung auftreten können, zu minimieren.

An zwei Anschlüsse RLEXT und RHEXT kann ein externer Wider stand angeschlossen sein, um den Lade-/Entladestrom der fre quenzbestimmenden Kapazitäten zu steuern. Der Lade-/Ent ladestrom kann durch Verwendung des externen Widerstands vergrößert werden, wodurch auch größere Kapazitäten ange schlossen werden können.

Rechteck-Generator RG

In Fig. 3 ist eine Ausführungsform eines Rechteck-Generators RG dargestellt, der in der erfindungsgemäßen Schaltungsanord nung vorgesehen sein kann.

Jedem Fachmann sind weitere, von dem hier beschriebenen Rechteck-Generator RG verschiedene Rechteck-Generatoren be kannt, die ebenso in der erfindungsgemäßen Schal tungsanordnung vorgesehen sein können.

Aufgabe des vorgesehenen Rechteck-Generators RG ist lediglich die Generierung eines frequenzvariablen Rechtecksignals, wo bei die Frequenz des Rechtecksignals abhängig ist von der Ka pazität, die an dem Eingang ERG des Rechteck-Generators RG liegt.

Der hier beschriebene Rechteck-Generator RG weist folgende Komponenten auf:

- einen Stromschalter SS,
- einen Verstärker VS,
- einen High-Low-Pegel-Komparator HLK, und
- ein RS-Flip-Flop RS.

Der Stromschalter SS kann, wie in Fig. 4 beschrieben, durch zwei Stromquellen unterschiedliche Polarität modelliert wer den.

Solange ein erstes Eingangssignal Up auf High-Pegel (5 Volt) liegt, ist die positive Stromquelle +I aktiviert und lädt die Kapazität, die über die Schaltereinheit S mit dem Rechteck- Generator RG gekoppelt ist, auf. In diesem Fall liegt das ne gierte Eingangssignal Upn des Stromschalters SS auf Low-Po tential (0 Volt).

Schaltet das Eingangssignal Up des Stromschalters SS auf Low- Potential (0 Volt), so wird die jeweils angeschlossene Kapa zität über die negative Stromquelle -I entladen. In diesem Fall ist das negierte Eingangssignal Upn des Stromschalters SS auf High-Pegel (5 Volt).

Ein Ausgang des Stromschalters SS ist mit der Schaltereinheit S gekoppelt. Ebenso ist der Ausgang des Stromschalters SS mit einem Eingang des Verstärkers VS gekoppelt. Ein Ausgang des Verstärkers VS ist mit einem Eingang des High-Low-Pegel- Komparator HLK gekoppelt.

Ein erster Ausgang outn des High-Low-Pegel-Komparator HLK ist mit einem Set-Eingang des RS-Flip-Flops-RS gekoppelt. Ein zweiter Ausgang out des High-Low-Pegel-Komparators HLK ist mit einem Reset-Eingang des RS-Flip-Flops RS gekoppelt. Ein positiver Ausgang Q des RS-Flip-Flops RS ist rückgekoppelt an einen ersten Eingang des Stromschalters SS und liefert das Eingangssignal Up des Stromschalters SS. Dieses Eingangs signal Up des Stromschalters SS, das von dem RS-Flip-Flop RS geliefert wird, stellt gleichzeitig ein erstes Taktsignal TAKTN dar. Ein negierter Ausgang QN des RS-Flip-Flops RS ist mit einem zweiten Eingang des Stromschalters SS verbunden, an dem das negierte Eingangssignal Upn des Stromschalters SS an liegt. Das negierte Eingangssignal Upn des Stromschalters SS wird von dem RS-Flip-Flop RS geliefert und stellt gleichzei tig ein zweites Taktsignal TAKT dar.

Ein Ausgangssignal Uc des Stromschalters SS wird in der Ver stärkerstufe VS verstärkt. Der High-Low-Pegel-Komparator HLK weist zwei Komparatoren auf, einen High-Pegel-Komparator HK und einen Low-Pegel-Komparator LK.

Der High-Pegel-Komparator HK vergleicht das anliegende Drei ecksignal mit einem Referenzspannungspegel von vorzugsweise 3 Volt und gibt im Falle des Überschreitens des anliegenden Dreiecksignals über den Referenzspannungspegel ein Low- Potential (0 Volt) an dem ersten Ausgang outn des High-Low- Pegel-Komparators HLK aus, im umgekehrten Fall ein High- Potential (5 Volt).

Der Low-Pegel-Komparator LK arbeitet mit einem Vergleichspo tential von vorzugsweise 2 Volt und einem invertierten Aus gang.

Für jeden Fachmann ist es sofort ersichtlich, daß das Refe renzpotential des High-Pegel-Komparators HK nicht unbedingt den Wert 3 Volt und das Referenzpotential des Low-Pegel-Kom parators LK nicht unbedingt 2 Volt betragen muß, sondern die Referenzpotentiale können auch andere Werte annehmen.

Die Ausgangssignale des RS-Flip-Flops RS sind auf die Ein gänge des Stromschalters SS zurückgekoppelt. Eine Perioden dauer T des entstehenden Rechtecksignals und somit auch die Zeit, welche der Rechteck-Generator RG für N Schwingungen be nötigt, hängt somit von der durch die Schaltereinheit S an den Rechteck-Generator RG angekoppelten Kapazität ab, in dem Fall des bevorzugten Ausführungsbeispiels sogar linear.

Periodenzähler PZ

Der Periodenzähler PZ weist eine synchron arbeitende Zähler kette auf, wie sie z. B. in Fig. 5 beschrieben ist. Die bei den höchstwertigen Bits des Periodenzählers PZ steuern die Schaltereinheit S und damit die Auswahl der zu messenden Ka pazität. Somit stellt der Periodenzähler PZ einen Zykluszäh ler dar.

In Fällen in denen es weniger auf die größtmögliche Auflö sung, als auf eine schnelle Messung ankommt, besteht die Mög lichkeit, die Meßzeit zu reduzieren. Hierzu kann der Peri odenzähler PZ in seiner Bitbreite variabel ausgelegt sein. Dadurch kann die Anzahl N der Takte und somit die Zeit pro Meßzyklus schrittweise halbiert werden. Die Anzahl der von einem im späteren beschriebenen Asynchronzähler AZ gezählten Impulse halbiert sich ebenfalls, was eine Verminderung der Auflösung der Messung zur Folge hat. Dies kann jedoch, wenn die Schnelligkeit der Messung wichtiger ist als die Auflösung der Messung, eventuell hingenommen werden.

Die Variierung der Bitbreite des Periodenzählers PZ wird er reicht, indem ein siebtes Bit schrittweise mit den voranste henden Bits gleichgeschaltet wird, wie in Fig. 6 darge stellt. Daher halbiert sich jeweils der Teilfaktor N, wodurch sich eine kürzere Meßzeit auf Kosten einer verringerten Auf lösung ergibt.

Erreicht wird die Verkürzung der Zählerkette mit Hilfe spezi eller, steuerbarer Logikgatter N2. Steuereingänge Z0, Z1 und Z2 der steuerbaren Logikgatter N2 werden mit Hilfe der Deko dierstufe DEC auf zwei externe Steuereingänge RSLN0 und RSLN1 reduziert (vgl. Fig. 2).

Die folgende Tabelle beschreibt die Variation der Bitbreite des Periodenzählers PZ in Abhängigkeit der Steuereingänge Z0, Z1 und Z2.

Die Verschaltung der Elemente, die der Periodenzähler PZ auf weist, können der Fig. 5 entnommen werden.

Auswertelogik AL

Jeder Teilzyklus, der im weiteren beschrieben wird, erstreckt sich über eine Zeitdauer, welche von der gemessenen Kapazität abhängt.

Die Aufgabe der Auswertelogik AL besteht darin, der Zeitdauer einen proportionalen Binärwert zuzuordnen und aus den gewon nenen Werten den Kapazitätsunterschied zwischen der ersten Kapazität C1 und der zweiten Kapazität C2 zu berechnen. Dies geschieht durch Messung der für einen Teilzyklus benötigten Zeit mittels eines HF-Taktes.

Fig. 7 beschreibt schematisch den Aufbau der Auswertelogik AL. Die Auswertelogik AL ist unterteilt in das Steuerwerk ST und ein Operationswerk OW.

In dem bevorzugten Ausführungsbeispiel ist die Auswertelogik AL in digitaler Form realisiert.

Jedem Fachmann ist es jedoch geläufig, daß die Auswertelogik AL auch in analoger Form realisiert sein kann. Somit be schränkt sich die Erfindung nicht auf eine digitale Auswerte logik AL, sondern umfaßt auch eine analoge Auswertelogik AL, deren Aufbau jedem Fachmann bekannt ist.

Da jedoch eine digitale Auswertelogik AL weitere Vorteile ge genüber einer analogen Auswertelogik AL aufweist, wird das bevorzugte Ausführungsbeispiel mit digitaler Auswertelogik AL beschrieben.

Die Tatsache, daß die Auswertlogik AL aus digitalen Baustei nen aufgebaut ist, birgt mehrere Vorteile in sich. Ein Vor teil liegt in einem vergleichweise geringen Hardware-Aufwand zur Realisierung der gesamten Schaltungsanordnung.

Weiterhin liegt ein Vorteil in der Ausgabe des Ergebnisses in digitaler Form, wodurch eine problemlose Adaption an ein Mi krocontrollersystem möglich ist. Das Steuerwerk ST, welches, wie in Fig. 9 beschrieben, in drei Teilsteuerwerke aufge teilt ist, übernimmt die Koordination der in dem Operations werk OW durchgeführten Aktionen. Hierzu sind Eingänge des Steuerwerks ST mit der Meßlogik ML gekoppelt. Die Zuordnung der Eingänge zu den entsprechenden Anschlüssen bei der Meßlo gik ML sind durch die in Fig. 7 und Fig. 2 dargestellten Bezugszeichen erkennbar.

Ein erstes Teilsteuerwerk TD des Steuerwerks ST ist zuständig für die Steuerung einer Dividierstufe DVS, die sich im Opera tionswerk OW befindet (vgl. Fig. 8).

Ein zweites Teilsteuerwerk TO steuert eine eventuell vorgese hene Offset-Kompensation.

Ein drittes Teilsteuerwerk TZ dient zur Steuerung des Asyn chronzählers AZ, der sich ebenfalls in dem Operationswerk OW befindet.

Die jeweiligen Steuersignale sind in Fig. 9 und in Fig. 8 angegeben, wodurch die verschiedenen Steuerungen ersichtlich sind.

Mit Hilfe eines D-Flip-Flops FD1 wird ein UND-Gatter & ge steuert, welches über einen zweiten Eingang mit einem Ausgang eines HF-Oszillators HF gekoppelt ist. Ein Ausgang des UND- Gatters & ist mit einem Zähleingang ZP des Asynchronzählers AZ gekoppelt.

Zur Realisierung des Asynchronzählers AZ kann selbstverständ lich auch jeder beliebige andere Zähler verwendet werden, welcher Eingangssignale genügend hoher Frequenzen verarbeiten kann.

Die Zählrichtung des Asynchronzählers AZ wird über das Signal UPDOWNN von dem dritten Teilsteuerwerk TZ festgelegt (vgl. Fig. 9 und Fig. 10).

Der Asynchronzähler AZ ist außerdem mit einem bestimmten Startwert vorbelegbar. Bei einer eventuell vorgesehenen Offset-Kompensation besteht der Vorbelegungswert aus der ne gativen Differenz der ersten Kapazität C₁ und der zweiten Ka pazität C₂. Ist keine Offset-Kompensation vorgesehen, so wird der Asynchronzähler AZ mit dem Wert 0 vorbelegt.

Wie aus Fig. 8 ersichtlich, sind weiterhin drei Register in dem Operationswerk OW der Auswertelogik AL vorgesehen.

Ein Offset-Register OR ist mit einem Dateneingang DATA des Asynchronzählers AZ gekoppelt, sowie mit einem Ausgang BC2MC2 der Subtrahierstufe SUB. Der Ausgang BC2MC2 ist außerdem mit einem Eingang BC1MC2 einer Dividierstufe DVS gekoppelt.

Ein Vorzeichenausgang VZA der Subtrahierstufe SUB ist mit ei nem Vorzeicheneingang VZE der Dividierstufe DVS gekoppelt.

Ein erstes Register R1 ist gekoppelt mit einem zweiten Aus gang A des Asynchronzählers AZ. Außerdem ist das erste Regi ster R1, in dem der Wert der ersten Kapazität C₁ gespeichert wird, mit einem ersten Eingang E1 der Subtrahierstufe SUB ge koppelt.

Ein zweiter Eingang der Subtrahierstufe SUB ist gekoppelt mit einem zweiten Register R2, in dem der Summenwert der ersten Kapazität C₁ und der zweiten Kapazität C₂, also der Wert C₁ + C₂ gespeichert ist. Das zweite Register R2 ist ebenso mit dem zweiten Ausgang A des Asynchronzählers AZ gekoppelt.

Der Aufbau des Operationswerks OW kann entsprechend der ver wendeten Variation des erfindungsgemäßen Verfahrens ebenso variieren. Variationen des erfindungsgemäßen Verfahrens sowie die sich daraus ergebenden Variationen des Operationswerks OW werden im weiteren beschrieben.

Bei diesem bevorzugten Ausführungsbeispiel weist der Asyn chronzähler AZ eine Kette von 25 hintereinander geschalteten, speziellen Toggle-Flip-Flops auf, deren Aufbau in Fig. 12 dargestellt ist.

In Fig. 11 ist der spezielle Aufbau des Asynchronzählers AZ dargestellt. Zu Beginn eines jeden Meßzyklus wird jeweils mit der Vorderflanke eines Signals LOADN der Inhalt des Offset- Registers OR über den Dateneingang DATA in den Asynchronzäh ler AZ eingelesen. Das Signal UPDOWNN steuert die Zählrich tung des Asynchronzählers AZ. Durch ein Signal ENABLEHF wird der Asynchronzähler AZ während des Zählrichtungswechsels de aktiviert, um sicherzustellen, daß der aktuelle Zählerstand beim Umschalten der Zählrichtung unverändert erhalten bleibt. An dem zweiten Ausgang A des Asynchronzählers AZ kann der ak tuelle Zählerstand des Asynchronzählers AZ abgefragt werden.

Ein bei dem bevorzugten Ausführungsbeispiel in dem Asynchron zähler AZ verwendeter Zählerbaustein ZFF hat, wie in Fig. 12 dargestellt, folgenden Aufbau.

Ein JK-Flip-Flop ist sowohl mit einem ersten Anschluß J als auch mit einem zweiten Anschluß K an das Signal ENABLEHF ge koppelt. Ein Anschluß CD ist über ein erstes Oder-Gatter O1 zum einen mit einem Signal LOADN und zum anderen mit der Da tenleitung des Dateneingangs DATA des Asynchronzählers AZ ge koppelt, die jeweils die Stelle des Zählerbausteines inner halb des Asynchronzählers AZ repräsentiert.

Ein Anschluß SD des JK-Flip-Flops ist gekoppelt mit einem zweiten Oder-Gatter O2, an dessen Eingängen zum einen das Si gnal LOADN liegt und zum anderen das invertierte Signal liegt, das auf der jeweiligen Leitung des Dateneingangs DATA des Asynchronzählers AZ anliegt. Das JK-Flip-Flop ist mit ei nem Ausgang QZ an einen ersten Eingang A0 eines Multiplexers MP gekoppelt. Ein negierter Ausgang QZN des JK-Flip-Flops liegt an einem zweiten Eingang A1 des Multiplexers MP.

Je nachdem, ob das Signal UPDOWNN logisch 0 oder logisch 1 ist, wird entweder ein an dem Ausgang QZ des JK-Flip-Flops liegendes Signal oder ein an dem negierten Ausgang QZN anlie gendes Signal auf einen Ausgang Z des Multiplexers MP durch geschaltet.

Eine Möglichkeit, den Kapazitätsunterschied zwischen der er sten Kapazität C₁ und der zweiten Kapazität C₂ zu messen, liegt z. B. in dem im folgenden beschriebenen Verfahren.

Zu Beginn des Verfahrens wird die Störkapazität C_P isoliert gemessen, indem die Schaltereinheit S in die erste Schalter position S1 gebracht wird. Dadurch werden alle parasitären Effekte, die durch eine Störkapazität C_P am Eingang ERG des Rechteck-Generators RG modelliert werden können, isoliert in dieser Schalterposition gemessen.

Die Schaltereinheit S bleibt für die Länge eines ersten Teilzyklus T1 in der ersten Schalterposition S1. Jeder Teilzyklus, der durch den Periodenzähler PZ gesteuert wird, hat jeweils die Länge von N Takten.

In dem ersten Teilzyklus T1 wird die Zählrichtung des Asyn chronzählers AZ so eingestellt, daß der Asynchronzähler AZ rückwärts zählt. Der HF-Oszillator HF wird über das Und- Gatter auf den Asynchronzähler AZ durchgeschaltet, sobald die Schaltereinheit S eine Kapazität ausgewählt hat und der Meß oszillator MO eingeschwungen ist.

Die Sicherstellung, daß der Meßoszillator sich in einem ein geschwungenen Zustand befindet, kann z. B. dadurch erreicht werden, daß einfach eine Periode des Rechteck-Generators RG gewartet wird, bis der HF-Oszillator HF auf den Asynchronzäh ler AZ durchgeschaltet wird. Durch diese Maßnahme werden Um schaltfehler eliminiert. Andere Maßnahmen, z. B. ein anderes Maß zur Festlegung der Zeit, bis der HF-Oszillator HF auf den Asynchronzähler AZ durchgeschaltet wird, sind dem Fachmann bekannt und können ohne Probleme von einem Fachmann implemen tiert werden.

Nach dem ersten Teilzyklus T1 enthält der Asynchronzähler AZ einen Wert, der die negative Störkapazität C_P repräsentiert.

In einem zweiten Teilzyklus T2, der ebenfalls N Takte lang dauert, wird die Schaltereinheit S in die zweite Schalterpo sition S2 gebracht, wodurch die gestörte erste Kapazität C₁′ an den Rechteck-Generator RG durchgeschaltet wird. Die ge störte erste Kapazität C₁′ ergibt sich aus der Summe der er sten Kapazität C₁ und der Störkapazität C_P. In dem zweiten Teilzyklus T2 wird die Zählrichtung des Asynchronzählers AZ von dem Steuerwerk ST so eingestellt, daß der Asynchronzähler AZ vorwärts zählt.

Wiederum wird der Ausgangstakt des HF-Oszillators HF über das Und-Gatter auf den Asynchronzähler AZ durchgeschaltet. Somit zählt der Asynchronzähler AZ in dem zweiten Teilzyklus T2 so lange, bis ein Wert erreicht wird, der den Wert der gestörten ersten Kapazität C₁′ repräsentiert. Da der Zählerstand des Asynchronzählers AZ zu Beginn des zweiten Teilzyklus T2 auf einem die negative Störkapazität C_P repräsentierenden Wert war, repräsentiert der Zählerstand des Asynchronzählers AZ nach dem zweiten Teilzyklus T2 genau den Wert der ersten Ka pazität C₁, da gilt:

-CP + C₁′ = -C_P + C₁ + CP = C₁.

Nun wird der die erste Kapazität C₁ repräsentierende Wert aus dem Asynchronzähler AZ ausgelesen und mit dem Faktor 2 multi pliziert. Dieser Wert wird in dem ersten Register R1 gespei chert. In einem nun folgenden dritten Teilzyklus T3 der eben falls N Takte lang dauert, wird die Schaltereinheit S in die dritte Schalterposition S3 gebracht, wodurch die gestörte zweite Kapazität C₂′ an den Rechteck-Generator RG durchge schaltet wird. Wieder wird die Zählrichtung des Asynchronzäh lers AZ so eingestellt, daß der Asynchronzähler AZ vorwärts zählt.

Nach dem dritten Teilzyklus T3 enthält der Asynchronzähler AZ also einen Wert, der den Term C1 + C2 + CP repräsentiert, da gilt:

C₁ + C₂′ = C₁ + C₂+ C_P.

In einem vierten Teilzyklus T4 wird die Schaltereinheit S wieder in die erste Schalterposition S1 gebracht, womit wie derum nur die Störkapazität CP isoliert gemessen wird.

Da der Asynchronzähler AZ in dem vierten Teilzyklus T4 rück wärts zählt, weist der Asynchronzähler AZ nach dem vierten Teilzyklus T4 einen Zählerstand auf, der den Term C1 + C2 re präsentiert, also die Summe der ersten Kapazität C₁ und der zweiten Kapazität C₂, da gilt:

C₁ + C₂ + C_P - C_P = C₁ + C₂.

Damit wurden alle parasitären Effekte, die durch die Störka pazität C_P modelliert werden können, kompensiert. Der Wert des Asynchronzählers AZ, der nun die Summe aus der ersten Ka pazität C₁ und der zweiten Kapazität C₂ repräsentiert, wird in dem zweiten Register R2 gespeichert.

In Fig. 15 ist dargestellt, wie durch das im vorigen be schriebene Verfahren der Term , der einen relativen Kapazitätsunterschied zwischen der ersten Kapazität C₁ und der zweiten Kapazität C₂ beschreibt, im Vergleich zur übli cherweise verwendeten Berechnungsmethode, wie in Fig. 14 dargestellt, vereinfacht wird.

Abweichende Verfahrensschritte von dem im vorigen beschriebe nen Verfahren, indem z. B. der Asynchronzähler AZ niemals rückwärts zählt, sondern jeweils nach einem Teilzyklus zu rückgesetzt wird und der Wert am Ende eines Teilzyklus in ei nem eigenen Register zwischengespeichert wird, und die weite re Berechnung anhand der zwischengespeicherten Werte in den verschiedenen Registern durchgeführt wird, sind dem Fachmann bekannt.

Entsprechend solcher elementaren Änderungen des erfindungsge mäßen Verfahrens ändert sich selbstverständlich auch die er findungsgemäße Schaltungsanordnung. Somit erstreckt sich die erfindungsgemäße Schaltungsanordnung nicht nur auf das be schriebene bevorzugte Ausführungsbeispiel.

Offset-Kompensation

Um eine Offset-Kompensation zu erreichen, was insbesondere bei Differentialkondensatoren vorteilhaft ist, wird die nega tive Differenz zwischen beiden Kapazitäten, also zwischen der ersten Kapazität C₁ und der zweiten Kapazität C₂, in Ruhelage gebildet. Dieser Wert wird anschließend von Zähler und Nenner des Quotienten abgezogen.

Dies geschieht durch Vorbelegung des Asynchronzählers AZ mit der negativen Kapazitätsdifferenz zu Beginn eines jeden Meß zyklus. Damit wird der Fehler, der durch eine nicht ideale Ruhelage eines Differentialkondensators entsteht, reduziert.

Unter einer idealen Ruhelage ist zu verstehen, daß beide Ka pazitäten, also die erste Kapazität C₁ und die zweite Kapazi tät C₂, gleich sind. In der Realität befindet sich allerdings die Mittelelektrode eines Differentialkondensators immer et was von der Mitte des Differentialkondensators entfernt, wo durch es zu dem Offset kommt, der durch das im vorigen be schriebene Verfahren allerdings reduziert werden kann.

Claims

1. Schaltungsanordnung zum Messen eines Kapazitätsunterschiedes zwischen einer ersten Kapazität (C₁) und einer zweiten Kapazität (C₂),

- bei der eine Schaltereinheit (S) vorgesehen ist, die je nach Schalterstellung mit der ersten Kapazität (C₁), der zweiten Kapazität (C₂) oder mit keiner der beiden Kapazitäten verbunden ist, die von einem Periodenzähler (PZ) über einen ersten Ausgang (A1PZ) des Periodenzählers (PZ) gesteuert wird,
- bei der ein mit der Schaltereinheit (S) verbundener Rechteck-Generator (RG) vorgesehen ist, der ein Rechtecksignal mit einer von der anliegenden Kapazität abhängigen Frequenz liefert, und an dessen Eingang jeweils die Kapazität anliegt, die durch die Schaltereinheit (S) ausgewählt ist
- bei der ein Eingang (EPZ) des Periodenzählers (PZ) mit einem Ausgang (AMO) des Meßoszillators (MO) gekoppelt ist,
- bei der über einen zweiten Ausgang (A2PZ) des Periodenzählers (PZ) die Anzahl der von dem Meßoszillator (MO) in einem Teilzyklus von N Takten eines Meßzyklus gelieferten Rechtecksignale zur Verfügung gestellt ist, und
- bei der eine mit dem zweiten Ausgang (A2PZ) des Periodenzählers (PZ) gekoppelte Auswertelogik (AL) vorgesehen ist zur Berechnung des Kapazitätsunterschieds zwischen der ersten Kapazität (C₁) und der zweiten Kapazität (C₂), wobei einer Zeitdauer des jeweiligen Teilzyklus ein der Zeitdauer proportionaler Wert zugeordnet wird, woraus der Kapazitätsunterschied ermittelt wird.

2. Schaltungsanordnung nach Anspruch 1, bei der der Perioden zähler (PZ) eine variable Bitlänge aufweist.

3. Schaltungsanordnung nach Anspruch 1 oder 2, bei der die Auswertelogik (AL) in analoger Form realisiert ist.

4. Schaltungsanordnung nach Anspruch 1 oder 2, bei der die Auswertelogik (AL) in digitaler Form realisiert ist.

5. Schaltungsanordnung nach Anspruch 4,

- bei der die digitale Auswertelogik (AL) ein Steuerwerk (ST) aufweist, das die Zählrichtung eines Asynchronzählers (AZ) bestimmt, und
- bei der der mit dem Steuerwerk (ST) gekoppelte Asynchron zähler (AZ) über ein UND-Gatter mit einem HF-Oszillator (HF) gekoppelt ist.

6. Schaltungsanordnung nach Anspruch 5, bei der die digitale Auswertelogik (AL) ein Operationswerk (OW) aufweist, die mit dem Asynchronzähler (AZ) und mit dem Steuerwerk (ST) gekop pelt ist.

7. Verfahren zum Messen eines Kapazitätsunterschiedes zwischen einer gestörten ersten Kapazität (C₁′) und einer gestörten zweiten Kapazität (C₂′), die unter dem Einfluß einer durch eine Störkapazität (C_P) modellierte Störgröße stehen, bei dem alternierend folgende Schritte vorgesehen sind, wobei die Kapazitätsmessungen mit Hilfe eines Meßoszillators (MO) erfolgen, der ein Rechtecksignal einer Frequenz (f) liefert, die abhängig ist von der jeweils zu messenden Kapazität:

- die Störkapazität (C_P) wird isoliert gemessen,
- die unter dem Einfluß der Störkapazität (C_P) stehende gestörte erste Kapazität (C₁′) wird gemessen, wobei die gestörte erste Kapazität (C₁′) sich ergibt aus der Summe der ersten Kapazität (C₁) und der Störkapazität (C_P),
- die unter dem Einfluß der Störkapazität (C_P) stehende gestörte zweite Kapazität (C₂′) wird gemessen, wobei die gestörte zweite Kapazität (C₂′) sich ergibt aus der Summe der zweiten Kapazität (C₂) und der Störkapazität (C_P), und
- bei dem der Kapazitätsunterschied zwischen der gestörten ersten Kapazität (C₁′) und der gestörten zweiten Kapazität (C₂′) unter Verwendung einer Auswertelogik (AL) ermittelt wird, wobei der jeweiligen Frequenz (f) ein der Frequenz (f) indirekt proportionaler Wert zugeordnet wird, woraus der Kapazitätsunterschied ermittelt wird.

8. Verfahren nach Anspruch 7,

- bei dem die Auswahl der zu messenden Kapazität durch eine Schaltereinheit (S) geschieht, die durch einen Periodenzäh ler (PZ) gesteuert wird,
- bei dem die Anzahl der in einem Teilzyklus mit N Takten Länge von dem Meßoszillator (MO) gelieferten Rechtecksigna le von dem Periodenzähler (PZ) gezählt wird.

9. Verfahren nach Anspruch 7 oder 8, bei dem der Kapazitäts unterschied zwischen der gestörten ersten Kapazität (C₁′) und der gestörten zweiten Kapazität (C₂′) unter Verwendung einer digitalen Auswertelogik (AL) ermittelt wird.

10. Verfahren nach Anspruch 9, bei dem in der Auswertelogik (AL) zur Ermittlung des Kapazitätsunterschieds durch ein Steuerwerk (ST) ein Ausgangstakt eines HF-Oszillators (HF) über ein UND-Gatter auf einen Asynchronzähler (AZ) durchge schaltet wird, der die Anzahl der Ausgangstakte zählt.

11. Verfahren nach Anspruch 10, bei dem der Ausgangstakt des HF-Oszillators (HF) durchgeschaltet wird, nachdem der Meßos zillator (MO) eingeschwungen ist.

12. Verfahren nach einem der Ansprüche 9 bis 11,

- bei dem bei der Ermittlung der Störkapazität (C_P) in einem ersten Teilzyklus (T1) der Asynchronzähler (AZ) rückwärts zählt,
- bei dem bei der Ermittlung der gestörten ersten Kapazität (C₁′) in einem zweiten Teilzyklus (T2) der Asynchronzähler (AZ) vorwärts zählt,
- bei dem der nun in dem Asynchronzähler (AZ) stehende Wert der ersten Kapazität (C₁) aus dem Asynchronzähler (AZ) aus gelesen wird,
- bei dem der Wert der ersten Kapazität (C₁) mit einem Faktor 2 multipliziert wird,
- bei dem der mit dem Faktor 2 multiplizierte Wert der ersten Kapazität (C₁) in einem ersten Register (R1) abgespeichert wird,
- bei dem bei der Ermittlung der gestörten zweiten Kapazität (C₂′) in einem dritten Teilzyklus (T3) der Asynchronzähler (AZ) vorwärts zählt,
- bei dem bei einer zweiten Ermittlung der Störkapazität (C_P) in einem vierten Teilzyklus (T4) der Asynchronzähler (AZ) rückwärts zählt,
- bei dem der Zählerstand des Asynchronzählers (AZ), der den Wert der Summe (C₁+C₂) der ersten Kapazität (C₁) und der zweiten Kapazität (C₂) enthält, ausgelesen wird,
- bei dem der Summenwert (C₁+C₂) in einem zweiten Register (R2) gespeichert wird, und
- bei dem in einer Recheneinheit (ALU) der Kapazitätsunter schied zwischen der ersten Kapazität (C1) und der zweiten Kapazität (C2) nach der Berechnungsvorschrift be rechnet wird.

13. Verfahren nach Anspruch 7 oder 8, bei dem der Kapazitäts unterschied zwischen der gestörten ersten Kapazität (C₁′) und der gestörten zweiten Kapazität (C₂′) unter Verwendung einer analogen Auswertelogik (AL) ermittelt wird.